TWI405326B - 雙導通半導體元件及其製作方法 - Google Patents

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Jia Fu Lin
Chia Hui Chen
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Description

雙導通半導體元件及其製作方法
本發明係關於一種雙導通半導體元件，尤指一種具有較低之導通電阻(on-resistance)之雙導通半導體元件。
傳統雙導通半導體元件(bilateral conduction semiconductor device)係設置於電池中，且於電池之充放電過程中用於保護電池，以免於電池因充放電而損壞。為了具有保護電池之功效，傳統雙導通半導體元件可由二N型功率金氧半導體場效電晶體(MOSFET)所構成，且各N型功率MOSFET之汲極係電性連接在一起。各N型功率MOSFET係包含一MOSFET與一PN二極體(diode)，且PN二極體之P端電性連接至MOSFET之源極，而PN二極體之N端電性連接至MOSFET之汲極。
請參考第1圖，第1圖為習知N型功率MOSFET之剖面結構示意圖。如第1圖所示，N型功率MOSFET 10包含一N型基材12以及一設置於N型基材12上之N型磊晶層14。二P型基體摻雜區16係設置於N型磊晶層14上，且二N型源極摻雜區18設置於P型基體摻雜區16中，作為源極，並且一覆蓋於N型基材12上之源極金屬層20電性連接各N型源極摻雜區18。一閘極絕緣層22以及一設置於閘極絕緣層22中之閘極導電層24設置於二N型源極摻雜區18之間且位於源極金屬層20與N型基材12之間。並且，一汲極金屬層26係設置於N型基材12下。
此外，請參考第2圖，第2圖為習知雙導通半導體元件之示意圖。如第2圖所示，習知雙導通半導體元件50所包含之二N型功率MOSFET 10a、10b係設置於一絕緣層28之二側，以利用絕緣層28將各N型功率MOSFET 10a、10b電性隔離開。並且，二N型功率MOSFET 10a、10b係共用相同之汲極金屬層26，藉此各N型功率MOSFET 10a、10b之汲極可電性連接在一起。當習知雙導通半導體元件50處於導通狀態(on-state)時，電流會從一N型功率MOSFET 10a之源極金屬層18a流至另一N型功率MOSFET 10b之源極金屬層18b，如第2圖之箭頭所示。
然而，由於習知雙導通半導體元件需絕緣壓層來將各N型功率MOSFET隔開，因此從N型功率MOSFET之源極至另一N型功率MOSFET之源極具有一段距離，使得習知雙導通半導體元件處於導通狀態時，電流容易從一N型功率MOSFET之源極向下經過同一N型功率MOSFET共用之N型磊晶層以及汲極金屬層，然後再經由汲極金屬層橫向傳遞之另一N型功率MOSFET之汲極金屬層。接著，電流再向上經過N型磊晶層，才傳遞至另一N型功率MOSFET之源極。並且，N型磊晶層佔習知雙導通半導體元件之導通電阻的比例約略為30%，且導通電壓越高所佔的比例越高，因此導通電阻係受限於N型磊晶層之電阻影響，使得電池之充放電電流因導通電阻之限制而無法提高，進而降低充放電之效率。
本發明之主要目的之一在於提供一種雙導通半導體元件，以降低導通電阻，進而提高充電或放電電流。
為達上述之目的，本發明提供一種雙導通半導體元件，其包括：一具有一第一導電類型之基材、一設置於基材上且具有一第一溝渠之磊晶層、一覆蓋於第一溝渠表面之閘極絕緣層、一設置於第一溝渠內之一側壁上之第一閘極導電層、一設置於第一溝渠內相對於側壁之另一側壁上之第二閘極導電層、一具有第一導電類之型摻雜區、一具有一第二導電類型之第一基體摻雜區、一具有第二導電類型之第二基體摻雜區、一具有第一導電類型之第一重摻雜區以及一具有第一導電類型之第二重摻雜區。磊晶層係具有第一導電類型，且第二閘極導電層與第一閘極導電層電性隔離，而摻雜區設置於第一溝渠底部之磊晶層中。第一基體摻雜區設置於第一閘極導電層相對於第二閘極導電層之另一側之磊晶層中，且第二基體摻雜區設置於第二閘極導電層相對於第一閘極導電層之另一側之磊晶層中。第一重摻雜區設置於第一基體摻雜區中，且第二重摻雜區設置於第二基體摻雜區中，其中摻雜區之摻雜濃度係小於第一重摻雜區與第二重摻雜區之摻雜濃度，且摻雜區之摻雜濃度係大於磊晶層之摻雜濃度。
為達上述之目的，本發明提供一種製作雙導通半導體元間之方法。首先，提供一基材以及一設置於基材上之磊晶層。磊晶層具有一第一溝渠，且設置於第一溝渠之二側之磊晶層分別具有至少一第一基體摻雜區與至少一第二基體摻雜區，其中基材與磊晶層具有一第一導電類型，且第一基體摻雜區與第二基體摻雜區具有一第二導電類型。接著，於第一溝渠中形成一閘極絕緣層、一第一閘極導電層以及一第二閘極導電層，且曝露出部分閘極絕緣層，使第一閘極導電層與第二閘極導電層之間具有一第二溝渠，其中第一閘極導電層係與第二閘極導電層電性隔離。然後，進行一第一離子佈植製程，於第二溝渠下方之磊晶層中植入一具有第一導電類型之第一離子區。之後，於第二溝渠中形成一絕緣層。然後，進行一第二離子佈植製程以及一第一驅入製程，分別於第一基體摻雜區與第二基體摻雜區中形成一第一重摻雜區與一第二重摻雜區，且將第一離子區擴散為一摻雜區。
本發明藉由於閘極導電層間之絕緣層下方植入一摻雜區，以降低雙導通半導體元件之導通電阻。
請參考第3圖至第7圖，第3圖至第7圖為本發明第一實施例之製作雙導通半導體元件之方法示意圖。如第3圖所示，首先提供一基材102以及一設置於基材102上之磊晶層104，且基材102與磊晶層104具有一第一導電類型。接著，進行一微影暨蝕刻製程，於磊晶層104上形成複數個第一溝渠106。然後，進行一沈積製程，於磊晶層104上以及各第一溝渠106表面覆蓋一第一絕緣層(圖未示)以及一導電層(圖未示)。接著，進行一平坦化製程，移除位於第一溝渠106外之第一絕緣層與導電層，以於各第一溝渠106中分別形成一閘極絕緣層108以及一閘極導電層110。閘極導電層110係為第一導電類型之導電層，但不限於此。然後，進行一離子佈植製程以及一驅入製程，以於任二相鄰之第一溝渠106間之磊晶層104中分別形成一基體摻雜區112，且各基體摻雜區112均係具有一第二導電類型。於本實施例中，第一導電類型係為N型，且第二導電類型係為P型。但本發明不限於此，第一導電類型亦可為P型，而第二導電類型則為N型。值得說明的是本發明形成P型基體摻雜區112、閘極絕緣層108以及閘極導電層110之步驟不限於上述之方法，亦可先於N型磊晶層104中全面性形成一層P型摻雜區(圖未示)，然後進行微影暨蝕刻製程來形成該等第一溝渠106，之後再於各第一溝渠106中形成閘極絕緣層108以及閘極導電層110，以於任二相鄰之第一溝渠106間之磊晶層104中形成一P型基體摻雜區112。
接著，如第4圖所示，進行一微影製程，先於N型磊晶層104上形成一圖案化光阻層114，以曝露出各第一溝渠106中之部分閘極導電層110，然後再進行一蝕刻製程，移除各第一溝渠106中被曝露出之閘極導電層110，以於各第一溝渠106中形成一第一閘極導電層110a以及一第二閘極導電層110b，且曝露出部分閘極絕緣層108，使第一閘極導電層110a與第二閘極導電層110b之間具有一第二溝渠116。並且，此等P型基體摻雜區112係可區分為複數個第一P型基體摻雜區112a以及複數個第二P型基體摻雜區112b，且各第一P型基體摻雜區112a與各第二P型基體摻雜區112b係依序交錯設置，使得當二相鄰第一溝渠106之間係為第一P型基體摻雜區112a時，位於此二第一溝渠106中之第一閘極導電層110a係設置於第一溝渠106內鄰近第一P型基體摻雜區112a之一側壁106a上，而位於第一溝渠106中之第二閘極導電層110b係設置於第一溝渠106內相對於側壁106a之另一側壁106b上。換句話說，當另二相鄰第一溝渠106之間係為第二P型基體摻雜區112b時，位於此二第一溝渠106中之第二閘極導電層110b係設置於第一溝渠106內鄰近第二P型基體摻雜區112b之側壁106b上。接著，利用同一圖案化光阻層114作為遮罩，進行一第一N型離子佈植製程，於第二溝渠116下方之N型磊晶層104中形成一第一N型離子區118。
另外，值得說明的是本發明形成閘極絕緣層108、第一閘極導電層110a以及第二閘極導電層110b之步驟並不限於上述方法，另可於將一第一絕緣層以及一導電層覆蓋於N型磊晶層104上與各第一溝渠106之表面之步驟後，進行一蝕刻製程，例如乾蝕刻製程，直接移除位於第一溝渠106外之第一絕緣層以及導電層，且移除各第一溝渠106中之部分導電層，以形成閘極絕緣層108，並於各第一溝渠106中形成第一閘極導電層110a與第二閘極導電層110b。
然後，如第5圖所示，移除圖案化光阻層114，並進行一沈積製程，以於N型磊晶層104上形成一第二絕緣層(圖未示)並填入第二溝渠116。然後，進行一平坦化製程，移除位於各第二溝渠116外之第二絕緣層，以於各第二溝渠116中形成一絕緣層120，用以電性隔離第一閘極導電層110a與第二閘極導電層110b。其中第一閘極導電層110a可作為雙導通半導體元件之一第一金氧半導體場效電晶體(MOSFET)之閘極，而第二閘極導電層110b可作為雙導通半導體元件之一第二MOSFET之閘極。
接著，如第6圖所示，利用另一圖案化光阻層(圖未示)遮蔽位於最外側之第一型基體摻雜區112a以及第二P型基體摻雜區112b，以曝露出各第一P型基體摻雜區112a、各第二P型基體摻雜區112b、各第一閘極導電層110a以及各第二閘極導電層110b，再進行一第二N型離子佈植製程，以於各第一P型基體摻雜區112a中以及各第二P型基體摻雜區112b中形成一第二N型離子區(圖未示)，而各第一閘極導電層110a與各第二閘極導電層110b仍為N型摻雜之導電層。然後，進行一第一驅入製程，將位於各第一P型基體摻雜區112a中以及各第二P型基體摻雜區112b中之第二N型離子區分別擴散為一第一N型重摻雜區122a以及一第二N型重摻雜區122b，並且將位於各絕緣層120下方之各第一N型離子區118擴散為一N型摻雜區124。其中，第一N型重摻雜區122a可做為第一MOSFET之源極，且第二N型重摻雜區122b可做為第二MOSFET之源極，而N型摻雜區124可做為第一MOSFET與第二MSOFET之汲極。此外，第二N型離子佈植製程之佈植濃度係大於第一N型離子佈植製程之佈植濃度，使第一N型重摻雜區122a與第二N型重摻雜區122b之摻雜濃度大於N型摻雜區124之摻雜濃度。並且，N型摻雜區124之摻雜濃度係大於N型磊晶層104之摻雜濃度，且各N型摻雜區124係位於各絕緣層120正下方之N型磊晶層104中，以降低位於各絕緣層120下方之N型磊晶層104之電阻。再者，各N型摻雜區124亦可藉由第一驅入製程橫向延伸至所對應之各第一閘極導電層110a與各第二閘極導電層110b正下方之N型磊晶層104中。然而，值得注意的是，本發明之各N型摻雜區124並未延伸至與位於第一溝渠106二側之各第一P型基體摻雜區112a以及各第二P型基體摻雜區112b相接觸，以避免降低N型磊晶層104之面積與厚度，造成雙導通半導體元件之耐壓程度降低，並且本發明以各N型摻雜區124僅位於各絕緣層120下方，且未延伸至所對應之各第一閘極導電層110a與各第二閘極導電層110b正下方之N型磊晶層中為較佳。此外，本發明亦可於第一型離子佈植製程與第二N型離子佈植製程之間進行一第二驅入製程，先針對第一N型離子區118進行擴散。
接著，如第7圖所示，進行一沈積製程，於N型磊晶層104上覆蓋一第一介電層126。然後，進行一微影暨蝕刻製程，於第一介電層126中形成複數個第一接觸洞128a以及複數個第二接觸洞128b，第一接觸洞128a貫穿第一介電層126與第一N型重摻雜區122a，且第二接觸洞128b貫穿第一介電層126與第二N型重摻雜區122b。接著，進行一P型離子佈植製程及一驅入製程，以穿過各第一接觸洞128a及各第二接觸洞128b，而於各第一P型基體摻雜區112a中形成一第一P型接觸摻雜區130a以及於各第二P型基體摻雜區112b中形成一第二P型接觸摻雜區130b。然後，進行一沈積製程，於各第一接觸洞128a中形成一第一接觸插塞132a以及於各第二接觸洞128b中形成一第二接觸插塞132b，使各第一接觸插塞132a連接相對應之各第一N型重摻雜區122a與各第一P型接觸摻雜區130a，且各第二接觸插塞132b連接相對應之各第二N型重摻雜區122b與各第二P型接觸摻雜區130b。另外，於形成第一接觸插塞132a與第二接觸插塞132b之步驟中，亦同時於第一介電層126中形成複數個第一閘極接觸插塞144a(未示於第6圖)以及複數個第二閘極接觸插塞144b(未示於第6圖)。
接著，於第一介電層126上形成一第二介電層134，第二介電層134具有複數個開口146，分別暴露出部分第一接觸插塞132a以及第一介電層126，且暴露出部分第二接觸插塞132b、各第一閘極接觸插塞144a以及各第二閘極接觸插塞144b(未示於第7圖)。然後再於第一接觸插塞132a與第二介電層134上形成一第一源極金屬層136a，且第一源極金屬層136a橫跨於各第一溝渠106上，使第一源極金屬層136a填入暴露出第一接觸插塞132a之開口146中，以與第一接觸插塞132a電性連接，並且藉由第二介電層134將第一源極金屬層136a與第二接觸插塞132b電性隔離。並且同時於第二接觸插塞132b與第二介電層134上形成一第二源極金屬層136b(未示於第7圖)，且第二源極金屬層136b橫跨於各第一溝渠106上，使第二源極金屬層136b填入暴露出第二接觸插塞132b之開口146中，以與第二接觸插塞132b電性連接，並且藉由第二介電層134將第二源極金屬層136b與第二接觸插塞132a電性隔離。藉此，各第一N型重摻雜區122a可藉由各第一接觸插塞132a電性連接至第一源極金屬層136a，且各第二N型重摻雜區122b可藉由各第二接觸插塞132b電性連接至第二源極金屬層136b，使第一MOSFET之源極與第二MOSFET之源極得以分別電性連接至外界。此外，形成第一源極金屬層136a與第二源極金屬層136b之步驟中，同時於第二介電層134以及各第一閘極接觸插塞144a上形成一第一閘極金屬層140a(未示於第7圖)，且於第二介電層134以及各第二閘極接觸插塞144b上形成一第二閘極金屬層140b(未示於第7圖)，使第一閘極金屬層140a藉由各第一閘極接觸插塞144a電性連接各第一閘極導電層110a，且第二閘極金屬層140b藉由各第二閘極接觸插塞144b電性連接第二閘極導電層110b。接著，於N型基材102下形成一汲極金屬層138。至此已完成本發明之雙導通半導體元件100。此外，汲極金屬層138係形成於N型基材102下，因此其步驟進行的時間點並不限定於此，而可於其它適當之時間點進行，例如於N型基材102之正面製程進行之前或之後進行。
值得說明的是，本發明藉由於各絕緣層120下方植入一N型摻雜區124，以降低絕緣層120下方之N型磊晶層104之電阻，使得從第一/第二N型重摻雜區122a、122b傳遞至N型磊晶層104之電流更容易經由N型摻雜區124進入第二/第一閘極導電層110b、110a下方相對應之N型磊晶層104，而傳遞至第二/第一N型重摻雜區122b、122a，因此可避免電流往N型基材102之方向傳遞。並且，藉此可忽略N型磊晶層104與N型基材102所產生之電阻，使第一MOSFET之汲極與源極間導通電阻(Rdson)或第二MOSFET之汲極與源極間導通電阻得以降低，進而降低雙導通半導體元件100之導通電阻(on-resistance)。於本實施例中，第一MOSFET或第二MOSFET之寬度約略為1.5微米(micrometer)，相較於寬度1.05微米之習知MOSFET，本實施例之第一MOSFET或第二MOSFET之汲極與源極間之導通電阻更可降低約略30%，但本發明不限於此寬度。
此外，本發明不限於需製作複數個第一溝渠，亦可僅製作一第一溝渠，且第一溝渠106之二側分別設置有一第一P型基體摻雜區112a與一第二P型基體摻雜區112b。並且，第一溝渠106中之第一閘極導電層110a係設置於鄰近第一P型基體摻雜區112a之側壁106a上，而第二閘極導電層110b係設置於鄰近第二P型基體摻雜區112b之側壁106b上。
為了更清楚說明本發明雙導通半導體元件之結構，請參考第8圖與第9圖，並請一併參考第7圖，第8圖為本發明第一實施例之雙導通半導體元件之上視示意圖，第7圖為本發明第一實施例之雙導通半導體元件沿著第8圖之AA’線之剖面結構示意圖，而第9圖為本發明第一實施例之雙導通半導體元件沿著第8圖之BB’線之剖面結構示意圖。如第7圖至第9圖所示，本實施例之雙導通半導體元件100另包括複數個第三閘極導電層110c以及複數個第四閘極導電層110d，且位於任二相鄰之絕緣層120間之第三閘極導電層110c係位於第一閘極導電層110a之兩端，且與二第一閘極導電層110a連接在一起並圍繞各第一接觸插塞132a，而位於任二相鄰之絕緣層120間之第四閘極導電層110d係位於第二閘極導電層110b之兩端，且與二第二閘極導電層110b連接在一起並圍繞各第二接觸插塞132b。此外，各第一閘極接觸插塞144a與第二閘極接觸插塞144b係位於第一介電層126中，且各第一閘極接觸插塞144a設置於各第一閘極導電層110a之同一端之各第三閘極導電層110c上，而各第二閘極接觸插塞144b係位於第二閘極導電層110b相對於各第一閘極接觸插塞144a之另一端之各第四閘極導電層110d上。並且，第一閘極金屬層140a係橫跨各絕緣層120，且設置於第二介電層134之開口146所暴露出之各第一閘極接觸插塞144a上，以藉由各第一閘極接觸插塞144a電性連接各第一閘極導電層110a，而第二閘極金屬層140b係橫跨各絕緣層120，且設置於第二介電層134之開口146所暴露出之各第二閘極接觸插塞144b上，以藉由各第二閘極接觸插塞144b電性連接各第二閘極導電層110b。另外，第一源極金屬層136a與第二源極金屬層136b係設置於第一閘極金屬層140a與第二閘極金屬層140b之間，且第一源極金屬層136a藉由第二介電層134之開口146連接各第一接觸插塞132a，而第二源極金屬層136b藉由第二介電層134之開口146連接各第二接觸插塞132b。
綜上所述，本發明藉由於一溝渠中形成二彼此電性隔離之閘極導電層以分別作為雙導通半導體元件之二MOSFET之閘極，並且於閘極導電層間之絕緣層下方植入一摻雜區，以降低各MOSFET之汲極與源極間導通電阻，進而降低雙導通半導體元件之導通電阻，使雙導通半導體元件可供產生較小的功率消耗。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、10a、10b‧‧‧N型功率MOSFET
12‧‧‧N型基材
14‧‧‧N型磊晶層
16‧‧‧P型基體摻雜區
18‧‧‧N型源極摻雜區
20、18a、18b‧‧‧源極金屬層
22‧‧‧閘極絕緣層
24‧‧‧閘極導電層
26‧‧‧汲極金屬層
28‧‧‧絕緣層
50‧‧‧雙導通半導體元件
100‧‧‧雙導通半導體元件
102‧‧‧N型基材
104‧‧‧N型磊晶層
106‧‧‧第一溝渠
108‧‧‧閘極絕緣層
110‧‧‧閘極導電層
110a‧‧‧第一閘極導電層
110b‧‧‧第二閘極導電層
110c‧‧‧第三閘極導電層
110d‧‧‧第四閘極導電層
112a‧‧‧第一P型基體摻雜區
112b‧‧‧第二P型基體摻雜區
120‧‧‧絕緣層
122a‧‧‧第一N型重摻雜區
122b‧‧‧第二N型重摻雜區
124‧‧‧N型摻雜區
126‧‧‧第一介電層
128a‧‧‧第一接觸洞
128b‧‧‧第二接觸洞
130a‧‧‧第一P型接觸摻雜區
130b‧‧‧第二P型接觸摻雜區
132a‧‧‧第一接觸插塞
132b‧‧‧第二接觸插塞
134‧‧‧第二介電層
136a‧‧‧第一源極金屬層
136b‧‧‧第二源極金屬層
138‧‧‧汲極金屬層
140a‧‧‧第一閘極金屬層
140b‧‧‧第二閘極金屬層
144a‧‧‧第一閘極接觸插塞
144b‧‧‧第二閘極接觸插塞
146‧‧‧開口
第1圖為習知N型功率MOSFET之剖面結構示意圖。
第2圖為習知雙導通半導體元件之示意圖。
第3圖至第7圖為本發明第一實施例之製作雙導通半導體元件之方法示意圖。
第8圖為本發明第一實施例之雙導通半導體元件之上視示意圖。
第9圖為本發明第一實施例之雙導通半導體元件沿著第8圖之BB’線之剖面結構示意圖。
100．．．雙導通半導體元件
102．．．N型基材
104．．．N型磊晶層
106．．．第一溝渠
108．．．閘極絕緣層
110a．．．第一閘極導電層
110b．．．第二閘極導電層
112a．．．第一P型基體摻雜區
112b．．．第二P型基體摻雜區
120．．．絕緣層
122a．．．第一N型重摻雜區
122b．．．第二N型重摻雜區
124．．．N型摻雜區
126．．．第一介電層
128a．．．第一接觸洞
128b．．．第二接觸洞
130a．．．第一P型接觸摻雜區
130b．．．第二P型接觸摻雜區
132a．．．第一接觸插塞
132b．．．第二接觸插塞
134．．．第二介電層
136a．．．第一源極金屬層
138．．．汲極金屬層

Claims (19)

  1. 一種雙導通半導體元件，包括：一基材，具有一第一導電類型；一磊晶層，具有該第一導電類型，該磊晶層設置於該基材上，且該磊晶層具有一第一溝渠；一閘極絕緣層，覆蓋於該第一溝渠之表面；一第一閘極導電層，設置於該第一溝渠內之一側壁上；一第二閘極導電層，設置於該第一溝渠內相對於該側壁之另一側壁上，且該第二閘極導電層與該第一閘極導電層電性隔離；一摻雜區，具有該第一導電類型，且該摻雜區設置於該第一溝渠底部之該磊晶層中；一第一基體摻雜區，具有一第二導電類型，該第一基體摻雜區設置於鄰近該第一閘極導電層之該磊晶層中，且該閘極絕緣層電性隔離該第一閘極導電層與該第一基體摻雜區；一第二基體摻雜區，具有該第二導電類型，該第二基體摻雜區設置於鄰近該第二閘極導電層之該磊晶層中，且該閘極絕緣層電性隔離該第二閘極導電層與該第二基體摻雜區；一第一重摻雜區，具有該第一導電類型，該第一重摻雜區設置於該第一基體摻雜區中；以及一第二重摻雜區，具有該第一導電類型，且該第二重摻雜區設置於該第二基體摻雜區中，其中該摻雜區之摻雜濃度係小於該第一重摻雜區與該第二重摻雜區之摻雜濃度，且該摻雜區之摻雜濃度係大於該磊晶層之摻雜濃度。
  2. 如請求項1所述之雙導通半導體元件，另包括一絕緣層，設置於該第一閘極導電層與該第二閘極導電層之間，以將該第一閘極導電層與該第二閘極導電層電性隔離。
  3. 如請求項2所述之雙導通半導體元件，其中該摻雜區係位於該絕緣層正下方之該磊晶層中。
  4. 如請求項3所述之雙導通半導體元件，其中該摻雜區係橫向延伸至所對應之該第一閘極導電層以及該第二閘極導電層下方之該磊晶層中，且該摻雜區未與該第一基體摻雜區以及該第二基體摻雜區相接觸。
  5. 如請求項1所述之雙導通半導體元件，另包括一第一源極金屬層以及一第二源極金屬層，設置該磊晶層上，該第一源極金屬層電性連接該第一重摻雜區，且該第二源極金屬層電性連接該第二重摻雜區。
  6. 如請求項5所述之雙導通半導體元件，另包括一第一介電層，設置於該磊晶層與該第一源極金屬層以及該第二源極金屬層之間。
  7. 如請求項6所述之雙導通半導體元件，另包括一第一接觸插塞以及一第二接觸插塞，設置於該第一介電層中，該第一接觸插塞電性連接該第一源極金屬層與該第一重摻雜區，且該第二接觸插塞電性連接該第二源極金屬層與該第二重摻雜區。
  8. 如請求項7所述之雙導通半導體元件，另包括一第一源極接觸摻雜區以及一第二源極接觸摻雜區，該第一源極接觸摻雜區設置於該第一接觸插塞與該第一基體摻雜區之間，且該第二源極接觸摻雜區設置於該第二接觸插塞與該第二基體摻雜區之間。
  9. 如請求項7所述之雙導通半導體元件，另包括一第二介電層，設置於該第一接觸插塞與該第二源極金屬層之間以及設置於該第二接觸插塞與該第一源極金屬層之間。
  10. 如請求項1所述之雙導通半導體元件，另包括一汲極金屬層，設置於該基材下。
  11. 如請求項1所述之雙導通半導體元件，其中該磊晶層具有至少另一第一溝渠，另該第一溝渠設置於該第一基體摻雜區相對於該第一溝渠之另一側，且該雙導通半導體元件另包括至少另一第一閘極導電層以及至少另一第二閘極導電層，設置於另該第一溝渠中，且另該第一閘極導電層設置於該第一閘極導電層與另該第二閘極導電層之間。
  12. 如請求項1所述之雙導通半導體元件，其中該磊晶層具有至少另一第一溝渠，另該第一溝渠設置於該第二基體摻雜區相對於該第一溝渠之另一側，且該雙導通半導體元件另包括至少另一第一閘極導電層以及至少另一第二閘極導電層，設置於另該第一溝渠中，且另該第二閘極導電層設置於該第二閘極導電層與另該第一閘極導電層之間。
  13. 如請求項1所述之雙導通半導體元件，其中該第一導電類型係為N型，且該第二導電類型係為P型。
  14. 一種製作雙導通半導體元件之方法，包括：提供一基材以及一設置於該基材上之磊晶層，該磊晶層具有一第一溝渠，且設置於該第一溝渠之二側之該磊晶層分別具有至少一第一基體摻雜區與至少一第二基體摻雜區，其中該基材與該磊晶層具有一第一導電類型，且該第一基體摻雜區與該第二基體摻雜區具有一第二導電類型；於該第一溝渠中形成一閘極絕緣層、一第一閘極導電層以及一第二閘極導電層，其中該第一閘極導電層與該第二閘極導電層之間具有一第二溝渠，使該第一閘極導電層係與該第二閘極導電層電性隔離，且曝露出部分該閘極絕緣層；進行一第一離子佈植製程，於該第二溝渠下方之該磊晶層中植入一具有該第一導電類型之第一離子區；於該第二溝渠中形成一絕緣層；以及進行一第二離子佈植製程以及一第一驅入製程，分別於該第一基體摻雜區與該第二基體摻雜區中形成一第一重摻雜區與一第二重摻雜區，且將該第一離子區擴散為一摻雜區。
  15. 如請求項14所述之方法，其中用於形成該第二溝渠之一遮罩係與用於進行第一離子佈植製程之一遮罩相同。
  16. 如請求項14所述之方法，其中於該第一離子佈植製程與該第二離子佈植製程之間，該方法另包括一第二驅入製程，用以擴散該第一離子區。
  17. 如請求項14所述之方法，另包括於該基材下形成一汲極金屬層。
  18. 如請求項14所述之方法，其中該磊晶層具有至少另一第一溝渠，另該第一溝渠設置於該第一基體摻雜區相對於該第一溝渠之另一側，且於形成該第一閘極導電層與該第二閘極導電層之步驟中，該方法另包括於另該第一溝渠中形成至少另一第一閘極導電層以及至少另一第二閘極導電層，且另該第一閘極導電層設置於該第一閘極導電層與另該第二閘極導電層之間。
  19. 如請求項14所述之方法，其中該磊晶層具有至少另一第一溝渠，另該第一溝渠設置於該第二基體摻雜區相對於該第一溝渠之另一側，且於形成該第一閘極導電層與該第二閘極導電層之步驟中，該方法另包括於另該第一溝渠中形成至少另一第一閘極導電層以及至少另一第二閘極導電層，且另該第二閘極導電層設置於該第二閘極導電層與另該第一閘極導電層之間。
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