CN115148812A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。所述半导体器件包括：基底，基底的第一表面开设有第一沟槽和第二沟槽；栅极，设于第一沟槽内；栅极绝缘隔离结构，设于第一沟槽内，且在栅极的底部、侧面及顶部将栅极包覆；源极掺杂区，位于基底内、且位于第一沟槽的两侧和第二沟槽的两侧；沟槽导电结构，设于第二沟槽内；源电极，设于沟槽导电结构上及源极掺杂区上，与沟槽导电结构及源极掺杂区电性连接；漏极，设于基底的第二表面。本发明的半导体器件除了可以通过沟道导通外，还可以通过沟槽导电结构导通，所以导通能力更强。因为沟道导通更快，所以其开启电压(正向压降)更低。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件，还涉及一种半导体器件的控制方法。
背景技术
沟槽型VDMOS产品是较为广泛应用的功率器件。一方面，沟槽工艺的成熟使单元胞尺寸进一步降低；另一方面，相对于普通VDMOS，沟槽型VDMOS消除了JFET区，导通电阻大大减小。
业界希望通过对沟槽型VDMOS的结构改进来进一步提高沟槽型VDMOS的性能。
发明内容
基于此，有必要提供一种有着更强的导通特性与更低的正向压降的半导体器件。
一种半导体器件，包括：基底，所述基底的第一表面开设有第一沟槽和第二沟槽；栅极，设于所述第一沟槽内；栅极绝缘隔离结构，设于所述第一沟槽内，且在所述栅极的底部、侧面及顶部将所述栅极包覆；源极掺杂区，具有第一导电类型，位于所述基底内、且位于所述第一沟槽的两侧和所述第二沟槽的两侧；沟槽导电结构，设于所述第二沟槽内；源电极，设于所述沟槽导电结构上及所述源极掺杂区上，与所述沟槽导电结构及源极掺杂区电性连接；漏极，设于所述基底的第二表面，所述第一表面和第二表面为相对面。
上述半导体器件，除了可以通过沟道导通外，还可以通过沟槽导电结构导通，所以导通能力更强。因为沟道导通更快，所以其开启电压(正向压降)更低。
在其中一个实施例中，还包括位于所述基底内，且位于所述第一沟槽和/或所述第二沟槽底部的第二导电类型掺杂区；所述第一导电类型和第二导电类型为相反的导电类型。
在其中一个实施例中，还包括位于所述基底内的第二导电类型阱区，所述源极掺杂区位于所述第二导电类型阱区内，所述第一沟槽和第二沟槽的深度大于所述第二导电类型阱区的深度。
在其中一个实施例中，所述基底包括第一导电类型衬底和所述第一导电类型衬底上的第一导电类型外延层，所述第二导电类型阱区位于所述第一导电类型外延层内。
在其中一个实施例中，所述第一导电类型衬底的掺杂浓度大于所述第一导电类型外延层的掺杂浓度。
在其中一个实施例中，第二导电类型掺杂区和第二导电类型阱区之间被一部分第一导电类型外延层隔开。
在其中一个实施例中，所述栅极绝缘隔离结构的顶部低于所述源极掺杂区的顶部，所述源电极伸入所述第一沟槽的上部并与所述源极掺杂区的侧面直接接触。
在其中一个实施例中，所述源电极与所述沟槽导电结构的材料相同且为金属和/或合金。
在其中一个实施例中，所述半导体器件是沟槽型垂直双扩散金属氧化物半导体场效应管。
在其中一个实施例中，栅极的材料包括多晶硅。
在其中一个实施例中，栅极绝缘隔离结构的材料包括二氧化硅。
在其中一个实施例中，所述第一导电类型是N型，所述第二导电类型是P型。
还有必要提供一种半导体器件的制造方法。
一种半导体器件的制造方法，包括：获取基底；在所述基底的第一表面形成第一沟槽和第二沟槽；在所述第一沟槽的内表面形成槽壁绝缘隔离结构；向所述第一沟槽内填充栅极材料；在所述第一沟槽的两侧和所述第二沟槽的两侧形成第一导电类型的源极掺杂区；在第一沟槽内的栅极材料上形成栅顶绝缘隔离结构；在所述第一表面形成与所述源极掺杂区电性连接的源电极，所述源电极的导电材料填入所述第二沟槽内形成与所述源电极电性连接的沟槽导电结构；在所述基底的第二表面形成漏极；所述第一表面和第二表面为相对面。
在其中一个实施例中，所述在所述第一沟槽的内表面形成槽壁绝缘隔离结构的步骤还同时在所述第二沟槽的内表面形成槽壁绝缘隔离结构；所述向所述第一沟槽内填充栅极材料的步骤还同时向所述第二沟槽内填充栅极材料；所述形成第一导电类型的源极掺杂区的步骤之后、所述在第一沟槽内的栅极材料上形成栅顶绝缘隔离结构的步骤之前，还包括去除第二沟槽内的栅极材料的步骤；所述在第一沟槽内的栅极材料上形成栅顶绝缘隔离结构的步骤之后，还包括在所述栅顶绝缘隔离结构上形成层间介质的步骤，以及去除所述层间介质的步骤。
在其中一个实施例中，所述在所述基底的第一表面形成第一沟槽和第二沟槽的步骤之后、所述在所述第一沟槽的内表面形成槽壁绝缘隔离结构的步骤之前，还包括形成第二导电类型掺杂区的步骤；所述第二导电类型掺杂区形成于所述基底内，且位于所述第一沟槽和/或所述第二沟槽底部；所述第一导电类型和第二导电类型为相反的导电类型。
在其中一个实施例中，所述栅极材料包括多晶硅。
在其中一个实施例中，所述槽壁绝缘隔离结构和栅顶绝缘隔离结构的材料包括二氧化硅。
在其中一个实施例中，所述源电极与所述沟槽导电结构的材料相同且为金属和/或合金。
在其中一个实施例中，所述半导体器件是沟槽型垂直双扩散金属氧化物半导体场效应管。
在其中一个实施例中，所述第一导电类型是N型，所述第二导电类型是P型。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一实施例中半导体器件的结构示意图；
图2是另一实施例中半导体器件的结构示意图；
图3是一实施例中半导体器件的制造方法的流程图；
图4a-4f是采用图3所示的制造方法的一实施例制造的过程中器件的剖面示意图；
图5是另一实施例中半导体器件在制造过程中的剖面示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
示例性的沟槽型VDMOS(垂直双扩散金属氧化物半导体)产品，由于沟槽区域穿过P型体区最下端，形成的沟道位于源区与漂移区之间，相比普通VDMOS消除了JFET区，导通电阻大大减小，所以沟槽型VDMOS极大提高了MOS功率器件的性能。示例性的沟槽型VDMOS的元胞结构是由栅沟槽(栅氧化层、栅多晶材料)、外延材料、体区(阱区)、源区、漏区等构成。本申请提出一种半导体器件，其元胞除栅沟槽外，还含有特殊的沟槽结构。
参见图1，在本申请的一个实施例中，半导体器件包括基底、栅极132、栅极绝缘隔离结构134、沟槽导电结构142、源极掺杂区154、源电极140及漏极160。在图1所示的实施例中，基底包括衬底110和外延层120，基底的第一表面(图1中基底的上表面)开设有第一沟槽和第二沟槽。栅极132和栅极绝缘隔离结构134设于第一沟槽内，栅极绝缘隔离结构134在栅极132的底部、侧面及顶部将栅极132包覆。沟槽导电结构142设于第二沟槽内。源极掺杂区154具有第一导电类型，位于基底内，且位于第一沟槽的两侧和第二沟槽的两侧。源电极140设于沟槽导电结构142和源极掺杂区154上，与沟槽导电结构142及源极掺杂区154电性连接。漏极160设于基底的第二表面(图1中基底的下表面)。
上述半导体器件，除了可以通过沟道导通外，还可以通过沟槽导电结构导通，所以导通能力更强。因为沟道导通更快，所以其开启电压(正向压降)更低。
在本申请的一个实施例中，上述半导体器件为VDMOSFET。在本申请的一个实施例中，半导体器件为N沟道VDMOSFET，第一导电类型为N型，第二导电类型为P型；在其他实施例中，半导体器件也可以是P沟道VDMOSFET，第一导电类型为P型，第二导电类型为N型。
在本申请的一个实施例中，衬底110和外延层120均具有第一导电类型。进一步地，衬底110的掺杂浓度大于外延层120的掺杂浓度。
在图1所示的实施例中，半导体器件还包括位于基底内的第二导电类型阱区152，源极掺杂区154位于第二导电类型阱区152内。在图1所示的实施例中，源极掺杂区154是位于外延层120内。在图1所示的实施例中，第一沟槽和第二沟槽的深度大于第二导电类型阱区152的深度，即第一沟槽和第二沟槽的底部向下穿出第二导电类型阱区152底部。
在图1所示的实施例中，栅极绝缘隔离结构134的顶部低于源极掺杂区154的顶部，源电极140伸入第一沟槽的上部，并与第一沟槽两侧的源极掺杂区154的侧面直接接触。这样能增大源电极140与源极掺杂区154的接触面积。
图2是另一实施例中半导体器件的结构示意图。其与图1所示的实施例的主要区别在于，半导体器件还包括位于基底内、且位于第一沟槽和第二沟槽底部的第二导电类型掺杂区156。如图2所示，第二导电类型掺杂区156具体可以是位于外延层120内，第二导电类型掺杂区156和第二导电类型阱区152之间被一部分外延层120隔开。在其他实施例中，也可以只在第一沟槽底部或第二沟槽底部设置第二导电类型掺杂区156。在器件的关断过程中，由于第二导电类型掺杂区156可以加速抽取少数载流子，提高器件关断速度，所以器件的开关特性得到增强。
在本申请的一个实施例中，栅极132的材料为多晶硅；栅极绝缘隔离结构134的材料为二氧化硅；源电极140与沟槽导电结构142的材料相同，且为金属和/或合金。在本申请的一个实施例中，漏极160的材料为金属和/或合金。
本申请同时提供一种半导体器件的制造方法，可以用于制造以上任一实施例所述的半导体器件。图3是一实施例中半导体器件的制造方法的流程图，包括下列步骤：
S310，获取基底。
在本申请的一个实施例中，器件采用硅基底。基底可以包括衬底110和外延层120，即在衬底110上外延形成外延层120。在本申请的一个实施例中衬底110和外延层120均具有第一导电类型；衬底110的掺杂浓度大于外延层120的掺杂浓度。
S320，在基底的第一表面形成第一沟槽和第二沟槽。
参照图4a，可以通过图形化工艺形成刻蚀阻挡层，然后在基底的第一表面向下刻蚀形成第一沟槽121和第二沟槽123。具体地，刻蚀完成后第一沟槽121和第二沟槽123的底部仍然位于外延层120中。
S330，在第一沟槽的内表面形成槽壁绝缘隔离结构。
在本申请的一个实施例中，可以通过热氧化生长的工艺生长氧化层作为槽壁绝缘隔离结构。参照图4b，在该实施例中，第二沟槽及外延层120表面也会形成氧化层，在我们不希望的位置形成的氧化层需要在后续步骤中去除。
S340，向第一沟槽内填充栅极材料。
在本申请的一个实施例中，可以通过淀积工艺(例如化学气相淀积)在形成了槽壁绝缘隔离结构的第一沟槽内填充栅极材料。在本申请的一个实施例中，栅极材料为多晶硅。参见图4b，在该实施例中，第二沟槽内也会填入栅极材料，在第二沟槽内形成的栅极材料需要在后续步骤中去除。
在本申请的一个实施例中，步骤S340过量淀积的多晶硅可能会漫出第一沟槽和第二沟槽，因此步骤S340还包括对多晶硅进行回刻至我们所需要的高度的步骤。
S350，在第一和第二沟槽的两侧形成第一导电类型的源极掺杂区。
在第一沟槽的两侧和第二沟槽的两侧(且是在基底内)形成第一导电类型的源极掺杂区154，参照图4c。在图4c所示的实施例中，可以采用离子注入工艺形成源极掺杂区154，第一沟槽和第二沟槽中的多晶硅作为离子注入的自对准阻挡层，防止离子注入第一沟槽底部和第二沟槽底部。
在图4c所示的实施例中，还包括在基底内形成第二导电类型阱区152的步骤。第二导电类型阱区152的深度小于第一沟槽和第二沟槽的深度，第二导电类型阱区152的注入深度大于源极掺杂区154的注入深度。进一步地，可以在步骤S340后先注入第二导电类型离子形成第二导电类型阱区152，再注入第一导电类型离子形成源极掺杂区154。
在本申请的一个实施例中，制造的半导体器件为VDMOSFET。在本申请的一个实施例中，半导体器件为N沟道VDMOSFET，第一导电类型为N型，第二导电类型为P型；在其他实施例中，半导体器件也可以是P沟道VDMOSFET，第一导电类型为P型，第二导电类型为N型。
S360，在第一沟槽内的栅极材料上形成栅顶绝缘隔离结构。
在本申请的一个实施例中，形成栅顶绝缘隔离结构后，器件的剖面图如图4e所示。
在本申请的一个实施例中，步骤S350之后、步骤S360之前还包括去除第二沟槽内的栅极材料的步骤。具体可以光刻后通过刻蚀去除。并且步骤S360包括向第一沟槽和第二沟槽内填充绝缘隔离材料，以及在绝缘隔离材料上形成层间介质(ILD)，参照图4d；然后去除层间介质和部分绝缘隔离材料，得到所需厚度的栅顶绝缘隔离结构。具体地，可以通过淀积二氧化硅作为绝缘隔离材料，然后淀积层间介质，再光刻并刻蚀所述层间介质和绝缘隔离材料。通过在刻蚀绝缘隔离材料之前淀积层间介质，可以提高刻蚀后得到的栅顶绝缘隔离结构顶部的平坦度。
参见图4e，在该实施例中，刻蚀后栅极132上方的栅极绝缘隔离结构134的顶部低于源极掺杂区154的顶部。
S370，形成源电极，源电极的材料填入第二沟槽内形成沟槽导电结构。
参见图4f，导电材料填入第二沟槽内，形成与源电极140一体的沟槽导电结构142。源电极140与沟槽导电结构142的材料可以为导电的金属和/或合金。
S380，在基底的第二表面形成漏极。
参见图4f，形成元胞的剩余结构，包括漏极160。
上述制造方法形成的半导体器件，除了可以通过沟道导通外，还可以通过沟槽导电结构导通，所以导通能力更强。因为沟道导通更快，所以其开启电压(正向压降)更低。
在本申请的一个实施例中，步骤S320之后、步骤S330之前，还包括形成第二导电类型掺杂区的步骤。参见图5，第二导电类型掺杂区156形成于基底内，且位于第一沟槽和/或第二沟槽底部。第二导电类型掺杂区156可以通过离子注入工艺向外延层120内注入第二导电类型离子形成。
应该理解的是，虽然本申请的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且本申请的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：
基底，所述基底的第一表面开设有第一沟槽和第二沟槽；
栅极，设于所述第一沟槽内；
栅极绝缘隔离结构，设于所述第一沟槽内，且在所述栅极的底部、侧面及顶部将所述栅极包覆；
源极掺杂区，具有第一导电类型，位于所述基底内、且位于所述第一沟槽的两侧和所述第二沟槽的两侧；
沟槽导电结构，设于所述第二沟槽内；
源电极，设于所述沟槽导电结构上及所述源极掺杂区上，与所述沟槽导电结构及源极掺杂区电性连接；
漏极，设于所述基底的第二表面，所述第一表面和第二表面为相对面。
2.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述基底内，且位于所述第一沟槽和/或所述第二沟槽底部的第二导电类型掺杂区；所述第一导电类型和第二导电类型为相反的导电类型。
3.根据权利要求2所述的半导体器件，其特征在于，还包括位于所述基底内的第二导电类型阱区，所述源极掺杂区位于所述第二导电类型阱区内，所述第一沟槽和第二沟槽的深度大于所述第二导电类型阱区的深度。
4.根据权利要求3所述的半导体器件，其特征在于，所述基底包括第一导电类型衬底和所述第一导电类型衬底上的第一导电类型外延层，所述第二导电类型阱区位于所述第一导电类型外延层内。
5.根据权利要求1所述的半导体器件，其特征在于，所述栅极绝缘隔离结构的顶部低于所述源极掺杂区的顶部，所述源电极伸入所述第一沟槽的上部并与所述源极掺杂区的侧面直接接触。
6.根据权利要求1所述的半导体器件，其特征在于，所述源电极与所述沟槽导电结构的材料相同且为金属和/或合金。
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件是沟槽型垂直双扩散金属氧化物半导体场效应管。
8.一种半导体器件的制造方法，包括：
获取基底；
在所述基底的第一表面形成第一沟槽和第二沟槽；
在所述第一沟槽的内表面形成槽壁绝缘隔离结构；
向所述第一沟槽内填充栅极材料；
在所述第一沟槽的两侧和所述第二沟槽的两侧形成第一导电类型的源极掺杂区；
在第一沟槽内的栅极材料上形成栅顶绝缘隔离结构；
在所述第一表面形成与所述源极掺杂区电性连接的源电极，所述源电极的导电材料填入所述第二沟槽内形成与所述源电极电性连接的沟槽导电结构；
在所述基底的第二表面形成漏极；所述第一表面和第二表面为相对面。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述在所述第一沟槽的内表面形成槽壁绝缘隔离结构的步骤还同时在所述第二沟槽的内表面形成槽壁绝缘隔离结构；
所述向所述第一沟槽内填充栅极材料的步骤还同时向所述第二沟槽内填充栅极材料；
所述形成第一导电类型的源极掺杂区的步骤之后、所述在第一沟槽内的栅极材料上形成栅顶绝缘隔离结构的步骤之前，还包括去除第二沟槽内的栅极材料的步骤；
所述在第一沟槽内的栅极材料上形成栅顶绝缘隔离结构的步骤之后，还包括在所述栅顶绝缘隔离结构上形成层间介质的步骤，以及去除所述层间介质的步骤。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述在所述基底的第一表面形成第一沟槽和第二沟槽的步骤之后、所述在所述第一沟槽的内表面形成槽壁绝缘隔离结构的步骤之前，还包括形成第二导电类型掺杂区的步骤；所述第二导电类型掺杂区形成于所述基底内，且位于所述第一沟槽和/或所述第二沟槽底部；所述第一导电类型和第二导电类型为相反的导电类型。
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