CN116978946A - 一种绝缘体上硅横向器件及其制造方法 - Google Patents

一种绝缘体上硅横向器件及其制造方法 Download PDF

Info

Publication number
CN116978946A
CN116978946A CN202210419766.8A CN202210419766A CN116978946A CN 116978946 A CN116978946 A CN 116978946A CN 202210419766 A CN202210419766 A CN 202210419766A CN 116978946 A CN116978946 A CN 116978946A
Authority
CN
China
Prior art keywords
region
heat dissipation
silicon
dielectric
vertical conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210419766.8A
Other languages
English (en)
Inventor
刘腾
章文通
何乃龙
张志丽
宋华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
Original Assignee
CSMC Technologies Fab2 Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Fab2 Co Ltd filed Critical CSMC Technologies Fab2 Co Ltd
Priority to CN202210419766.8A priority Critical patent/CN116978946A/zh
Publication of CN116978946A publication Critical patent/CN116978946A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及一种绝缘体上硅横向器件及其制作方法，所述器件包括：衬底；掩埋介质层，设于衬底上；漂移区，设于掩埋介质层上；源极区；漏极区；掩埋介质层包括耐压部和散热部，耐压部位于漏极区下方，散热部从耐压部的边缘向源极区的下方延伸，散热部的热导率高于耐压部的热导率，耐压部的介电常数小于散热部的介电常数；栅极；竖向导电结构，从漂移区向下延伸至散热部；底部介电结构，设于竖向导电结构的底部下方的散热部中，底部介电结构的介电常数小于散热部的介电常数；介电层，设于竖向导电结构的侧面。本发明可以在增强器件散热性的同时保证耐压不变差。

Description

一种绝缘体上硅横向器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种绝缘体上硅横向器件，还涉及一种绝缘体上硅横向器件的制造方法。
背景技术
绝缘体上硅(SOI)以其独特的结构克服了体硅材料的不足，充分发挥了硅集成电路技术的潜力。与体硅技术相比之下，具有高速、低功耗、高集成度以及便于隔离等优点。
示例性的SOI结构因为衬底与有源区被埋氧层完全隔离，导致自热效应比体硅严重许多，这也是限制SOI发展的一大重要因素。
发明内容
基于此，有必要提供一种器件的散热性较好、并且能保证器件耐压(击穿电压)的绝缘体上硅横向器件及制造方法。
一种绝缘体上硅横向器件，包括：衬底；掩埋介质层，设于所述衬底上；漂移区，设于所述掩埋介质层上；源极区；漏极区；所述掩埋介质层包括耐压部和散热部，所述耐压部位于所述漏极区下方，所述散热部从所述耐压部的边缘向所述源极区的下方位置延伸，所述散热部的热导率高于所述耐压部的热导率，所述耐压部的介电常数小于所述散热部的介电常数；栅极，设于所述源极区和漏极区之间的区域的上方；竖向导电结构，从所述漂移区向下延伸至所述散热部，且所述竖向导电结构位于所述栅极和漏极区之间；底部介电结构，设于所述竖向导电结构的底部下方的散热部中，所述底部介电结构的介电常数小于所述散热部的介电常数；介电层，设于所述竖向导电结构的侧面，且位于所述竖向导电结构与漂移区之间、所述底部介电结构的上方。
上述绝缘体上硅横向器件，掩埋介质层除了靠近漏端的区域采用低介电常数的材料作为耐压部(因为漏端的电场较强)，其余区域的掩埋介质层可以采用高热导率的材料作为散热部来加强器件的散热。而竖向导电结构-介电层-漂移区构成类似导电材料-介电材料-半导体的电容器效果，既能辅助漂移区耗尽，还能使得器件反向截至时漂移区底部的等势线压在竖向导电结构下方的结构中，由于等势线最密集处采用低于散热部的介电常数的材料作为底部介电结构，因此等势线最密集处是通过低介电常数的材料来耐压，可以在增强器件散热性的同时保证耐压不变差。
在其中一个实施例中，所述散热部从所述源极区的下方延伸至所述耐压部。
在其中一个实施例中，绝缘体上硅横向器件还包括：场氧层，设于所述漂移区上；衬底引出区，具有第二导电类型，设于所述源极区背离所述栅极的一侧；其中，所述栅极从所述源极区边缘延伸至所述场氧层上，所述源极区和漏极区具有第一导电类型。
在其中一个实施例中，所述漂移区设有至少一列所述竖向导电结构，每列包括至少两个间隔排列的竖向导电结构，且列方向与导电沟道长度方向在水平面上呈大于0度的夹角；所述绝缘体上硅横向器件还包括至少一个导电等势结构，每个导电等势结构电连接一列竖向导电结构。
在其中一个实施例中，所述漂移区设有至少一列所述竖向导电结构，每列包括至少两个间隔排列的竖向导电结构，列方向为导电沟道宽度方向；所述绝缘体上硅横向器件还包括设于所述场氧层上的至少一导电等势条，每条导电等势条通过导电材料向下穿过所述场氧层、并电连接一列竖向导电结构。
在其中一个实施例中，各所述导电等势条沿导电沟道宽度方向延伸。
在其中一个实施例中，所述绝缘体上硅横向器件还包括第一导电类型阱区和第二导电类型阱区，所述漏极区位于所述第一导电类型阱区中，所述源极区和所述衬底引出区位于所述第二导电类型阱区中，所述竖向导电结构位于所述第一导电类型阱区和第二导电类型阱区之间。
在其中一个实施例中，所述衬底具有第二导电类型。
在其中一个实施例中，所述竖向导电结构的材质包括多晶硅。
在其中一个实施例中，所述散热部的材质包括氮化硅。
在其中一个实施例中，所述耐压部的材质包括硅氧化物。
在其中一个实施例中，所述底部介电结构的材质包括硅氧化物。
在其中一个实施例中，各所述导电等势条的材质包括金属或合金。
在其中一个实施例中，所述介电层的材质包括硅氧化物。
在其中一个实施例中，所述横向器件为LDMOSFET。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
一种绝缘体上硅横向器件的制造方法，包括：获取SOI晶圆，所述SOI晶圆包括衬底、衬底上的掩埋介质层及掩埋介质层上的漂移区；所述掩埋介质层包括耐压部和散热部，所述散热部的材料的热导率高于所述耐压部的材料的热导率，所述耐压部的材料的介电常数小于所述散热部的介电常数；向下刻蚀所述漂移区，将漂移区刻穿后继续刻蚀所述散热部，从而在所述漂移区和散热部中形成沟槽；在所述沟槽的底部填充介电材质，形成底部介电结构；所述介电材质的介电常数小于所述散热部的介电常数；在所述介电材质上方的沟槽侧壁形成介电层；在侧壁形成了所述介电层的沟槽内填充导电材料，形成竖向导电结构；形成源极区和漏极区，所述漏极区位于所述耐压部上方。
上述绝缘体上硅横向器件的制造方法，掩埋介质层除了靠近漏端的区域采用低介电常数的材料作为耐压部(因为漏端的电场较强)，其余区域的掩埋介质层可以采用高热导率的材料作为散热部来加强器件的散热。而竖向导电结构-介电层-漂移区构成类似导电材料-介电材料-半导体的电容器效果，既能辅助漂移区耗尽，还能使得器件反向截至时漂移区底部的等势线压在竖向导电结构下方的结构中，由于等势线最密集处采用低于散热部的介电常数的材料作为底部介电结构，因此等势线最密集处是通过低介电常数的材料来耐压，可以在增强器件散热性的同时保证耐压不变差。
在其中一个实施例中，所述在所述沟槽的底部填充介电材质，形成底部介电结构的步骤中，所述底部介电结构的顶部低于所述散热部的顶部；所述竖向导电结构的底部低于所述散热部的顶部。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一实施例中绝缘体上硅横向器件立体图；
图2为图1所示绝缘体上硅横向器件的剖面示意图；
图3a和图3b分别是两个实施例中漂移区的横截面上竖向导电结构的分布示意图；
图4是一实施例中绝缘体上硅横向器件的制造方法的流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
本申请提出的绝缘体上硅横向器件，在器件电势线最密集的地方使用介电常数更低的材料增强介质电场，在电势线较弱的地方使用具有高热导率的材料。这样可保证在不影响耐压的情况下，最大化地减弱器件的自热效应。
图1是一实施例中绝缘体上硅横向器件立体图，图2为图1所示绝缘体上硅横向器件的剖面示意图。在图1和图2所示的实施例中，绝缘体上硅横向器件是SOI LDMOSFET(绝缘体上硅横向扩散金属氧化物半导体场效应管)，包括衬底101、掩埋介质层(包括散热部102和耐压部116)、漂移区107、源极区110、漏极区111、栅极115、栅介电层(图1和图2中未标示)、竖向导电结构105、底部介电结构103及介电层104。掩埋介质层设于衬底101上，漂移区107设于掩埋介质层上。栅极115位于源极区110和漏极区111之间的区域的上方，且位于栅介电层上。耐压部116位于漏极区111下方(因为漏端的电场较强)，散热部102可以位于靠近源端的区域，以及源极区110和漏极区111之间的漂移区107下方。在本申请的一个实施例中，散热部102从耐压部116的边缘向源极区110的下方位置延伸。在图1和图2所示的实施例中，散热部102从源极区110的下方延伸至耐压部116。散热部102的材料的热导率高于耐压部116的材料的热导率，耐压部116的材料的介电常数小于散热部102的材料的介电常数(增强介质电场以提供更高的击穿电压)。漂移区107和散热部102中设有深槽，且深槽位于栅极115和漏极区111之间。深槽底部(位于散热部102中)填充有底部介电结构103，底部介电结构103的材料的介电常数小于散热部102的材料的介电常数。底部介电结构103上方的深槽侧壁为介电层104。深槽中除底部介电结构103和介电层104的其余位置填充导电材料，形成从漂移区107向下延伸至散热部102的竖向导电结构105。
上述绝缘体上硅横向器件，掩埋介质层除了靠近漏端的区域采用低介电常数的材料作为耐压部116，其余区域的掩埋介质层可以采用高热导率的材料作为散热部102来加强器件的散热。而竖向导电结构105-介电层104-漂移区107构成类似导电材料-介电材料-半导体的电容器效果，既能辅助漂移区107耗尽，还能使得器件反向截至时漂移区107底部的等势线压在竖向导电结构105下方的结构中，由于等势线最密集处采用低于散热部102的介电常数的材料作为底部介电结构103，因此等势线最密集处是通过低介电常数的材料来耐压，可以在增强器件散热性的同时保证耐压不变差。又由于辅助耗尽的作用增强，漂移区浓度可以灵活调节，使得导通电阻有所降低。因此上述绝缘体上硅横向器件既能提高击穿电压又能降低器件的导通电阻。
在本申请的一个实施例中，源极区110、漏极区111及漂移区107具有第一导电类型。竖向导电结构105位于栅极115和漏极区111之间。每个SOI LDMOS可以设置多个设有竖向导电结构105和底部介电结构103的深槽。在本申请的一个实施例中，第一导电类型为N型、第二导电类型为P型；在其他的实施例中，也可以是第一导电类型为P型、第二导电类型为N型。在本申请的一个实施例中，源极区110和漏极区111为N+区，漂移区107为N-区。在本申请的一个实施例中，衬底101为P型硅衬底。
在图1和图2所示的实施例中，绝缘体上硅横向器件还包括设于漂移区107上的场氧层112。栅极115从源极区110边缘延伸至场氧层112上。
在图1和图2所示的实施例中，绝缘体上硅横向器件还包括衬底引出区109，其具有第二导电类型，设于源极区110背离栅极115的一侧。在本申请的一个实施例中，衬底引出区109为P+区。
在图1和图2所示的实施例中，绝缘体上硅横向器件还包括第一导电类型阱区108和第二导电类型阱区106。源极区110和漏极区111之间的区域包括源极区110和漏极区111之间的露出衬底101上表面的漂移区107和露出衬底101上表面的第二导电类型阱区106。栅极115位于源极区110和漏极区111之间的区域的上方，即栅极115至少完全覆盖源极区110和漏极区111之间露出衬底101上表面的第二导电类型阱区106。漏极区111位于第一导电类型阱区108中，源极区110和衬底引出区109位于第二导电类型阱区106中，所有的竖向导电结构105均位于第一导电类型阱区108和第二导电类型阱区106之间。第二导电类型阱区106是反型层沟道形成的区域，直接影响到栅极阈值电压，同时对漂移区耗尽也有影响。第一导电类型阱区108是绝缘体上硅横向器件的漏端漂移区缓冲层，能够提高器件在正向工作时的开态击穿电压。
在本申请的一个实施例中，漂移区107设有至少一列竖向导电结构105，每列包括至少两个间隔排列的竖向导电结构105，且列方向与导电沟道长度方向在水平面上呈大于0度的夹角。绝缘体上硅横向器件还包括至少一个导电等势结构，每个导电等势结构电连接一列竖向导电结构105。参见图1，在该实施例中，多个竖向导电结构105在漂移区107排列形成阵列结构。可以理解地，为了给漂移区107留出足够的载流子运动路径，竖向导电结构105不能连成一片，而要阵列式排布。图3a和图3b分别是两个实施例中漂移区107的横截面上竖向导电结构105的分布示意图。
在图1和图2所示的实施例中，导电等势结构为设于场氧层112上的多条导电等势条114。每条导电等势条114沿导电沟道宽度方向延伸，且每条导电等势条114通过导电材料113向下穿过场氧层112与下方的至少两个竖向导电结构105电连接。如前述，为了给漂移区107留出足够的载流子运动路径，竖向导电结构105不能连成一片，因此每条导电等势条114和若干导电材料113将若干个竖向导电结构105电连接形成一个等势体，并且形成一个等势面，将等势线集中压在深槽底部。在本申请的一个实施例中，导电等势条114的材质可以为金属或合金；导电材料113也可以为金属或合金。在本申请的一个实施例中，导电等势条114可以为直条状结构。在本申请的其他实施例中，导电等势条114也可以为弯曲条状结构、弯折条状结构。
导电等势条114可以不外接电位，也可以外接电位，并且不同的导电等势条114外接的电位既可以相同也可以不同。在本申请的一个实施例中，每条导电等势条114外接的电位不同，从源端到漏端逐渐升高，且相邻两条导电等势条114间的电势差均相同。这种接法可以更理想地将等势线集中压在深槽底部。
在本申请的一个实施例中，散热部102的面积大于耐压部116的面积。虽然更大的散热部102可以提供更好的散热效果，但散热部102面积过大可能会影响器件的耐压，因此设计散热部102的面积需要兼顾器件的耐压需求。
在本申请的一个实施例中，竖向导电结构105的材质为多晶硅。采用多晶硅材料填充易于将深槽填满，且比较稳定。并且，多晶硅材料可以直接通过杂质注入或者原位掺杂来获得我们需要的电阻值(即易于调节竖向导电结构105的电阻)。在其他实施例中，竖向导电结构105的也可以采用本领域习知的其他导电材料。
在本申请的一个实施例中，耐压部116的材质包括硅氧化物，例如二氧化硅。掩埋介质层可以是将传统的SOI结构的埋氧层除了靠近漏端以外的区域都替换成热导率更高的材料。
在本申请的一个实施例中，散热部102的材质为氮化硅。氮化硅的热导率大概为二氧化硅的20倍左右，因此能够大大增强器件的散热性。
在本申请的一个实施例中，底部介电结构103的材质为硅氧化物，例如二氧化硅。
在本申请的一个实施例中，介电层104的材质为硅氧化物，例如二氧化硅。
在本申请的一个实施例中，栅介电层的材质为硅氧化物，例如二氧化硅；栅极115的材质为多晶硅。
在本申请的一个实施例中，竖向导电结构105的底部要伸入散热部102中，因此竖向导电结构105的底部低于散热部102的顶部，底部介电结构103的厚度不能太厚。
在本申请的一个实施例中，深槽的底部不到达衬底101，即底部介电结构103的下方留有一定厚度的散热部102材料，这样能获得更好的散热效果。在其他实施例中，底部介电结构103也可以直接与衬底101接触。
本申请相应提供一种绝缘体上硅横向器件的制造方法，可以用于制造前述任一实施例的绝缘体上硅横向器件。图4是一实施例中绝缘体上硅横向器件的制造方法的流程图，包括下列步骤：
S410，获取SOI晶圆。
获取在衬底上形成有掩埋介质层，在掩埋介质层上形成有漂移区的SOI晶圆。其中掩埋介质层包括耐压部和散热部，散热部的材料的热导率高于耐压部的材料的热导率，耐压部的材料的介电常数小于散热部的材料的介电常数。在本申请的一个实施例中，耐压部的材质包括硅氧化物，例如二氧化硅。掩埋介质层可以是将传统的SOI结构的埋氧层除了靠近漏端以外的区域都替换成热导率更高的材料。在本申请的一个实施例中，散热部的材质为氮化硅。
在本申请的一个实施例中，漂移区具有第一导电类型，衬底具有第二导电类型。在本申请的一个实施例中，第一导电类型为N型、第二导电类型为P型；相应地，衬底为P型硅衬底，漂移区为N-漂移区。在其他的实施例中，也可以是第一导电类型为P型、第二导电类型为N型。在本申请的一个实施例中，漂移区通过注入后高温推阱实现，需要一定的掺杂浓度来保证电流通路。
在本申请的一个实施例中，掩埋介质层的材质为硅的氧化物，例如二氧化硅。
S420，向下刻蚀漂移区，在漂移区和散热部中形成沟槽。
通过光刻在散热部上方形成刻蚀窗口，并刻蚀漂移区，将漂移区刻穿后继续向下刻蚀散热部，从而在漂移区和散热部中形成深槽。
S430，在沟槽的底部填充介电材质。
填充的介电材质的介电常数小于散热部的材料的介电常数，在深槽的底部形成一定厚度底部介电结构。在本申请的一个实施例中，底部介电结构的顶部要低于散热部的顶部。在本申请的一个实施例中，可以通过淀积工艺向沟槽内淀积介电材质，形成底部介电结构。
S440，在介电材质上方的沟槽的侧壁形成介电层。
在本申请的一个实施例中，是通过热氧化在深槽的侧壁形成硅氧化层作为介电层。在其他实施例中，也可以通过本领域习知的其他工艺在深槽的侧壁形成介电层。
S450，在沟槽内填充导电材料，形成竖向导电结构。
在本申请的一个实施例中，深槽中的导电材料选用多晶硅。可以通过淀积工艺向深槽中淀积一定掺杂浓度的多晶硅，在底部介电结构上形成竖向导电结构。在本申请的一个实施例中，可以通过原位掺杂等掺杂工艺调整多晶硅的掺杂浓度，从而调节多晶硅的电阻值。在本申请的一个实施例中，竖向导电结构的底部伸入散热部中，即竖向导电结构的底部低于散热部的顶部。在本申请的另一个实施例中，深槽的底部伸入散热部中，但竖向导电结构的底部伸入至散热部的顶部所在平面，即竖向导电结构的底部与散热部的顶部位于同一平面。
在本申请的一个实施例中，漂移区形成有多个深槽(相应地形成有多个竖向导电结构)，各竖向导电结构在漂移区排列形成阵列结构。
S460，形成源极区和漏极区，漏极区位于耐压部上方。
在本申请的一个实施例中，通过离子注入工艺注入第一导电类型离子，在耐压部上方形成漏极区、散热部上方形成源极区。
在本申请的一个实施例中，步骤S460之前还包括形成第一导电类型阱区和第二导电类型阱区的步骤。在本申请的一个实施例中，该横向器件为SOI LDMOSFET。可以通过光刻及离子注入工艺形成第一导电类型阱区和第二导电类型阱区，其中第一导电类型阱区形成于漏极一侧，第二导电类型阱区形成于源极一侧。各竖向导电结构位于第一导电类型阱区和第二导电类型阱区之间。第二导电类型阱区是反型层沟道形成的区域，直接影响到栅极阈值电压，同时对漂移区耗尽也有影响。第一导电类型阱区是绝缘体上硅横向器件的漏端漂移区缓冲层，能够提高器件在正向工作时的开态击穿电压。
在本申请的一个实施例中，步骤S460之前还包括形成场氧层的步骤。可以通过淀积工艺和图案化在有源区外、漂移区上方形成一层氧化层作为场氧层。
在本申请的一个实施例中，形成场氧层的步骤之后还包括形成栅极的步骤。可以先形成栅介电层，然后在栅介电层上形成栅极。栅极从场氧层的边缘延伸出场氧层、然后延伸至第二导电类型阱区上。在本申请的一个实施例中，栅介电层的材质为硅氧化物，例如二氧化硅；栅极的材质为多晶硅。
上述绝缘体上硅横向器件的制造方法，掩埋介质层除了靠近漏端的区域采用低介电常数的材料作为耐压部(因为漏端的电场较强)，其余区域的掩埋介质层可以采用高热导率的材料作为散热部来加强器件的散热。而竖向导电结构-介电层-漂移区构成类似导电材料-介电材料-半导体的电容器效果，既能辅助漂移区耗尽，还能使得器件反向截至时漂移区底部的等势线压在竖向导电结构下方的结构中，由于等势线最密集处采用低于散热部的介电常数的材料作为底部介电结构，因此等势线最密集处是通过低介电常数的材料来耐压，可以在增强器件散热性的同时保证耐压不变差。又由于辅助耗尽的作用增强，漂移区浓度可以灵活调节，使得导通电阻有所降低。因此上述绝缘体上硅横向器件既能提高击穿电压又能降低器件的导通电阻。
在本申请的一个实施例中，形成栅极之后还包括形成衬底引出区的步骤。可以通过离子注入工艺，在第二导电类型阱区中形成衬底引出区。在本申请的一个实施例中，源极区和漏极区为N+掺杂区，衬底引出区为P+掺杂区。
在本申请的一个实施例中，在形成源极区、漏极区及衬底引出区后，还包括形成将若干竖向导电结构电连接的导电等势条的步骤。可以先在SOI晶圆表面形成层间介质层(ILD)。然后通过刻蚀工艺，在需要引出至器件表面的结构处刻蚀形成贯穿ILD的接触孔。最后形成导电等势条以及栅、漏、源的金属电极。在本申请的一个实施例中，每条导电等势条通过导电材料向下穿过场氧层，与场氧层下方的至少两个竖向导电结构电连接。即通过导电材料将在竖向导电结构引出至表面，通过导电等势条各自连接起来。本申请的一个实施例中，导电等势条的材质可以为金属或合金，导电材料也可以为金属或合金。
应该理解的是，虽然本申请的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，本申请的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种绝缘体上硅横向器件，其特征在于，包括：
衬底；
掩埋介质层，设于所述衬底上；
漂移区，设于所述掩埋介质层上；
源极区；
漏极区；所述掩埋介质层包括耐压部和散热部，所述耐压部位于所述漏极区下方，所述散热部从所述耐压部的边缘向所述源极区的下方位置延伸，所述散热部的热导率高于所述耐压部的热导率，所述耐压部的介电常数小于所述散热部的介电常数；
栅极，设于所述源极区和漏极区之间的区域的上方；
竖向导电结构，从所述漂移区向下延伸至所述散热部，且所述竖向导电结构位于所述栅极和漏极区之间；
底部介电结构，设于所述竖向导电结构的底部下方的散热部中，所述底部介电结构的介电常数小于所述散热部的介电常数；
介电层，设于所述竖向导电结构的侧面，且位于所述竖向导电结构与漂移区之间、所述底部介电结构的上方。
2.根据权利要求1所述的绝缘体上硅横向器件，其特征在于，所述散热部从所述源极区的下方延伸至所述耐压部。
3.根据权利要求1或2所述的绝缘体上硅横向器件，其特征在于，还包括：
场氧层，设于所述漂移区上；
衬底引出区，具有第二导电类型，设于所述源极区背离所述栅极的一侧；
其中，所述栅极从所述源极区边缘延伸至所述场氧层上，所述源极区和漏极区具有第一导电类型。
4.根据权利要求1所述的绝缘体上硅横向器件，其特征在于，所述漂移区设有至少一列所述竖向导电结构，每列包括至少两个间隔排列的竖向导电结构，且列方向与导电沟道长度方向在水平面上呈大于0度的夹角；所述绝缘体上硅横向器件还包括至少一个导电等势结构，每个导电等势结构电连接一列竖向导电结构。
5.根据权利要求3所述的绝缘体上硅横向器件，其特征在于，所述漂移区设有至少一列所述竖向导电结构，每列包括至少两个间隔排列的竖向导电结构，列方向为导电沟道宽度方向；所述绝缘体上硅横向器件还包括设于所述场氧层上的至少一导电等势条，每条导电等势条通过导电材料向下穿过所述场氧层、并电连接一列竖向导电结构。
6.根据权利要求1所述的绝缘体上硅横向器件，其特征在于，所述竖向导电结构的材质包括多晶硅。
7.根据权利要求1所述的绝缘体上硅横向器件，其特征在于，所述散热部的材质包括氮化硅。
8.根据权利要求1所述的绝缘体上硅横向器件，其特征在于，所述耐压部的材质包括硅氧化物，和/或所述底部介电结构的材质包括硅氧化物。
9.一种绝缘体上硅横向器件的制造方法，包括：
获取SOI晶圆，所述SOI晶圆包括衬底、衬底上的掩埋介质层及掩埋介质层上的漂移区；所述掩埋介质层包括耐压部和散热部，所述散热部的材料的热导率高于所述耐压部的材料的热导率，所述耐压部的材料的介电常数小于所述散热部的介电常数；
向下刻蚀所述漂移区，将漂移区刻穿后继续刻蚀所述散热部，从而在所述漂移区和散热部中形成沟槽；
在所述沟槽的底部填充介电材质，形成底部介电结构；所述介电材质的介电常数小于所述散热部的介电常数；
在所述介电材质上方的沟槽侧壁形成介电层；
在侧壁形成了所述介电层的沟槽内填充导电材料，形成竖向导电结构；
形成源极区和漏极区，所述漏极区位于所述耐压部上方。
10.根据权利要求9所述的绝缘体上硅横向器件的制造方法，其特征在于，所述在所述沟槽的底部填充介电材质，形成底部介电结构的步骤中，所述底部介电结构的顶部低于所述散热部的顶部；
所述竖向导电结构的底部低于所述散热部的顶部。
CN202210419766.8A 2022-04-21 2022-04-21 一种绝缘体上硅横向器件及其制造方法 Pending CN116978946A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210419766.8A CN116978946A (zh) 2022-04-21 2022-04-21 一种绝缘体上硅横向器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210419766.8A CN116978946A (zh) 2022-04-21 2022-04-21 一种绝缘体上硅横向器件及其制造方法

Publications (1)

Publication Number Publication Date
CN116978946A true CN116978946A (zh) 2023-10-31

Family

ID=88469897

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210419766.8A Pending CN116978946A (zh) 2022-04-21 2022-04-21 一种绝缘体上硅横向器件及其制造方法

Country Status (1)

Country Link
CN (1) CN116978946A (zh)

Similar Documents

Publication Publication Date Title
US7126166B2 (en) High voltage lateral FET structure with improved on resistance performance
TWI591789B (zh) 用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法
TWI804649B (zh) 絕緣閘極半導體器件及用於製造絕緣閘極半導體器件的區域的方法
US7928505B2 (en) Semiconductor device with vertical trench and lightly doped region
KR101296984B1 (ko) 전하 균형 전계 효과 트랜지스터
EP1033759B1 (en) MOS-gated device having a buried gate and process for forming same
KR100652449B1 (ko) 횡형 박막 실리콘-온-절연체 ｊｆｅｔ 디바이스
TWI417965B (zh) 具有自我偏壓電極的橫向功率裝置
US11538933B2 (en) Schottky diode integrated into superjunction power MOSFETs
JP4456013B2 (ja) 半導体装置
US7989886B2 (en) Alignment of trench for MOS
JP3721172B2 (ja) 半導体装置
US6600194B2 (en) Field-effect semiconductor devices
TWI471942B (zh) 半導體裝置及其製造方法
JP2005510059A (ja) 電界効果トランジスタ半導体デバイス
US8445958B2 (en) Power semiconductor device with trench bottom polysilicon and fabrication method thereof
JP2004511910A (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
JP5687582B2 (ja) 半導体素子およびその製造方法
US6515348B2 (en) Semiconductor device with FET MESA structure and vertical contact electrodes
KR100762545B1 (ko) Ｌｍｏｓｆｅｔ 및 그 제조 방법
CN113851523B (zh) 一种屏蔽栅mosfet及制作方法
JP2001127285A (ja) 縦型電界効果トランジスタ
CN112993021B (zh) 横向双扩散金属氧化物半导体场效应管
JP2003518749A (ja) ゲートのブレークダウン保護機能付きのシリコンカーバイトｌｍｏｓｆｅｔ
US9190480B2 (en) Method and contact structure for coupling a doped body region to a trench electrode of a semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination