KR20150118764A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20150118764A
KR20150118764A KR1020140044739A KR20140044739A KR20150118764A KR 20150118764 A KR20150118764 A KR 20150118764A KR 1020140044739 A KR1020140044739 A KR 1020140044739A KR 20140044739 A KR20140044739 A KR 20140044739A KR 20150118764 A KR20150118764 A KR 20150118764A
Authority
KR
South Korea
Prior art keywords
impurity
region
barrier
substrate
impurity layer
Prior art date
Application number
KR1020140044739A
Other languages
English (en)
Other versions
KR102177257B1 (ko
Inventor
김용돈
박세진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140044739A priority Critical patent/KR102177257B1/ko
Priority to US14/621,981 priority patent/US9496389B2/en
Publication of KR20150118764A publication Critical patent/KR20150118764A/ko
Application granted granted Critical
Publication of KR102177257B1 publication Critical patent/KR102177257B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자 및 그 제조 방법에서, 반도체 소자는 기판 상에 게이트 전극들이 구비된다. 상기 게이트 전극들의 제1 측과 이격되어 기판 표면 부위에 제1 도전형의 드레인 영역들이 구비된다. 상기 드레인 영역들을 둘러싸면서 상기 드레인 영역들 하부에는 상기 제1 도전형의 제1 웰 영역들이 구비된다. 상기 게이트 전극들의 제2 측과 이격되어 상기 기판 표면 부위에는 제1 도전형의 소오스 영역들이 구비된다. 상기 기판 상부와 하부를 전기적으로 분리하도록 상기 기판 내부에, 상기 제1 도전형의 제1 베리어 불순물층이 구비된다. 또한, 상기 제1 베리어 불순물층에 접하고, 상기 드레인 영역과 수직 대향하는 제1 부위에서의 저면이 상기 드레인 영역 이외의 영역과 대향하는 제2 부위에서의 저면보다 더 낮게 위치하는 상기 제2 도전형의 제2 베리어 불순물층이 구비된다. 상기 반도체 소자는 기생 바이폴라 트랜지스터의 동작에 따른 누설 전류 및 파워 소모가 감소되어 우수한 전기적 특성을 가질 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 고립형 디모스 전계효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
벅- 부스트 컨버터(Buck-Boost converter)와 같은 반도체 소자는 백 바이어스로써 네거티브 전압이 인가된다. 이러한 네거티브 전압이 인가되는 반도체 소자 내에는 고립형 디모스 전계효과 트랜지스터(Isolated DMOS FET)가 포함될 수 있다. 상기 고립형 디모스 전계효과 트랜지스터는 높은 파워 효율 및 고성능을 갖도록 설계되어야 한다.
본 발명의 목적은 고성능을 갖는 반도체 소자를 제공하는 데 있다.
본 발명의 목적은 상기 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 나란하게 배치되는 게이트 전극들이 구비된다. 상기 게이트 전극들의 제1 측과 이격되어 기판 표면 부위에 제1 도전형의 드레인 영역들이 구비된다. 상기 드레인 영역들을 둘러싸면서 상기 드레인 영역들 하부에 상기 제1 도전형의 제1 웰 영역들이 구비된다. 상기 게이트 전극들의 제2 측과 이격되어 상기 기판 표면 부위에 제1 도전형의 소오스 영역들이 구비된다. 상기 기판 상부와 하부를 전기적으로 분리하도록 상기 기판 내부에 구비되고, 상기 제1 도전형의 불순물이 도핑된 제1 베리어 불순물층이 구비된다. 또한, 상기 제1 베리어 불순물층 상에 접하고, 상기 드레인 영역과 수직 대향하는 제1 부위에서의 저면이 상기 드레인 영역 이외의 영역과 대향하는 제2 부위에서의 저면보다 더 낮게 위치하고, 상기 제2 도전형의 불순물이 도핑된 제2 베리어 불순물층을 포함한다.
본 발명의 일 실시예에서, 상기 소오스 영역들을 둘러싸면서 상기 게이트 전극의 저면부와 일부 오버랩되는 상기 제2 도전형의 바디 영역을 포함한다. 또한, 상기 제1 및 제2 베리어 불순물층 상에는, 상기 제2 베리어 불순물층의 불순물 농도보다 낮은 농도의 불순물이 도핑된 제2 도전형의 웰 영역을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 베리어 불순물층은 상기 제1 베리어 불순물층 저면 아래에도 상기 제1 베리어 불순물층 상부면에 형성되는 것과 대칭되는 형태로 더 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제2 베리어 불순물층은 상기 제1 베리어 불순물층에서 상기 드레인 영역과 수직 대향하는 제3 부위 상에 국부적으로 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제2 베리어 불순물층은 상기 제1 베리어 불순물층 상부면의 전면에 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제1 베리어 불순물층은 상기 드레인 영역과 수직 대향하는 제3 부위에서의 수직 방향의 제1 폭이 상기 드레인 영역 이외의 다른 부위와 대향하는 제4 부위에서의 수직 방향의 제2 폭보다 좁은 형상을 가질 수 있다.
상기 제1 베리어 불순물층은 상기 제4 부위에서는 상,하로 볼록하게 되고 상기 제3 부위에서는 홈이 패여지는 형상을 가져, 상, 하부면이 울퉁불퉁한 형상을 가질 수 있다.
상기 제3 부위의 제1 베리어 불순물층은 상기 제4 부위의 제1 베리어 불순물층보다 낮은 불순물 농도를 가질 수 있다.
상기 제1 베리어 불순물층의 수직 방향의 최소 폭 부위는 상기 드레인 영역의 중심 부위와 수직 대향할 수 있다.
본 발명의 일 실시예에서, 상기 제2 베리어 불순물층은 적어도 상기 제1 베리어 불순물 층의 수직 방향 최소 폭 부위 및 이와 인접하는 부위 상에 구비될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 전극들은 서로 전기적으로 연결되어 하나의 게이트 전극 구조물로 제공되고, 상기 드레인 영역들은 서로 전기적으로 연결되어 하나의 드레인 영역으로 제공되고, 상기 소오스 영역들은 서로 전기적으로 연결되어 하나의 소오스 영역으로 제공될 수 있다.
본 발명의 일 실시예에서, 가장자리에 배치되는 상기 게이트 전극들의 양 측의 기판에 배터리부를 더 포함할 수 있다.
상기 배터리부는 상기 기판 표면으로부터 상기 제1 베리어 불순물층까지 연장되도록 상기 제1 도전형의 불순물이 도핑된 불순물 영역을 포함할 수 있다.
상기 배터리부와 수직 대향하는 기판 내부에 위치하는 제1 베리어 불순물층은 상기 소오스 및 드레인 영역들 아래에 위치하는 제1 베리어 불순물층의 수직 방향 최대 폭과 동일한 수직 방향 폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 기판은 예비 기판 및 에피택셜 층이 적층된 구조를 갖고, 상기 제1 베리어 불순물층은 상기 예비 기판 및 에피택셜층의 경계 부위에 위치할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 나란하게 배치되는 게이트 전극들이 구비된다. 상기 게이트 전극들의 제1 측과 이격되어 기판 표면 부위에는 제1 도전형의 드레인 영역들이 구비된다. 상기 드레인 영역들을 둘러싸면서 상기 드레인 영역들 하부에 상기 제1 도전형의 제1 웰 영역들이 구비된다. 상기 게이트 전극들의 제2 측과 이격되어 상기 기판 표면 부위에 제1 도전형의 소오스 영역들이 구비된다. 상기 기판 상부와 하부를 전기적으로 분리하도록 상기 기판 내부에 위치하고, 상기 드레인 영역과 수직 대향하는 제1 부위에서의 수직 방향의 제1 폭이 상기 드레인 영역 이외의 다른 부위와 대향하는 제2 부위에서의 수직 방향의 제2 폭보다 좁도록 상, 하부가 울퉁불퉁한 형상을 갖고, 상기 제1 도전형의 불순물이 도핑된 제1 베리어 불순물층이 구비된다. 상기 제1 부위의 제1 베리어 불순물층과 접하고, 상기 제2 도전형의 불순물이 도핑된 제2 베리어 불순물층을 포함한다.
본 발명의 일 실시예에서, 상기 소오스 영역들을 둘러싸면서 상기 게이트 전극의 저면부와 일부 오버랩되도록 상기 제2 도전형의 바디 영역이 구비된다. 또한, 상기 제1 및 제2 베리어 불순물층 상에 구비되고, 상기 제2 베리어 불순물층의 불순물 농도보다 낮은 농도의 불순물이 도핑된 제2 도전형의 웰 영역을 더 포함한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 예비 기판 상에 드레인 형성 영역 하부를 덮는 이온 주입 패턴을 형성한다. 상기 이온 주입 패턴을 이용하여 상기 예비 기판에 제1 도전형의 불순물을 주입하여 예비 제1 불순물 영역을 형성한다. 상기 예비 기판 전면에 대해 제2 도전형의 불순물을 주입하여 상기 예비 제1 불순물 영역들 사이에 예비 제2 불순물 영역을 형성한다. 상기 예비 제1 불순물 영역이 서로 연결되도록 불순물들을 제1 확산시켜, 상기 제1 도전형의 예비 제3 불순물 영역 및 상기 예비 제3 불순물 영역들 적어도 일부와 접촉하는 상기 제2 도전형의 예비 제4 불순물 영역을 형성한다. 상기 예비 기판 상에 에피택셜 층을 형성하여 기판을 형성한다. 상기 예비 제3 및 제4 불순물 영역의 불순물들을 제2 확산시켜, 상기 에피택셜 층 및 예비 기판 계면에, 드레인 영역 하부의 수직 폭이 좁도록 상, 하부가 울퉁불퉁한 상기 제1 도전형의 제1 베리어 불순물층 및 상기 제1 베리어 불순물층과 접하는 상기 제2 도전형의 제2 베리어 불순물층을 각각 형성한다. 상기 기판 상에 게이트 전극들을 형성한다. 상기 게이트 전극들의 제1 측과 이격되어 기판 표면 부위에 상기 제1 도전형의 드레인 영역들을 형성한다. 상기 드레인 영역들을 둘러싸면서 상기 드레인 영역들 하부에 구비되는 상기 제1 도전형의 제1 웰 영역들을 형성한다. 또한, 상기 게이트 전극들의 제2 측과 이격되어 상기 기판 표면 부위에 제1 도전형의 소오스 영역들을 형성한다.
본 발명의 일 실시예에서, 상기 예비 제1 불순물 영역의 제1 불순물 농도는 상기 예비 제2 불순물 영역의 제2 불순물 농도보다 높을 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 베리어 불순물층 상에, 상기 제2 베리어 불순물층과의 경계 부위에서 상기 제2 베리어 불순물층의 농도보다 낮은 불순물 농도를 갖는 제2 도전형의 웰 영역을 형성한다. 또한, 상기 소오스 영역들을 둘러싸면서 상기 게이트 전극의 저면부와 일부 오버랩되도록 상기 제2 도전형의 바디 영역을 형성한다.
본 발명의 일 실시예에서, 상기 가장자리에 배치되는 상기 게이트 전극들의 양 측의 기판에 제1 도전형의 불순물을 도핑하여, 상기 제1 베리어 불순물층과 연결되는 배터리부를 형성할 수 있다.
상기 이온 주입 마스크 패턴은 상기 배터리부에 해당하는 예비 기판을 노출하도록 형성될 수 있다. 따라서, 상기 배터리부의 하부에 위치하는 제1 베리어 불순물층이 평탄한 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 이온 주입 마스크 패턴은 0.8 내지 1.8㎛ 범위의 폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 예비 제2 불순물 영역을 형성하는 단계에서, 상기 이온 주입 마스크 패턴을 제거하여 상기 예비 기판 전면에 대해 상기 제2 도전형의 불순물을 주입할 수 있다.
본 발명의 일 실시예에서, 상기 제1 확산 공정은 1000 내지 1200도의 온도에서 0.5 내지 5 시간동안 수행될 수 있다.
본 발명에 의하면, 반도체 소자는 기생 바이폴라 정션 트랜지스터에서 베이스 역할을 하는 부위가 수직 방향으로 넓은 폭을 갖고 높은 불순물 농도를 갖는다. 따라서, 상기 반도체 소자는 기생 바이폴라 정션 트랜지스터의 동작 시에 기생 콜렉터 전류가 감소되므로, 높은 파워 효율을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3 내지 도 10은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 11은 N형 고립형 디모스 전계효과 트랜지스터를 포함하는 벅 부스트 컨버터의 회로도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 13은 반도체 소자에서 멀티 핑거 게이트 부위를 나타내는 평면도이다.
도 14 내지 도 20은 도 12에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 21은 샘플 1 내지 3 및 비교 샘플에서 상기 드레인 영역 하부의 기판에서 N형 불순물의 도핑 프로파일을 나타낸다.
도 22는 샘플 2 및 비교 샘플에서 내압을 비교한 것이다.
도 23은 샘플 2 및 비교 샘플에서 드레인 영역 전압 대 배터리부 전류를 나타낸 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
본 실시예의 반도체 소자는 N형 고립형 디모스 전계효과 트랜지스터일 수 있다. 그러나, 고립형 DMOS FET의 도전형은 이에 한정되지 않으며, 각각의 불순물들의 도전형을 각각 바꾸어 P형 고립형 DMOS FET으로 제공될 수도 있다.
도 1을 참조하면, 예비 기판(10) 상에 에피택셜 층(18) 적층된 기판(20)이 구비된다. 상기 예비 기판(10)은 저농도의 P형 불순물이 도핑되어 있을 수 있다. 상기 예비 기판(10)은 실리콘 기판, 게르마늄 기판 또는 반도체 화합물 기판일 수 있다. 상기 예비 기판(10) 부위는 기판(20)의 하부가 되고, 상기 에피택셜 층(18)은 기판(20)의 상부가 될 수 있다. 상기 에피택셜 층(18)은 에피택셜 성장 공정을 통해 형성된 반도체 층일 수 있다.
상기 에피택셜 층(18)에는 게이트 절연막 패턴(40) 및 게이트 전극(42)이 적층된 게이트 전극 패턴(44)이 구비될 수 있다. 상기 게이트 전극(42)은 도핑된 반도체, 금속, 도전성 금속 질화물, 금속-반도체 화합물로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 절연막 패턴(40)은 산화물, 질화물, 산화 질화물 및/또는 금속 산화물로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 전극(42)은 서로 이격되면서 복수개가 나란하게 구비될 수 있으며, 각 게이트 전극(42)의 단부가 서로 연결된 구조를 가질 수도 있다. 상기 게이트 전극(42)의 제1 측의 에피택셜 층(18) 부위는 드레인 영역이 되고, 상기 게이트 전극(42)의 제2 측의 에피택셜 층(18) 부위는 소오스 영역이 될 수 있다.
상기 게이트 전극(42)이 복수개로 배치되는 경우, 상기 게이트 전극들(42) 사이의 에피택셜 층(18)에는 드레인 영역 및 소오스 영역이 반복 배치될 수 있다. 도 1에서, 상기 게이트 전극(42) 사이 부위가 드레인 영역이 되고, 상기 게이트 전극(42) 양 측으로 소오스 영역이 될 수 있다.
상기 드레인 영역의 에피택셜 층(18) 내에는 N형 드리프트 영역(32)이 배치될 수 있다. 상기 N형 드리프트 영역(32)은 상기 게이트 전극(42) 하부면의 일부와 오버랩될 수 있다.
상기 N형 드리프트 영역(32) 내에는 소자 분리막 패턴(26)이 구비될 수 있다. 상기 소자 분리막 패턴(26)은 드레인 콘택이 형성될 부위를 노출하도록 배치될 수 있다. 상기 소자 분리막 패턴(26)은 상기 게이트 전극(42)의 일 측 가장자리 부위의 하부면과 오버랩될 수 있다. 상기 소자 분리막 패턴(26)은 질화막, 산화막 또는 산 질화막을 포함할 수 있다. 일 예로, 상기 소자 분리막 패턴(26)은 실리콘 산화물을 포함할 수 있다.
상기 N형 드리프트 영역(32) 내에는 N형 불순물이 도핑되는 제1 웰 영역(34)이 배치될 수 있다. 상기 제1 웰 영역(34)은 상기 소자 분리막 패턴(26) 사이에 구비될 수 있다. 상기 제1 웰 영역(34)의 저면은 상기 소자 분리막 패턴(26)의 저면보다 더 낮게 배치될 수 있다.
상기 게이트 전극(42)의 제1 측과 이격되어 상기 에피택셜 층(18)의 표면 부위에는 N형 불순물이 도핑된 제1 불순물 영역(36)이 구비된다. 상기 제1 불순물 영역(36)은 드레인 콘택이 형성되기 위한 부위이다. 상기 제1 불순물 영역(36)은 상기 소자 분리막 패턴 사이의 에피택셜 층의 표면 부위에 구비될 수 있다. 상기 제1 불순물 영역(36)은 상기 제1 웰 영역 및 N형 드리프트 영역에 의해 둘러싸여 있을 수 있다.
이와같이, 상기 드레인 영역의 에피택셜 층(18) 내에는 N형의 불순물들이 도핑되어 있다.
상기 소오스 영역의 에피택셜 층(18) 내에는 P형 불순물이 도핑된 P- 바디 영역(30)이 배치될 수 있다. 상기 P-바디 영역(30)은 상기 N형 드리프트 영역(32)과 측방으로 이웃하게 배치될 수 있으며, 상기 게이트 전극(42) 하부면과 오버랩될 수 있다. 상기 P-바디 영역(30)의 저면은 상기 소자 분리막 패턴(26)의 저면보다 더 낮게 배치될 수 있다.
상기 P-바디 영역(30) 내에는 N형 불순물이 도핑되는 제2 불순물 영역(38)이 구비될 수 있다. 상기 제2 불순물 영역(38)은 상기 게이트 전극(42)의 제2 측과 이격되어 상기 에피택셜 층(18)의 표면 부위에 구비될 수 있다. 상기 제2 불순물 영역(38)은 소오스 콘택이 형성되기 위한 부위이다.
상기 기판 상, 하부를 전기적으로 분리시키기 위하여, 상기 기판 내부에 N형 불순물이 도핑된 제1 베리어 불순물층(22)이 구비된다.
상기 제1 베리어 불순물층(22) 상에 접하면서, 상기 P형 불순물이 도핑된 제2 베리어 불순물층(24)이 구비된다. 상기 제2 베리어 불순물층(24)은 상기 드레인 영역과 수직 대향하는 제1 부위에서의 저면이 상기 드레인 영역 이외의 영역과 수직 대향하는 제2 부위에서의 저면보다 더 낮게 위치할 수 있다.
상기 제1 및 제2 베리어 불순물층(22, 24) 상에는 P형 불순물이 도핑된 P형 웰 영역(28)이 구비될 수 있다. 상기 P형 웰 영역(28)은 상기 P-바디 영역(30) 및 N형 드리프트 영역(32) 하부에 위치할 수 있다. 상기 P형 웰 영역(28)은 상기 제2 베리어 불순물층(24) 보다 낮은 불순물 농도를 가질 수 있다.
즉, 상기 P-바디 영역(30) 및 N형 드리프트 영역(32)과 상기 제1 베리어 불순물층 사이에는 P형 불순물이 도핑된 제2 베리어 불순물층(24) 및 P-형 웰 영역(28)을 포함하는 제2 웰 영역(29)이 구비될 수 있다. 이와같이, 상기 제1 베리어 불순물층(22) 위의 도핑 영역들은 드레인 영역의 하부를 제외하고는 대부분 P형 불순물로 도핑되어 있을 수 있다. 상기 제2 웰 영역(29)의 저면은 상기 제1 베리어 불순물층(22)의 상부면과 접촉될 수 있다. 따라서, 상기 제1 베리어 불순물층(22)의 상부면 형상에 따라 상기 제2 웰 영역(29)의 저면 부위의 형상이 결정될 수 있다.
상기 제1 베리어 불순물층(22)은 상기 드레인 영역과 수직 대향하는 제3 부위에서의 수직 방향의 제1 폭이 상기 드레인 영역 이외의 다른 부위와 대향하는 제4 부위에서의 수직 방향의 제2 폭보다 좁은 형상을 가질 수 있다. 상기 제1 베리어 불순물층(22)은 상기 제1 불순물 영역(36)의 중심과 수직 대향하는 부위에서 수직 방향의 폭이 가장 좁아지고, 상기 제1 불순물 영역(36)의 중심과 멀어질수록 수직 방향의 폭이 점차 증가되는 형상을 가질 수 있다.
상기 제1 베리어 불순물층(22)의 상, 하부면이 서로 대칭되는 형상을 가질 수 있다. 상기 제1 베리어 불순물층(22)은 상기 제4 부위에서는 상, 하로 볼록하게 되고 상기 제3 부위는 홈이 패여진 형상이 된다. 상기 제1 베리어 불순물층은 상, 하부면이 울퉁불퉁한 형상을 가질 수 있다.
상기 제1 베리어 불순물층(22)은 상기 제4 부위에서의 제2 불순물 농도가 상기 제3 부위에서의 제1 불순물 농도보다 높을 수 있다. 상기 제1 베리어 불순물층(22)은 상기 넓은 폭 부위에서 좁은 폭 부위로 갈수록 점진적으로 상기 N형 불순물의 농도가 낮아질 수 있다. 따라서, 상기 제1 베리어 불순물층(22)의 제3 부위는 상대적으로 저항이 높을 수 있다.
상기 제1 베리어 불순물층(22)은 상기 에피택셜 층(18)과 예비 기판(10)의 계면 부위에 위치할 수 있다.
상기 제1 베리어 불순물층(22)은 상기 기판(20)의 상, 하부를 완전하게 절연시킬 수 있어야 하므로, 상기 제3 부위에서 불순물 영역이 단절되지 않아야 한다. 또한, 상기 제1 베리어 불순물층(22)의 수직 방향 최소 폭은 상기 기판(20)의 상, 하부를 완전하게 절연할 수 있도록 하는 범위에서 결정되어야 한다.
상기 제2 베리어 불순물층(24)은 상기 제1 베리어 불순물층(22)의 함몰된 부위와 접촉할 수 있다. 상기 제2 베리어 불순물층(24)은 적어도 상기 제1 베리어 불순물층(22)의 수직 방향 최소 폭 부위 및 이와 인접하는 부위 상에 구비될 수 있다. 도시된 것과 같이, 상기 제2 베리어 불순물층(24)은 상기 드레인 영역과 수직 대향하는 부위에 각각 위치하여 국부적으로 구비될 수 있다. 상기 제2 베리어 불순물층(24)은 상기 제1 베리어 불순물층(22)의 저면 아래에도 상기 제1 베리어 불순물층(22) 상부면에 형성되는 것과 대칭되는 형태로 더 구비될 수 있다.
상기 제2 웰 영역(29)의 도핑 프로파일을 살펴보면, 상기 P형 웰 영역(28)에서는 P형 불순물 농도가 일정 범위 내에서 유지되며, 상기 제2 베리어 불순물층(24) 부위에서 P형 불순물의 농도가 높아진다. 상기 제2 베리어 불순물층(24) 및 P형 웰 영역(28)은 서로 다른 도핑 공정에 의해 형성될 수 있다.
상기 제2 웰 영역(29)은 상기 드레인 영역과 수직 대향하는 부위에서의 정션 깊이가 상기 드레인 영역 이외의 부위와 대향하는 부위에서의 정션 깊이보다 더 깊을 수 있다.
상기 구조를 갖는 고립형 디모스 전계 효과 트랜지스터가 동작하면, 상기 게이트 전극(42)과 중첩되는 P-바디 영역(30)의 일부분에 채널이 형성될 수 있다. 상기 채널이 형성되면, 상기 채널을 통하여 캐리어들이 상기 N형 드리프트 영역(32)을 경유하여 상기 소오스 영역 및 드레인 영역 사이를 이동할 수 있다.
상기 고립형 디모스 전계효과 트랜지스터의 드레인 영역 하부의 단면을 살펴보면, 기판(20)으로부터 수직한 방향으로 N형 드리프트 영역(32), 제2 웰 영역(29) 및 제1 베리어 불순물층(22)이 포함된다. 이들은 각각 N형 도핑 영역, P형 도핑 영역 및 N형 도핑 영역이 접합되는 형태를 가지므로, 기생적으로 NPN BJT가 생기게 된다. 상기 N형 드리프트 영역(32), 제2 웰 영역(29) 및 제1 베리어 불순물층(22)은 각각 기생 NPN BJT에서 에미터 전극, 베이스 전극 및 콜렉터 전극으로 제공될 수 있다.
상기 고립형 디모스 전계효과 트랜지스터의 일부 동작모드에서 상기 기생 NPN BJT가 동작될 수 있다. 또한, 상기 기생 NPN BJT가 동작되면, 상기 기생 NPN BJT의 콜렉터 전류가 흐르게 되어 누설 전류가 발생하게 된다. 따라서, 상기 기생 NPN BJT가 동작되는 것을 억제하고 누설 전류를 감소시켜야 한다. 상기 기생 NPN BJT의 콜렉터 전류를 억제하기 위해서는 콜렉터 전류/베이스 전류인 베타값(beta)이 감소되어야 한다. 이를 위하여, 상기 베이스 전극(29)의 폭이 증가되거나 베이스 전극(29) 내의 P형 불순물의 농도가 높아지는 것이 바람직하다. 또한, 콜렉터 전극(22)의 저항이 증가되는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 기생 NPN BJT의 베이스 전극에 해당되는 제2 웰 영역(29)은 저면부가 평탄한 형상을 갖지 않고, 상기 드레인 영역의 하부에서 상대적으로 더 낮게 위치하게 된다. 그러므로, 상기 드레인 영역 하부에서 상기 제2 웰 영역(29)의 수직 방향으로의 폭이 증가되어 상기 베이스 전극의 폭이 증가된다. 또한, 상기 드레인 영역 하부의 기생 NPN BJT에서 상기 제1 베리어 불순물층(22)과 접합되는 제2 베리어 불순물층(24)은 상대적으로 높은 P형 불순물 농도를 가지므로, 상기 베이스 전극 내의 P형 불순물 농도가 높아진다. 한편, 상기 제1 베리어 불순물층(22)에서 상기 드레인 영역과 대향하는 부위는 다른 부위에 비해 상대적으로 저농도를 가지므로 콜렉터 전극의 저항이 증가된다. 따라서, 상기 고립형 디모스 전계효과 트랜지스터에서 상기 기생 NPN BJT가 동작하여 누설 전류 발생 및 파워 소모가 되는 것을 억제할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 2에 도시된 반도체 소자는 제2 웰 영역에 포함되는 제2 베리어 불순물층 및 P형 웰 영역의 형상을 제외하고는 도 1에 도시된 반도체 소자와 동일하다.
도 2를 참조하면, 상기 제2 베리어 불순물층(24a)은 상기 제1 베리어 불순물층(22)의 상부면과 접촉하면서 연속적으로 형성되어 있다. 상기 제2 베리어 불순물층(24a)은 상기 드레인 영역과 수직 대향하는 부위에서 더 깊은 정션 깊이를 가질 수 있다. 상기 P형 웰 영역(28)은 상기 제2 베리어 불순물층(24a) 상에 위치할 수 있다. 상기 제2 베리어 불순물층(24a)은 상기 P형 웰 영역(28)에 비해 높은 불순물 농도를 가질 수 있다. 특히, 상기 제2 베리어 불순물층(24a)에서, 제1 베리어 불순물층(22)의 함몰된 부위와 접촉하는 부위는 상대적으로 높은 불순물 농도를 가질 수 있다.
상기 반도체 소자는 기생 NPN BJT의 베이스 전극에 해당되는 제2 웰 영역(29)의 수직 방향 폭이 증가되고 불순물 농도가 높아짐으로써, 상기 기생 NPN BJT가 동작되는 것을 억제할 수 있다.
도 3 내지 도 10은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 3을 참조하면, 예비 기판(10)을 마련한다. 상기 예비 기판(10)은 저농도의 P형 불순물이 도핑되어 있을 수 있다.
상기 예비 기판(10) 상에 이온 주입 마스크 패턴(12)을 형성한다. 상기 이온 주입 마스크 패턴(12)은 포토레지스트 패턴을 포함할 수 있다. 상기 이온 주입 마스크 패턴(12)은 제1 베리어 불순물층을 형성하기 위한 마스크일 수 있다.
상기 이온 주입 마스크 패턴(12)은 드레인 형성 영역 하부를 덮을 수 있다. 상기 이온 주입 마스크 패턴(12)은 상기 드레인 영역이 형성되지 않는 부위의 하부를 선택적으로 노출할 수 있다. 상기 이온 주입 마스크 패턴에 의해 노출되는 예비 기판(10) 부위는 상기 제1 베리어 불순물층에서 수직 방향으로 넓은 폭을 갖는 부위가 될 수 있다.
상기 이온 주입 마스크 패턴(12)은 제1 폭을 가지며 일정 간격으로 이격되면서 형성될 수 있다. 상기 이온 주입 마스크 패턴(12)의 제1 폭이 증가되면, 상기 예비 기판(10)에서 제1 베리어 불순물층으로 형성되기 위한 N형 불순물 도핑 영역의 폭이 감소된다. 한편, 상기 이온 주입 마스크 패턴(12)의 제1 폭이 증가되면, 상기 예비 기판(10)에서 제2 베리어 불순물층으로 형성되기 위한 P형 불순물 도핑 영역의 수직 및 수평 방향 폭은 더 증가된다. 또한, 상기 이온 주입 마스크 패턴(12)의 제1 폭이 증가할수록 이 후에 형성되는 제1 베리어 불순물층에 포함되는 N형 도펀트가 감소하고, 상기 제2 베리어 불순물층에 포함되는 P형 도펀트가 증가될 수 있다. 상기 이온 주입 마스크 패턴(12)의 폭은 상기 제1 베리어 불순물층이 연속적으로 형성되면서 상, 하 기판을 절연할 수 있는 범위에서 결정되어야 한다. 일 예로, 상기 이온 주입 마스크 패턴(12)의 제1 폭은 0.8 내지 2㎛의 범위일 수 있다.
도 4를 참조하면, 상기 이온 주입 마스크 패턴(12)이 형성된 예비 기판에 N형 불순물을 이온 주입하여 예비 제1 불순물 영역(14)을 형성한다. 상기 예비 제1 불순물 영역(14)은 제1 불순물 농도를 가질 수 있다. 상기 N형 불순물은 비소 또는 인을 포함할 수 있다. 예를들어, 50 내지 100eV의 에너지로 비소를 이온 주입하여 1 내지 5E15 /cm의 불순물 농도를 갖는 예비 제1 불순물 영역(14)을 형성할 수 있다.
도 5를 참조하면, 상기 이온 주입 마스크 패턴(12)을 제거한다. 상기 제거 공정은 에싱 및 스트립 공정을 포함할 수 있다. 상기 예비 기판(10) 에 대해 P형 불순물을 이온 주입한다. 일 예로, 상기 P형 불순물은 별도의 이온 주입 마스크 패턴 없이 주입될 수 있다. 따라서, 상기 예비 제1 불순물 영역들 사이에는 예비 제2 불순물 영역(16)이 형성될 수 있다.
상기 예비 제2 불순물 영역(16)은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가질 수 있다. 상기 제2 불순물 농도는 상기 제1 불순물 농도의 약 1/10 내지 1/1000 배일 수 있다. 예를들어, 10 내지 100eV의 에너지로 비소를 주입하여 1 내지 10E14 /cm의 불순물 농도를 갖는 예비 제2 불순물 영역을 형성할 수 있다.
도 6을 참조하면, 상기 예비 기판(10)에 형성된 예비 제1 및 제2 불순물 영역(14, 16)의 불순물들을 확산시킨다.
서로 이격되어 있는 상기 예비 제1 불순물 영역(14)의 N형 불순물들은 측방 및 하방으로 확산되어, 서로 연결되는 구조의 예비 제3 불순물 영역(14a)이 형성된다. 상기 예비 제3 불순물 영역(14a)은 상기 N형 불순물이 최초 도핑 되었던 부위는 수직 방향으로 넓은 폭을 갖고, N형 불순물이 확산되어 서로 연결된 부위는 수직 방향으로 좁은 폭을 가질 수 있다. 따라서, 상기 예비 제3 불순물 영역(14a)의 저면은 제4 부위에서 하방으로 볼록하고, 제3 부위에서 골이 패여지는 형상을 가질 수 있다. 상기 제3 부위는 드레인 형성 부위와 수직 대향하는 부위이고, 상기 제4 부위는 드레인 형성 부위 이외의 부위와 수직 대향하는 부위일 수 있다. 또한, 상기 예비 제3 불순물 영역(14a)에서 상기 제3 부위는 상대적으로 낮은 불순물 농도를 가질 수 있다.
한편, 상기 예비 제2 불순물 영역(16)의 P형 불순물도 확산되어 예비 제4 불순물 영역(16a)이 형성된다. 상기 예비 제4 불순물 영역(16a)은 상기 예비 제3 불순물 영역(14a)에서 상기 골이 패여진 부위와 접할 수 있다.
상기 확산 공정은 예를들어 1000 내지 1200도의 온도에서 0.5 내지 5 시간동안 수행될 수 있다. 그러나, 상기 확산 공정 조건은 이에 한정되지는 않는다.
도 7을 참조하면, 상기 예비 기판 상에 에피택셜 성장 공정을 수행하여 에피택셜 층(18)을 형성한다. 상기 에피택셜 층(18)은 반도체층일 수 있다. 상기 에피택셜 층(18)은 설계된 반도체 소자를 형성하기에 적합한 두께를 가질 수 있다. 예를들어, 상기 에피택셜 층(18)은 4 내지 10㎛의 두께를 가질 수 있다. 그러나, 상기 예피택셜 층(18)의 두께는 이에 한정되지는 않는다.
도 8을 참조하면, 상기 에피택셜 층(18)을 포함하는 기판(20)에 확산 공정을 수행한다.
상기 확산 공정을 수행하면, 상기 제3 예비 불순물 영역(14a)에 포함되는 N형 불순물은 상기 에피택셜 층(18)으로 확산되어 제1 베리어 불순물층(22)이 형성된다. 상기 제1 베리어 불순물층(22)은 상기 제3 부위에서 수직 방향의 폭이 상기 제4 부위에서 수직 방향의 폭보다 좁은 형상을 가질 수 있다.
상기 제1 베리어 불순물층(22)의 상, 하부면이 서로 대칭되는 형상을 가질 수 있다. 따라서, 상기 제1 베리어 불순물층(22)은 상기 제4 부위에서는 볼록하게 되고 상기 제3 부위는 홈이 패여진 형상이 되도록 상, 하부면이 울퉁불퉁한 형상을 가질 수 있다. 상기 제1 베리어 불순물(22)층은 상기 제4 부위에서의 제2 불순물 농도가 상기 제3 부위에서의 제1 불순물 농도보다 높을 수 있다.
상기 제1 베리어 불순물층(22)은 상기 기판(20)의 상, 하부를 완전하게 절연시킬 수 있어야 하므로, 상기 제3 부위에서 불순물 영역이 단절되지 않아야 한다. 또한, 상기 제1 베리어 불순물층(22)의 최소 폭 부위는 상기 기판의 상, 하부를 완전하게 절연할 수 있도록 하는 범위에서 결정되어야 한다.
한편, 상기 제4 예비 불순물 영역(16a)에 포함되는 P형 불순물은 에피택셜 층(18)으로 확산되어 제2 베리어 불순물층(24)이 형성된다. 상기 제2 베리어 불순물층(24)은 상기 제1 베리어 불순물층(22)에서 홈이 패여진 부위에 구비될 수 있다. 본 실시예에서는, 도 1에 도시된 것과 같이 상기 제2 베리어 불순물층(24)은 상기 제1 베리어 불순물층(22) 표면에 불연속적으로 형성될 수 있다.
다른 실시예로, 상기 확산 공정 조건을 조절하여 상기 P형 불순물을 확산시켜, 상기 제2 베리어 불순물층(24)이 상기 제1 베리어 불순물층(22) 표면에 연속적으로 형성하도록 할 수도 있다. 이 경우, 도 2에 도시된 반도체 소자가 제조될 수 있다.
상기 확산 공정은 예를들어 1000 내지 1200도의 온도에서 2 내지 10 시간동안 수행될 수 있다. 그러나, 상기 확산 공정 조건은 이에 한정되지는 않는다. 또한, 상기 불순물의 확산은 이 후에 진행되는 열을 수반하는 다른 공정들에 의해 계속 수행될 수 있다.
도 9를 참조하면, 상기 기판(20)에 STI 공정을 수행하여 소자 분리막 패턴(26)을 형성한다. 상기 소자 분리막 패턴(26) 사이의 기판 부위에 드레인 영역이 위치할 수 있다.
상기 기판에 P형 불순물을 이온주입하여 제2 베리어 불순물층(24) 및 P형 웰 영역(28)을 포함하는 제2 웰 영역(29)이 형성된다. 상기 P형 불순물 이온주입공정을 통해, 상기 제2 베리어 불순물층(24)의 불순물 농도가 더 높아질 수 있다. 상기 제2 베리어 불순물층(24)은 인접하는 상기 P형 웰 영역(28)에 비해 높은 불순물 농도를 가질 수 있다.
도 10을 참조하면, 소오스 영역의 기판(20) 부위에 P형 불순물을 주입하여 P-바디 영역(30)을 형성한다.
상기 드레인 영역의 기판(20) 부위에 N형 불순물을 주입하여 N형 드리프트 영역(32)을 형성한다. 상기 N형 드리프트 영역(32) 내에서 상기 소자 분리막 패턴 사이 부위에 N형 불순물을 주입하여 제1 웰 영역(34)을 형성한다.
상기 기판(20) 상에 게이트 절연막 및 게이트 전극막을 형성하고, 이를 패터닝하여 게이트 전극 패턴(44)을 형성한다. 상기 게이트 전극 패턴(44)은 게이트 절연막 패턴(40) 및 게이트 전극(42)이 적층된 구조일 수 있다.
상기 게이트 전극 패턴(44)의 양 측으로 드레인 및 소오스 영역의 기판 표면 부위에 각각 N형 불순물을 주입하여 제1 및 제2 불순물 영역(36, 38)을 각각 형성한다. 상기 제1 불순물 영역(36)은 드레인 영역이 되고, 상기 제2 불순물 영역(38)은 소오스 영역이 될 수 있다. 상기 제2 불순물 영역(38)은 상기 P-바디 영역(30) 내에 위치할 수 있다. 상기 제1 불순물 영역(36)은 상기 제1 웰 영역(34) 내에서, 상기 소자 분리막 패턴(26) 사이의 기판(20) 표면 부위에 형성된다.
상기 공정을 수행함으로써, 도 1에 도시된 반도체 소자를 제조할 수 있다.
도 11은 N형 고립형 디모스 전계효과 트랜지스터를 포함하는 벅 부스트 컨버터의 회로도이다. 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 도 13은 반도체 소자에서 멀티 핑거 게이트 부위를 나타내는 평면도이다.
도 12는 벅 부스트 컨버터 회로에서 도 11의 표시 부위의 단면일 수 있다.
도 12 및 도 13을 참조하면, 예비 기판 상에 에피택셜 층 적층된 기판(110)이 구비된다. 상기 기판(110)은 전계효과 트랜지스터가 형성되는 제1 영역과 배터리가 연결되기 위한 부위인 제2 영역을 포함할 수 있다. 상기 제1 영역의 에피택셜 층에는 게이트 전극 패턴(130)이 구비될 수 있다.
도 13에 도시된 것과 같이, 상기 게이트 전극 패턴(130)은 서로 이격되는 개별 게이트 전극들 및 상기 개별 게이트 전극 단부를 연결하는 연결부를 포함할 수 있다. 따라서, 상기 개별 게이트 전극들은 배선을 통해 연결되어 하나의 게이트 전극으로 동작할 수 있다. 상기 게이트 전극 패턴(130)은 핑거 형상을 가질 수 있다.
상기 게이트 전극 패턴(130)의 제1 측의 기판(110) 부위는 드레인 영역이 되고, 상기 게이트 전극 패턴(130)의 제2 측의 기판 부위는 소오스 영역이 될 수 있다. 따라서, 상기 게이트 전극들 패턴(130) 사이의 기판 부위는 드레인 영역 및 소오스 영역이 번갈아가며 반복 배치될 수 있다. 각각의 소오스 영역들은 전기적으로 연결되어 하나의 소오스 영역으로 제공될 수 있다. 또한, 상기 드레인 영역들은 전기적으로 연결되어 하나의 드레인 영역으로 제공될 수 있다.
상기 드레인 영역 아래의 기판(110)에는 도 1을 참조로 설명한 것과 같이 제1 불순물 영역(128a), 제1 웰 영역(124a) 및 제1 N형 드리프트 영역(122a)이 구비될 수 있다.
상기 제1 N형 드리프트 영역(122a) 내에는 소자 분리막 패턴(116)이 구비될 수 있다. 상기 제1 웰 영역(124a)은 상기 제1 N형 드리프트 영역(122a) 내에 구비되며, N형 불순물이 도핑되어 있다. 상기 제1 불순물 영역(128a)은 상기 게이트 전극 패턴(130)의 제1 측과 이격되어 상기 기판(110) 표면 부위에 구비될 수 있다. 상기 제1 불순물 영역(128a)은 N형 불순물이 도핑되어 있다. 상기 제1 불순물 영역(128a)은 상기 소자 분리막 패턴(116) 사이에 구비될 수 있다. 이와같이, 상기 드레인 영역 아래의 에피택셜 층 내에는 주로 N형의 불순물들이 도핑되어 있다.
상기 소오스 영역 아래의 기판(110)에는 도 1을 참조로 설명한 것과 같이, 제2 불순물 영역(128b) 및 P-바디 영역(126) 영역이 배치될 수 있다. 이와같이, 상기 제2 불순물 영역(128b) 아래의 에피택셜 층에는 주로 P형의 불순물들이 도핑되어 있다.
상기 P-바디 영역(126) 및 제1 N형 드리프트 영역을 둘러싸는 제2 웰 영역(119)이 구비된다. 상기 제2 웰 영역(119)은 P형 불순물이 도핑되는 영역일 수 있다. 상기 제2 웰 영역(119) 아래에는 상기 기판 상, 하부를 전기적으로 분리시키기 위한 제1 베리어 불순물층(112)이 구비된다. 상기 제1 베리어 불순물층(112)은 상기 제2 웰 영역(119)과 반대의 도전형인 N형 불순물이 도핑된 영역이다. 상기 제1 베리어 불순물층(112) 및 제2 웰 영역(119)은 도 1을 참조로 설명한 것과 동일하다.
상기 제1 베리어 불순물층(112)은 상기 드레인 영역과 수직 대향하는 제3 부위에서의 수직 방향의 폭이 상기 드레인 영역 이외의 다른 부위와 대향하는 제4 부위에서의 수직 방향의 폭보다 좁은 형상을 가질 수 있다. 그러나, 상기 제2 영역의 기판 아래에서는 상대적으로 넓은 폭을 가지면서 상, 하부가 평탄한 형상을 가질 수 있다. 일 예로, 상기 제2 영역에 위치하는 제1 베리어 불순물층(112)의 폭은 상기 제1 베리어 불순물층(112)의 제4 부위의 최대 폭과 거의 동일할 수 있다.
한편, 상기 제2 웰 영역(119)은 제2 베리어 불순물층(114) 및 P형 웰 영역(118)을 포함할 수 있다. 상기 제2 베리어 불순물층(114)은 상기 제1 베리어 불순물층(112)의 함몰된 부위와 접촉할 수 있다. 상기 제2 베리어 불순물층(114)은 인접하는 상기 P형 웰 영역(118)보다 높은 불순물 농도를 가질 수 있다. 상기 제2 베리어 불순물층(114) 및 P형 웰 영역(118)은 서로 다른 도핑 공정에 의해 형성될 수 있다.
상기 드레인 영역과 수직 대향하는 제1 부위에서의 도핑 깊이가 상기 드레인 영역 이외의 다른 부위와 대향하는 제2 부위에서의 도핑 깊이보다 더 깊을 수 있다. 즉, 상기 제2 웰 영역(119)에서 상기 제1 부위에서의 저면은 상기 제2 부위에서의 저면보다 더 낮게 위치할 수 있다.
상기 드레인 영역이 일정 간격을 가지면서 반복하여 배치되어 있으므로, 상기 제1 베리어 불순물층(112)은 상기 드레인 영역 아래의 제3 부위에서 홈이 반복적으로 생기는 형상을 가질 수 있다. 또한, 상기 제1 영역에서, 상기 제3 부위 이외의 나머지 부위에서는 상대적으로 상, 하 돌출되는 형상을 가질 수 있다. 따라서, 상기 제1 베리어 불순물층은 상, 하부가 울퉁불퉁한 형상을 가질 수 있다.
상기 제2 영역의 기판 표면 아래에는 상기 제1 베리어 불순물층(112)과 접하도록 깊은 정션 깊이를 갖는 제3 웰 영역(120)이 구비될 수 있다. 상기 제3 웰 영역(120)은 N형 불순물이 도핑될 수 있다. 따라서, 상기 제3 웰 영역(120) 및 제1 베리어 불순물층(112)은 전기적으로 연결될 수 있다.
상기 제3 웰 영역(120) 내부에는 제2 N형 드리프트 영역(122b)이 구비된다. 상기 제2 N형 드리프트 영역(122b) 내에는 N형 불순물이 도핑된 제4 웰 영역(124b)이 구비될 수 있다. 상기 제2 영역의 기판(110) 표면 부위에는 제3 불순물 영역(128c)이 구비될 수 있다. 상기 제3 불순물 영역(128c)은 제4 웰 영역(124b) 내부에 구비될 수 있다. 상기 제3 불순물 영역(128c)은 N형 불순물이 도핑될 수 있다.
본 발명의 일 실시예로, 상기 제1 및 제2 N형 드리프트 영역(122a, 122b)은 동일한 도핑 농도 및 도핑 깊이를 가질 수 있다. 또한, 상기 제1 및 제4 웰 영역(124a, 124b)은 동일한 도핑 농도 및 도핑 깊이를 가질 수 있다.
상기 기판(110) 상에는 상기 게이트 전극 패턴(130)을 덮는 층간 절연막(132)이 구비되고, 상기 층간 절연막(132)을 관통하여 제1 내지 제3 콘택 플러그들(134a, 134b, 134c)이 구비될 수 있다. 또한, 상기 제1 내지 제3 콘택 플러그들(134a, 134b, 134c)과 각각 접속하는 배선들이 구비될 수 있다.
상기 제1 콘택 플러그(134a)는 상기 제1 불순물 영역(128a)과 접촉할 수 있다. 상기 제2 콘택 플러그(134b)는 상기 제2 불순물 영역(128b)과 접촉할 수 있다. 상기 제3 콘택 플러그(134c)는 상기 제3 불순물 영역(128c)과 접촉할 수 있으며, 배터리와 연결될 수 있다. 상기 배터리는 예를들어, 리튬 이온 배터리를 들 수 있다.
상기 반도체 소자는 상기 드레인 영역 아래에 제1 N형 드리프트 영역(122a), 제2 웰 영역(119) 및 제1 베리어 불순물층(112)이 접합되어 기생적으로 NPN BJT의 구조가 생기게 된다. 상기 NPN BJT의 콜렉터 전극은 상기 배터리 영역과 연결될 수 있다.
도 11을 참조하면, 상기 반도체 소자의 동작 구간에서, 상기 배터리 영역과 직접 연결된 제1 전계효과 트랜지스터가 턴 온(on) 상태가 되고, 코일 연결 노드 후단에 구비되는 고립형 디모스 전계 효과 트랜지스터가 턴 온 되기 전의 타이밍 구간이 발생된다. 이 때, 인덕터 연결 노드 부위가 다이오드 턴 온 전압만큼 전압 강하되어 기생 NPN BJT가 동작하게 된다. 따라서, 상기 NPN BJT의 콜렉터 전극과 연결된 배터리 영역으로부터 전류가 유입되고, 이로인해 배터리가 방전될 수 있다.
그러나, 본 실시예의 반도체 소자의 경우, 상기 기생 NPN BJT의 베이스 전극에 해당되는 제2 웰 영역(119)은 수직 방향의 폭이 넓고 고농도를 갖는 부위를 포함한다. 또한, 상기 제1 베리어 불순물층(112)에서 상기 드레인 영역과 대향하는 부위는 상대적으로 저농도를 갖는다. 그러므로, 상기 기생 NPN BJT가 동작되는 것을 억제할 수 있고, 불필요한 배터리 소모를 억제할 수 있다.
도 14 내지 도 20은 도 12에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 14를 참조하면, 예비 기판(100)을 마련한다. 상기 예비 기판(100)은 저농도의 P형 불순물이 도핑되어 있을 수 있다. 상기 예비 기판(100) 상에 이온 주입 마스크 패턴(102)을 형성한다. 상기 이온 주입 마스크 패턴(102)은 제1 베리어 불순물층을 형성하기 위한 마스크일 수 있다. 상기 이온 주입 마스크 패턴(102)은 포토레지스트 패턴일 수 있다.
상기 이온 주입 마스크 패턴(102)은 드레인 영역이 형성될 부위와 수직 방향으로 대향하는 부위를 선택적으로 덮는 형상을 가질 수 있다. 즉, 상기 드레인 영역과 수직 대향하지 않는 부위와 제3 영역 부위는 선택적으로 노출될 수 있다. 상기 이온 주입 마스크 패턴(102)에 의해 노출되는 예비 기판(100) 부위는 상기 제1 베리어 불순물층에서 수직 방향으로 넓은 폭을 가질 수 있다.
상기 이온 주입 마스크 패턴(102)은 제1 폭(w1)을 가지며 제1 간격(d1)으로 이격되면서 형성될 수 있다. 상기 이온 주입 마스크 패턴(102)의 제1 폭이 증가할수록 이 후에 형성되는 제1 베리어 불순물층의 N형 도펀트가 감소하고, 상기 제2 베리어 불순물층의 P형 도펀트가 증가될 수 있다. 따라서, 이온 주입 마스크 패턴(102)의 제1 폭(w1)을 적절히 조절하여 상, 하 기판의 절연 특성이 우수한 제1 베리어 불순물층이 형성되도록 하여야 한다.
상기 이온 주입 마스크 패턴(102)의 제1 폭(w1)이 0.8㎛보다 작으면, 상기 제2 베리어 불순물층이 충분한 불순물 농도를 가지면서 형성되기 어려울 수 있다. 또한, 상기 이온 주입 마스크 패턴(102)의 제1 폭(w1)이 1.8㎛보다 크면, 상기 제1 베리어 불순물층이 연속적으로 형성되기 어려울 수 있어서 상기 상, 하 기판의 절연이 어려울 수 있다. 따라서, 상기 이온 주입 마스크 패턴(102)의 제1 폭(w1)은 0.8 내지 1.8㎛ 범위인 것이 적합할 수 있다.
상기 이온 주입 마스크 패턴(102)이 형성된 예비 기판(100)에 N형 불순물을 이온 주입하여 예비 제1 불순물 영역(104)을 형성한다. 상기 예비 제1 불순물 영역(104)은 제1 불순물 농도를 가질 수 있다. 상기 N형 불순물은 비소 또는 인을 포함할 수 있다. 예를들어, 50 내지 100eV의 에너지로 비소를 주입하여 1 내지 5E15 /cm의 불순물 농도를 갖는 예비 제1 불순물 영역(104)을 형성할 수 있다.
도 15를 참조하면, 상기 이온 주입 마스크 패턴(102)을 제거한다. 상기 예비 기판(100)에 대해 P형 불순물을 이온 주입한다. 따라서, 상기 예비 제1 불순물 영역들(104) 사이에 예비 제2 불순물 영역(106)이 형성될 수 있다. 상기 예비 제2 불순물 영역(106)은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가질 수 있다. 예를들어, 10 내지 100eV의 에너지로 비소를 주입하여 1 내지 10E14 /cm의 불순물 농도를 갖는 예비 제2 불순물 영역(106)을 형성할 수 있다.
도 16을 참조하면, 상기 예비 기판(100)에 형성된 예비 제1 및 제2 불순물 영역(104, 106)의 불순물들을 확산시킨다. 상기 예비 제1 불순물 영역(104)의 N형 불순물들이 확산되어, 서로 연결되는 구조의 예비 제3 불순물 영역(104a)이 형성된다. 상기 제2 예비 불순물 영역(106)의 P형 불순물들이 확산되어 상기 예비 제3 불순물 영역들(104a)에서 골이 패여진 부위 상에 제4 예비 불순물 영역(106a)이 형성된다. 그러나, 상기 예비 기판의 제2 영역에는 상기 제4 예비 불순물 영역(106a)이 형성되지 않을 수 있다. 즉, 상기 예비 기판(100)의 제2 영역에는 P형 불순물이 도핑되어 있지 않을 수 있다. 상기 확산 공정은 도 6을 참조로 설명한 것과 동일할 수 있다.
도 17을 참조하면, 상기 예비 기판(100) 상에 에피택셜 성장 공정을 수행하여 에피택셜 층(108)을 형성한다. 상기 에피택셜 층(108)은 반도체층일 수 있다. 상기 에피택셜 층(108)은 설계된 반도체 소자를 형성하기에 적합한 두께를 가질 수 있다. 예를들어, 상기 에피택셜 층(108)은 4 내지 10㎛의 두께를 가질 수 있다. 그러나, 상기 예피택셜 층(108)의 두께는 이에 한정되지는 않는다.
상기 에피택셜 층(108)을 포함하는 기판(110)에 확산 공정을 수행한다.
상기 제3 예비 불순물 영역(104a)에 포함되는 N형 불순물은 에피택셜 층(108)으로 확산되어 제1 베리어 불순물층(112)이 형성된다. 상기 제4 예비 불순물 영역(106a)에 포함되는 P형 불순물은 에피택셜 층(108)으로 확산되어 제2 베리어 불순물층(114)이 형성된다.
상기 제1 베리어 불순물층(112)은 상기 드레인 형성 영역과 수직 대향하는 제3 부위에서의 수직 방향의 폭이 상기 드레인 영역 이외의 다른 부위와 대향하는 제4 부위에서의 수직 방향의 폭보다 좁을 수 있다. 상기 제1 베리어 불순물층(112)은 상기 제1 영역에서 상, 하부면이 울퉁불퉁한 형상을 가질 수 있다.
상기 제2 베리어 불순물층(114)은 상기 제1 베리어 불순물층(112)에서 홈이 패여진 부위에 형성될 수 있다. 상기 제2 베리어 불순물층(114)은 상기 제1 베리어 불순물층(112)의 상, 하부면에 대칭적으로 형성될 수 있다.
상기 에피택셜 성장 공정 및 확산 공정은 도 7 및 8을 참조로 설명한 것과 동일할 수 있다.
도 18을 참조하면, 상기 기판(110)에 STI 공정을 수행하여 소자 분리막 패턴(116)을 형성한다. 상기 제1 영역에서, 상기 소자 분리막 패턴(116) 사이의 기판(110)에 드레인 영역이 위치할 수 있다. 또한, 상기 제2 영역에서, 상기 소자 분리막 패턴(116) 사이의 기판(110)에 배터리 영역이 위치할 수 있다.
상기 제1 영역의 기판(110)에 P형 불순물을 이온주입시켜 P형 웰 영역(118)을 형성한다. 따라서, 상기 제2 베리어 불순물층(114) 및 P형 웰 영역(118)을 포함하는 제2 웰 영역(119)이 형성된다. 상기 P형 불순물 이온주입공정을 통해, 상기 제2 베리어 불순물층(114)의 불순물 농도가 더 높아질 수 있다. 상기 제2 베리어 불순물층(114)은 인접하는 상기 P형 웰 영역(118)에 비해 높은 불순물 농도를 가질 수 있다.
상기 제2 영역의 기판에 N형 불순물을 이온주입시켜 제1 베리어 불순물층(112) 상부면과 접하는 제3 웰 영역(120)을 형성한다.
도 19를 참조하면, 상기 소오스 영역의 기판(110) 부위에 P형 불순물을 주입하여 P-바디 영역(126)을 형성한다.
상기 드레인 영역의 기판(110) 부위 및 상기 제2 영역의 기판(110) 부위에 N형 불순물을 주입하여 제1 및 제2 N형 드리프트 영역(122a, 122b)을 각각 형성한다. 상기 제1 및 제2 N형 드리프트 영역(122a, 122b)은 동일한 도핑 공정을 통해 형성될 수 있다. 그러므로, 상기 제1 및 제2 N형 드리프트 영역(122a, 122b)은 동일한 도핑 농도 및 도핑 깊이를 가질 수 있다.
상기 제1 및 제2 N형 드리프트 영역(122a, 122b) 내에 N형 불순물을 주입하여 제1 웰 영역(124a) 및 제4 웰 영역(124b)을 각각 형성한다. 상기 제1 및 제4 웰 영역(124a, 124b)은 동일한 도핑 공정을 통해 형성될 수 있다. 그러므로, 상기 제1 및 제4 웰 영역(124a, 124b)은 동일한 도핑 농도 및 도핑 깊이를 가질 수 있다.
상기 기판(110) 상에 게이트 절연막 및 게이트 전극막을 형성하고, 이를 패터닝하여 게이트 전극 패턴(130)을 형성한다. 상기 게이트 전극 패턴(130)은 게이트 절연막 패턴(130a) 및 게이트 전극(130b)을 포함할 수 있다.
상기 게이트 전극 패턴(130)의 양 측으로 드레인 및 소오스 영역의 기판(110) 표면 부위와 상기 제2 영역의 기판(110) 표면 부위에 각각 N형 불순물을 주입하여 제1 내지 제3 불순물 영역(128a, 128b, 128c)을 각각 형성한다. 상기 제1 불순물 영역(128a)은 드레인 영역이 되고, 상기 제2 불순물 영역(128b)은 소오스 영역이 될 수 있다. 상기 제3 불순물 영역(128c)은 배터리와 연결되는 영역이 될 수 있다. 상기 제1 불순물 영역(128a)은 상기 제1 웰 영역(124a) 내에서, 상기 소자 분리막 패턴(116) 사이의 기판(110) 표면 부위에 형성된다. 상기 제2 불순물 영역(128b)은 상기 P-바디 영역(126) 내에 위치할 수 있다.
도 20을 참조하면, 상기 기판(110) 상에 상기 게이트 전극 패턴(130)을 덮는 층간 절연막(132)을 형성한다. 상기 층간 절연막(132)은 실리콘 산화물을 증착하여 형성할 수 있다. 상기 층간 절연막(132)의 일부를 식각하여 제1 내지 제3 콘택홀들을 형성한다. 상기 제1 내지 제3 콘택홀들 내부에 도전 물질을 형성하여 제1 내지 제3 콘택 플러그들(134a, 134b, 134c)을 형성한다. 상기 제1 내지 제3 콘택 플러그들(134a, 134b, 134c)과 각각 접속하는 배선들을 형성할 수 있다.
상기 공정을 수행함으로써, 도 12에 도시된 반도체 소자를 제조할 수 있다.
도핑 농도 비교
도 14 내지 도 20을 참조로 설명한 공정을 수행하여 샘플 1 내지 3을 제조하였다. 샘플 1 내지 3은 이온 주입 마스크 패턴의 제1 폭이 서로 다른 것을 제외하고는 동일한 공정으로 형성되었다. 상기 이온 주입 마스크 패턴의 제1 폭은 다음과 같다.
비교 샘플의 경우, 이온 주입 마스크 패턴을 형성하지 않은 상태로 N형 불순물을 주입하여 N형 불순물 영역을 형성하였다. 또한, 도 15의 P형 불순물 주입 공정을 수행하지 않았다.
샘플 1 샘플 2 샘플 3 비교 샘플
제1 폭 0.5㎛ 1.5㎛ 1.8㎛ 0㎛
도 21은 샘플 1 내지 3 및 비교 샘플에서 상기 드레인 영역 하부의 기판에서 N형 불순물의 도핑 프로파일을 나타낸다.
도 21에서, 샘플 1의 도핑 프로파일은 도면부호 204이고, 샘플 2의 도핑 프로파일은 도면부호 202이고, 샘플 3의 도핑 프로파일은 도면부호 200이다. 비교 샘플의 도핑 프로파일은 도면부호 206이다.
도 21을 참조하면, 샘플 1 내지 3의 제2 웰 영역을 살펴보면, P-웰 영역에 해당하는 부위에서는 N형 불순물 농도가 일정 수준으로 낮게 유지된다. 또한, 상기 P-웰 영역 아래에는 상기 N형 불순물 농도가 상당히 낮은 제2 베리어 불순물층이 구비된다. 상기 제2 베리어 불순물층에서는 상기 N형 불순물 농도가 매우 낮게 나타나고, P형 불순물이 도핑된 부위를 포함한다. 즉, 상기 제2 베리어 불순물층은 상기 P-웰 영역보다 고농도의 P형 불순물이 도핑된 영역이다. 상기 제2 베리어 불순물층 아래에는 N형 불순물 농도가 높은 제1 베리어 불순물층이 구비된다.
상기 샘플 3의 경우 상기 이온 주입 마스크 패턴의 폭이 가장 넓기 때문에, 상기 제2 베리어 불순물층에서 높은 P형 불순물 농도를 갖는 부위는 상기 샘플 1 및 2보다 더 하부에 배치된다. 즉, 상기 제2 베리어 불순물층의 수직 방향의 폭이 가장 넓을 수 있다. 또한, 상기 샘플 3의 경우 상기 이온 주입 마스크 패턴의 폭이 가장 넓기 때문에, 상기 제1 베리어 불순물층의 도핑 농도는 상대적으로 낮다.
이와같이, 상기 이온 주입 마스크 패턴의 폭이 증가될수록 상기 제2 베리어 불순물층의 수직 방향 폭이 증가되고, 상기 제1 베리어 불순물층의 불순물 농도는 낮아진다.
비교 샘플의 경우, 제2 웰 영역이 수직 하방으로 갈수록 N형 불순물의 농도가 증가하였다. 상기 제2 웰 영역에서 상기 제1 베리어 불순물층과 인접하는 부위에서 P형 불순물 농도가 상승하는 부위가 존재하지 않았다. 따라서, 상기 제2 베리어 불순물층이 존재하지 않는다.
이와같이, 각 샘플 1 내지 3의 반도체 소자는 상기 제1 베리어 불순물층 상에 상기 P형 불순물 농도가 높아지는 부위인 제2 베리어 불순물층이 포함되는 것을 알 수 있었다.
도 22는 샘플 2 및 비교 샘플에서 내압을 비교한 것이다. 도 23은 샘플 2 및 비교 샘플에서 드레인 영역 전압 대 배터리부 전류를 나타낸 것이다.
도 22에서, 샘플 2의 결과는 도면부호 210이고, 비교 샘플의 결과는 도면 부호 212이다. 도 23에서, 샘플 2의 결과는 도면부호 220이고, 비교 샘플의 결과는 도면 부호 222이다.
도 22를 참조하면, 상기 샘플 2 및 비교 샘플에서 내압은 큰 유의차를 보이지 않았다. 상기 샘플 2는 상, 하 기판 간의 절연 특성이 우수함을 알 수 있었다.
도 23에서, 드레인 영역 전압 대 배터리부 전류는 기생 NPN BJT의 콜렉터 전류에 해당할 수 있다. 상기 샘플 2는 상기 비교 샘플보다 상기 배터리부 전류가 더 작게 흐름을 알 수 있었다. 상기 샘플 2의 배터리부 전류는 상기 비교 샘플의 배터리부 전류와 비교할 때 약 37% 정도의 전류 감소 효과가 있었다.
상기 설명한 것과 같이, 본 발명에 의하면 우수한 특성을 갖는 반도체 소자가 제공될 수 있다. 상기 반도체 소자는 AMOLED의 PMIC와 같은 파워 소자에 사용될 수 있다.
10 : 예비 기판 12 : 이온 주입 마스크 패턴
18, 108 : 에피택셜 층 20, 110 : 기판
22, 112 : 제1 베리어 불순물층 24, 114 : 제2 베리어 불순물층
28, 118 : P형 웰 영역 30, 126 : P-바디 영역
32 : N형 드리프트 영역 36, 38: 제1 및 제2 불순물 영역
122a, 122b : 제1 및 제2 N형 드리프트 영역
124a : 제1 웰 영역 124b : 제4 웰 영역
126 : P-바디 영역
128a, 128b, 128c : 제1 내지 제3 불순물 영역

Claims (25)

  1. 기판 상에 나란하게 배치되는 게이트 전극들;
    상기 게이트 전극들의 제1 측과 이격되어 기판 표면 부위에 구비되는 제1 도전형의 드레인 영역들;
    상기 드레인 영역들을 둘러싸면서 상기 드레인 영역들 하부에 구비되는 상기 제1 도전형의 제1 웰 영역들;
    상기 게이트 전극들의 제2 측과 이격되어 상기 기판 표면 부위에 구비되는 제1 도전형의 소오스 영역들;
    상기 기판 상부와 하부를 전기적으로 분리하도록 상기 기판 내부에 구비되고, 상기 제1 도전형의 불순물이 도핑된 제1 베리어 불순물층; 및
    상기 제1 베리어 불순물층 상에 접하고, 상기 드레인 영역과 수직 대향하는 제1 부위에서의 저면이 상기 드레인 영역 이외의 영역과 대향하는 제2 부위에서의 저면보다 더 낮게 위치하고, 상기 제2 도전형의 불순물이 도핑된 제2 베리어 불순물층을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 소오스 영역들을 둘러싸면서 상기 게이트 전극의 저면부와 일부 오버랩되도록 구비되는 상기 제2 도전형의 바디 영역; 및
    상기 제1 및 제2 베리어 불순물층 상에 구비되고, 상기 제2 베리어 불순물층의 불순물 농도보다 낮은 불순물 농도의 불순물이 도핑된 제2 도전형의 웰 영역을 더 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 제2 베리어 불순물층은 상기 제1 베리어 불순물 층 저면 아래에도 상기 제1 베리어 불순물층 상부면에 형성되는 것과 대칭되는 형태로 더 구비되는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 베리어 불순물층은 상기 제1 베리어 불순물층에서 상기 드레인 영역과 수직 대향하는 제3 부위 상에 국부적으로 구비되는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 베리어 불순물층은 상기 제1 베리어 불순물 층 상부면의 전면에 구비되는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 베리어 불순물층은 상기 드레인 영역과 수직 대향하는 제3 부위에서의 수직 방향의 제1 폭이 상기 드레인 영역 이외의 다른 부위와 대향하는 제4 부위에서의 수직 방향의 제2 폭보다 좁은 형상을 갖는 반도체 소자.
  7. 제6항에 있어서, 상기 제1 베리어 불순물층은 상기 제4 부위에서는 상,하로 볼록하게 되고 상기 제3 부위에서는 홈이 패여지는 형상을 가져, 상, 하부면이 울퉁불퉁한 형상을 갖는 반도체 소자.
  8. 제6항에 있어서, 상기 제3 부위의 제1 베리어 불순물층은 상기 제4 부위의 제1 베리어 불순물층보다 낮은 불순물 농도를 갖는 반도체 소자.
  9. 제6항에 있어서, 상기 제1 베리어 불순물층의 수직 방향의 최소 폭 부위는 상기 드레인 영역의 중심 부위와 수직 대향하는 반도체 소자.
  10. 제6항에 있어서, 상기 제2 베리어 불순물층은 적어도 상기 제1 베리어 불순물층의 수직 방향 최소 폭 부위 및 이와 인접하는 부위 상에 구비되는 반도체 소자.
  11. 제1항에 있어서, 상기 게이트 전극들은 서로 전기적으로 연결되어 하나의 게이트 전극 구조물로 제공되고, 상기 드레인 영역들은 서로 전기적으로 연결되어 하나의 드레인 영역으로 제공되고, 상기 소오스 영역들은 서로 전기적으로 연결되어 하나의 소오스 영역으로 제공되는 반도체 소자.
  12. 제1항에 있어서, 가장자리에 배치되는 상기 게이트 전극들의 양 측의 기판에 배터리부를 더 포함하는 반도체 소자.
  13. 제12항에 있어서, 상기 배터리부는 상기 기판 표면으로부터 상기 제1 베리어 불순물층까지 연장되도록 제1 도전형의 불순물이 도핑된 불순물 영역을 포함하는 반도체 소자.
  14. 제12항에 있어서, 상기 배터리부와 수직 대향하는 기판 내부에 위치하는 제1 베리어 불순물층은 상기 소오스 및 드레인 영역들 아래에 위치하는 제1 베리어 불순물층의 수직 방향 최대 폭과 동일한 수직 방향 폭을 갖는 반도체 소자.
  15. 제1항에 있어서, 상기 기판은 예비 기판 및 에피택셜 층이 적층된 구조를 갖고, 상기 제1 베리어 불순물층은 상기 예비 기판 및 에피택셜층의 경계 부위에 위치하는 반도체 소자.
  16. 기판 상에 나란하게 배치되는 게이트 전극들;
    상기 게이트 전극들의 제1 측과 이격되어 기판 표면 부위에 구비되는 제1 도전형의 드레인 영역들;
    상기 드레인 영역들을 둘러싸면서 상기 드레인 영역들 하부에 구비되는 상기 제1 도전형의 제1 웰 영역들;
    상기 게이트 전극들의 제2 측과 이격되어 상기 기판 표면 부위에 구비되는 제1 도전형의 소오스 영역들;
    상기 기판 상부와 하부를 전기적으로 분리하도록 상기 기판 내부에 구비되고, 상기 드레인 영역과 수직 대향하는 제1 부위에서의 수직 방향의 제1 폭이 상기 드레인 영역 이외의 다른 부위인 제2 부위에서의 수직 방향의 제2 폭보다 좁도록 상, 하부가 울퉁불퉁한 형상을 갖고, 상기 제1 도전형의 불순물이 도핑된 제1 베리어 불순물층; 및
    상기 제1 부위의 제1 베리어 불순물층과 접하고, 상기 제2 도전형의 불순물이 도핑된 제2 베리어 불순물층을 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 소오스 영역들을 둘러싸면서 상기 게이트 전극의 저면부와 일부 오버랩되도록 구비되는 상기 제2 도전형의 바디 영역; 및
    상기 제1 및 제2 베리어 불순물층 상에 구비되고, 상기 제2 베리어 불순물층의 불순물 농도보다 낮은 농도의 불순물이 도핑된 제2 도전형의 웰 영역을 더 포함하는 반도체 소자.
  18. 예비 기판 상에 드레인 형성 영역 하부를 덮는 이온 주입 패턴을 형성하는 단계;
    상기 이온 주입 패턴을 이용하여 상기 예비 기판에 제1 도전형의 불순물을 주입하여 예비 제1 불순물 영역을 형성하는 단계;
    상기 예비 기판에 제2 도전형의 불순물을 주입하여 상기 예비 제1 불순물 영역들 사이에 예비 제2 불순물 영역을 형성하는 단계;
    상기 예비 제1 불순물 영역이 서로 연결되도록 불순물들을 제1 확산시켜, 상기 제1 예비 제3 불순물 영역 및 상기 예비 제3 불순물 영역들 적어도 일부와 접촉하는 예비 제4 불순물 영역을 형성하는 단계;
    상기 예비 기판 상에 에피택셜 층을 형성하여 기판을 형성하는 단계;
    상기 예비 제3 및 제4 불순물 영역의 불순물들을 제2 확산시켜, 상기 에피택셜 층 및 예비 기판 계면에, 드레인 영역 하부의 수직 폭이 좁도록 상, 하부가 울퉁불퉁한 상기 제1 도전형의 제1 베리어 불순물층 및 상기 제1 베리어 불순물층과 접하는 상기 제2 도전형의 제2 베리어 불순물층을 각각 형성하는 단계;
    상기 기판 상에 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들의 제1 측과 이격되어 기판 표면 부위에 상기 제1 도전형의 드레인 영역들을 형성하는 단계;
    상기 드레인 영역들을 둘러싸면서 상기 드레인 영역들 하부에 구비되는 상기 제1 도전형의 제1 웰 영역들을 형성하는 단계; 및
    상기 게이트 전극들의 제2 측과 이격되어 상기 기판 표면 부위에 제1 도전형의 소오스 영역들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서, 상기 예비 제1 불순물 영역의 제1 불순물 농도는 상기 예비 제2 불순물 영역의 제2 불순물 농도보다 높게 되도록 불순물들을 도핑하는 반도체 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 및 제2 베리어 불순물층 상에, 상기 제2 베리어 불순물층과의 경계 부위에서 상기 제2 베리어 불순물층의 농도보다 낮은 불순물 농도를 갖는 제2 도전형의 웰 영역을 형성하는 단계; 및
    상기 소오스 영역들을 둘러싸면서 상기 게이트 전극의 저면부와 일부 오버랩되도록 상기 제2 도전형의 바디 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  21. 제18항에 있어서, 상기 가장자리에 배치되는 상기 게이트 전극들의 양 측의 기판에 상기 제1 도전형의 불순물을 도핑하여, 상기 제1 베리어 불순물층과 연결되는 배터리부를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  22. 제21항에 있어서, 상기 이온 주입 마스크 패턴은 상기 배터리부에 해당하는 예비 기판을 노출하도록 형성되어, 상기 배터리부의 하부에 위치하는 제1 베리어 불순물층이 평탄한 형상을 갖도록 형성하는 반도체 소자의 제조 방법.
  23. 제18항에 있어서, 상기 이온 주입 마스크 패턴은 0.8 내지 1.8㎛ 범위의 폭을 갖도록 형성되는 반도체 소자의 제조 방법.
  24. 제18항에 있어서, 상기 예비 제2 불순물 영역을 형성하는 단계에서, 상기 이온 주입 마스크 패턴을 제거하여 상기 예비 기판 전면에 대해 상기 제2 도전형의 불순물을 주입하는 반도체 소자의 제조 방법.
  25. 제18항에 있어서, 상기 제1 확산 공정은 1000 내지 1200도의 온도에서 0.5 내지 5 시간동안 수행되는 반도체 소자의 제조 방법.
KR1020140044739A 2014-04-15 2014-04-15 반도체 소자 및 그 제조 방법 KR102177257B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140044739A KR102177257B1 (ko) 2014-04-15 2014-04-15 반도체 소자 및 그 제조 방법
US14/621,981 US9496389B2 (en) 2014-04-15 2015-02-13 Semiconductor devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140044739A KR102177257B1 (ko) 2014-04-15 2014-04-15 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150118764A true KR20150118764A (ko) 2015-10-23
KR102177257B1 KR102177257B1 (ko) 2020-11-10

Family

ID=54265758

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140044739A KR102177257B1 (ko) 2014-04-15 2014-04-15 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9496389B2 (ko)
KR (1) KR102177257B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3407385B1 (en) * 2017-05-23 2024-03-13 NXP USA, Inc. Semiconductor device suitable for electrostatic discharge (esd) protection
KR102424768B1 (ko) * 2017-12-13 2022-07-25 주식회사 디비하이텍 Pldmos 트랜지스터 및 이의 제조 방법
CN108807502B (zh) * 2018-06-08 2021-03-19 上海华虹宏力半导体制造有限公司 一种nldmos器件和ldmos功率器件的制造方法
US11127856B2 (en) 2019-04-09 2021-09-21 Nxp Usa, Inc. LDMOS with diode coupled isolation ring
CN112289792A (zh) * 2020-09-14 2021-01-29 珠海迈巨微电子有限责任公司 用于电池保护的半导体器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053685A1 (en) * 1999-05-06 2002-05-09 Sameer Pendharkar High side and low side guard rings for lowest parasitic performance in an H-bridge configuration

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014957A (ko) 1991-12-26 1993-07-23 김광호 반도체 씨 바이 씨 모오스(CBiCMOS) 장치의 제조방법
US5629543A (en) 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
US6639277B2 (en) 1996-11-05 2003-10-28 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
EP1019964B1 (de) 1997-09-30 2002-06-05 Infineon Technologies AG Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung
KR19990049029A (ko) 1997-12-11 1999-07-05 김덕중 반도체장치의 제조방법
EP1220323A3 (en) 2000-12-31 2007-08-15 Texas Instruments Incorporated LDMOS with improved safe operating area
US6765247B2 (en) 2001-10-12 2004-07-20 Intersil Americas, Inc. Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action
DE10297292T5 (de) 2001-11-02 2004-09-16 Fairchild Semiconductor Corp. Verbesserung der Auslösung eines ESD-NMOS durch die Verwendung einer N-Unterschicht
US7719054B2 (en) 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US6855985B2 (en) 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
KR20040067057A (ko) 2003-01-21 2004-07-30 삼성전자주식회사 고전압 수직형 이중확산 ｍｏｓ 트랜지스터의 제조방법
JP3713490B2 (ja) * 2003-02-18 2005-11-09 株式会社東芝 半導体装置
JP4800566B2 (ja) 2003-10-06 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4674522B2 (ja) * 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
US20070246790A1 (en) 2006-04-20 2007-10-25 Micrel, Inc. Transistor process using a double-epitaxial layer for reduced capacitance
US7843002B2 (en) 2007-07-03 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Fully isolated high-voltage MOS device
KR20100079083A (ko) 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법
US9214457B2 (en) 2011-09-20 2015-12-15 Alpha & Omega Semiconductor Incorporated Method of integrating high voltage devices
KR20150028602A (ko) * 2013-09-06 2015-03-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053685A1 (en) * 1999-05-06 2002-05-09 Sameer Pendharkar High side and low side guard rings for lowest parasitic performance in an H-bridge configuration

Also Published As

Publication number Publication date
KR102177257B1 (ko) 2020-11-10
US9496389B2 (en) 2016-11-15
US20150295082A1 (en) 2015-10-15

Similar Documents

Publication Publication Date Title
US5998836A (en) Trench-gated power MOSFET with protective diode
KR100697149B1 (ko) 반도체 장치 및 그 제조 방법
TWI473248B (zh) 結合高低壓元件之半導體芯片
EP1096574A2 (en) Power MOSFET having a trench gate electrode and method of making the same
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
CN101425466B (zh) 半导体部件及其制造方法
KR19990045294A (ko) 전계 효과 트랜지스터 및 그 제조 방법
CN106571394B (zh) 功率器件及其制造方法
CN110459539B (zh) 集成esd保护的屏蔽栅沟槽mosfet及制造方法
TW591752B (en) Symmetric trench MOSFET device and method of making same
CN112713192A (zh) 具备静电保护能力的屏蔽栅沟槽mosfet器件及制造方法
KR102177257B1 (ko) 반도체 소자 및 그 제조 방법
JP4063353B2 (ja) トレンチゲート型ｍｏｓ電界効果トランジスタの製造方法
KR20130024364A (ko) 전력 반도체 소자
US8643093B2 (en) Semiconductor device and method of manufacturing the same
KR20000014215A (ko) 높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법
JP2005536868A (ja) 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法
JP2001127285A (ja) 縦型電界効果トランジスタ
US7948031B2 (en) Semiconductor device and method of fabricating semiconductor device
CN103178115A (zh) 半导体装置及其制造方法
KR20170114703A (ko) 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자
US20110084334A1 (en) Bilateral conduction semiconductor device and manufacturing method thereof
KR100940643B1 (ko) 반도체 소자의 제조방법
CN210443554U (zh) 集成esd保护的屏蔽栅沟槽mosfet
CN114447114A (zh) 功率半导体元件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant