CN210443554U - 集成esd保护的屏蔽栅沟槽mosfet - Google Patents

Abstract

本实用新型公开一种集成ESD保护的屏蔽栅沟槽MOSFET，其以两层多晶硅、更低成本的方法制程实现，在本实用新型形成MOSFET屏蔽栅的多晶硅，和形成MOSFET的ESD保护二极管的多晶硅，是同一层多晶硅(第一层多晶硅)，而形成MOSFET的栅极的多晶硅，是第二层多晶硅；整个制造流程中只需要两层多晶硅方法，即可实现集成ESD保护的屏蔽栅沟槽MOSFET之器件结构，比传统方法减少了一层多晶硅，实现方法更简单，降低了制造复杂度和方法成本，现对于现有技术具有重大进步。

Description

集成ESD保护的屏蔽栅沟槽MOSFET

技术领域

本实用新型涉及半导体器件制造技术领域，尤其涉及一种集成ESD保护的屏蔽栅沟槽MOSFET。

背景技术

对于传统的功率MOSFET器件，器件导通电阻(Ron)与源漏击穿电压存在一定的折中关系，长久以来限制了功率MOSFET器件的发展。屏蔽栅沟槽MOSFET利用电荷平衡原理，使得N型漂移区即使在较高掺杂浓度的情况下也能实现器件较高的击穿电压，从而获得低的导通电阻，打破了传统功率MOSFET的硅极限。另一方面，屏蔽栅沟槽 MOSFET的器件性能显著优于普通沟槽MOSFET和平面MOSFET，因为屏蔽栅大大的降低了栅极与漏极之间的电容(Cgd)。

在功率传输或转换系统中，低的导通电阻(Ron)意味着低的导通损耗，低的栅漏电容(Cgd)意味着低的开关损耗，也即是屏蔽栅沟槽MOSFET同时降低了系统的导通损耗和开关损耗，自身功耗更小，系统的功率传输/功率转换的效率更高。

MOSFET的栅极和源极之间存在一层薄薄的栅氧化层，其在受到外来的意外高电压冲击时，会被击穿损坏并不可恢复。因此在一些实际应用中，对MOSFET的栅极提供静电放电(ESD)的保护是必要的。通常的做法是，在MOSFET的栅极和源极之间并联二极管保护单元，当静电放电(ESD)产生的电压高于所述二极管的击穿电压时(所述二极管的击穿电压低于MOSFET的栅氧化层的击穿电压值)，所述二极管发生雪崩击穿，静电能量从二极管释放掉，从而避免了栅极和源极之间的栅氧化层受到破坏。为了降低电路板的尺寸及物料成本，通常将提供ESD保护功能的二极管集成于MOSFET器件中。

公开号为US8004009B2的美国专利《TrenchMOSFETSwithZenerDiode》，公开了一种集成ESD保护二极管的MOSFET结构和制造方法，包括元胞区(Cell)、栅极(Gate) 引出区、以及集成于它们之间的ESD保护二极管；ESD保护二极管置于一层厚的氧化层上表面，由多个置于多晶硅中的PN结串联在一起形成；源级金属(SourceMetal)将元胞和ESD保护二极管的一端连接在一起，栅极金属(GateMetal)将栅极和ESD保护二极管的另一端连接在一起。

通常，这种集成了ESD保护的MOSFET，其制造方法中，除了用以形成栅极的多晶硅之外，需要另一层多晶硅用以制作ESD保护二极管；而对于屏蔽栅沟槽MOSFET，其制造方法中，需要另一层多晶硅用以制作连接源极的屏蔽栅，如果屏蔽栅沟槽MOSFET 需要集成ESD保护，则需要三层多晶硅实现。

实用新型内容

鉴于现有技术的局限性，本实用新型的目的在于克服现有技术的不足，适应现实需要，提供一种集成ESD保护的屏蔽栅沟槽MOSFET，其以两层多晶硅、更低成本的方法制程实现。

为了实现本实用新型的目的，本实用新型所采用的技术方案为：

本实用新型首先公开一种集成ESD保护的屏蔽栅沟槽MOSFET，包括N型外延层(2)；所述N型外延层(2)位于N型衬底(1)之上，N型外延层(2)上开设有第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)，其中，第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽 (4.3)内分别填充有第一多晶硅栅(8.1)、第二多晶硅栅(8.2)和第三多晶硅栅(8.3)，其中，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)被内衬层(5)包围，第一多晶硅栅(8.1) 和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)在芯片内部相互连接。

位于第一多晶硅栅(8.1)、第二多晶硅栅(8.2)上方的第一沟槽(4.1)内分别设有第二层多晶硅(10)，位于第二层多晶硅(10)的侧壁、第一沟槽(4.1)的侧部区域的第一沟槽(4.1)与第二沟槽(4.2)之间分别设有栅氧化层(9)，栅氧化层(9)与N型外延层(2)之间填充有N型重掺杂区(12)和P型轻掺杂体区(11)，其中，N型重掺杂区 (12)位于P型轻掺杂体区(11)之上。

所述第三多晶硅栅(8.3)顶部延伸至第三沟槽(4.3)外部，位于第三沟槽(4.3) 内的第三多晶硅栅外围亦通过内衬层(5)位于第三沟槽(4.3)内，第三多晶硅栅(8.3) 的顶部亦设有被所述栅氧化层(9)，且位于第三多晶硅栅(8.3)顶部的栅氧化层(9)与内衬层(5)接触并对第三多晶硅栅(8.3)包围。

所述第三沟槽(4.3)处的内衬层(5)水平向外延伸并止于所述第二沟槽(4.2) 的边缘，位于第三沟槽(4.3)外部的内衬层(5)下方填充有硬掩模层(3)并通过该硬掩模层(3)置于N型外延层(2)之上。

所述第三沟槽(4.3)侧部的内衬层(5)之上设有被绝缘层包围的ESD保护二极管；所述栅氧化层之上设有介质层(14)。

还包括源极金属片(15.1)，源极金属片(15.1)位于介质层(14)之上并延伸出两端，其中一端贯穿硬掩模层(3)、栅氧化层(9)后进入第一多晶硅栅(8.1)、第二多晶硅栅(8.2)或第三多晶硅栅(8.3)内，另一端贯穿硬掩模层(3)、栅氧化层(9)后进入P型轻掺杂体区(11)内。

还包括两个ESD保护二极管连接金属层，两个ESD保护二极管连接金属层分别贯穿硬掩模层后与ESD保护二极管的两极连接。

所述第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)均为N 型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16 个。

P型轻掺杂第一层多晶硅(7)为P型轻掺杂，掺杂物为硼原子，掺杂浓度为每平方厘米1E14至1E15个。

所述第二层多晶硅(10)为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。

所述ESD保护二极管由P型轻掺杂的P型轻掺杂第一层多晶硅(7)和N型重掺杂的N型重掺杂第一层多晶硅(13)构成，其中，P型轻掺杂第一层多晶硅(7)位于N 型重掺杂第一层多晶硅(13)的中间，且P型轻掺杂第一层多晶硅和N型重掺杂第一层多晶硅通过所述绝缘层包围，所述绝缘层为栅氧化层(9)；两个ESD保护二极管连接金属层分别贯穿介质层(14)、栅氧化层(9)后分别进入P型轻掺杂第一层多晶硅两端的N 型重掺杂第一层多晶硅(13)内。

所述内衬层(5)为氧化硅或氮化硅，或氧化硅和氮化硅形成的叠加层；所述栅氧化层(9)为氧化硅。

本实用新型的有益效果在于：

在本实用新型所公示的制造方法中，形成MOSFET屏蔽栅的多晶硅，和形成MOSFET的 ESD保护二极管的多晶硅，是同一层多晶硅(第一层多晶硅)，而形成MOSFET的栅极的多晶硅，是第二层多晶硅；整个制造流程中只需要两层多晶硅方法，即可实现集成ESD 保护的屏蔽栅沟槽MOSFET之器件结构，比传统方法减少了一层多晶硅方法，实现方法更简单，降低了制造复杂度和方法成本，现对于现有技术具有重大进步。

附图说明

图1为本实用新型之所述方法中步骤(1)所对应之结构；

图2为本实用新型之所述方法中步骤(2)所对应之结构；

图3为本实用新型之所述方法中步骤(3)所对应之结构；

图4为本实用新型之所述方法中步骤(4)所对应之结构；

图5为本实用新型之所述方法中步骤(5)所对应之结构；

图6为本实用新型之所述方法中步骤(6)所对应之结构；

图7为本实用新型之所述方法中步骤(7)所对应之结构；

图8为本实用新型之所述方法中步骤(8)所对应之结构；

图9为本实用新型之所述方法中步骤(9)所对应之结构；

图10为本实用新型之所述方法中步骤(10)所对应之结构；

图11为本实用新型之所述方法中步骤(11)所对应之结构；

图12为本实用新型之所述方法中步骤(12)所对应之结构；

图13为本实用新型之所述方法中步骤(13)所对应之结构；

图14为本实用新型之所述方法中步骤(14)所对应之结构；

图15为本实用新型之集成ESD保护的屏蔽栅沟槽MOSFET之剖面结构、及本实用新型所述方法中步骤(13)所对应之结构。

具体实施方式

下面结合附图和实施例对本实用新型进一步说明：

实施例1：一种集成ESD保护的屏蔽栅沟槽MOSFET，参见图15。

集成ESD保护的屏蔽栅沟槽MOSFET它包括N型外延层2；所述N型外延层2 位于N型衬底1之上，N型外延层2上开设有第一沟槽4.1、第二沟槽4.2和第三沟槽4.3，其中，第一沟槽4.1、第二沟槽4.2和第三沟槽4.3内分别填充有第一多晶硅栅8.1、第二多晶硅栅8.2和第三多晶硅栅8.3，其中，第一多晶硅栅8.1和第二多晶硅栅8.2被内衬层 5包围，第一多晶硅栅8.1和第二多晶硅栅8.2和第三多晶硅栅8.3在芯片内部相互连接。

进一步来说，位于第一多晶硅栅8.1、第二多晶硅栅8.2上方的第一沟槽4.1内分别设有第二层多晶硅10，位于第二层多晶硅10的侧壁、第一沟槽4.1的侧部区域的第一沟槽4.1与第二沟槽4.2之间分别设有栅氧化层9，栅氧化层9与N型外延层2之间填充有N型重掺杂区12和P型轻掺杂体区11，其中，N型重掺杂区12位于P型轻掺杂体区 11之上。

进一步来说，所述第三多晶硅栅8.3顶部延伸至第三沟槽4.3外部，位于第三沟槽4.3内的第三多晶硅栅外围亦通过内衬层5位于第三沟槽4.3内，第三多晶硅栅8.3的顶部亦设有被所述栅氧化层9，且位于第三多晶硅栅8.3顶部的栅氧化层9与内衬层5接触并对第三多晶硅栅8.3包围。

进一步来说，所述第三沟槽4.3处的内衬层5水平向外延伸并止于所述第二沟槽4.2的边缘，位于第三沟槽4.3外部的内衬层5下方填充有硬掩模层3并通过该硬掩模层3 置于N型外延层2之上。

进一步来说，所述第三沟槽4.3侧部的内衬层5之上设有被绝缘层包围的ESD保护二极管；所述栅氧化层之上设有介质层14。

进一步来说，还包括源极金属片15.1，源极金属片15.1位于介质层14之上并延伸出两端，其中一端贯穿硬掩模层3、栅氧化层9后进入第一多晶硅栅8.1、第二多晶硅栅 8.2或第三多晶硅栅8.3内，另一端贯穿硬掩模层3、栅氧化层9后进入P型轻掺杂体区 11内。

进一步来说，还包括两个ESD保护二极管连接金属层，两个ESD保护二极管连接金属层分别贯穿硬掩模层后与ESD保护二极管的两极连接，所述ESD保护二极管由P型轻掺杂的P型轻掺杂第一层多晶硅7和N型重掺杂的N型重掺杂第一层多晶硅13构成，其中，P型轻掺杂第一层多晶硅7位于N型重掺杂第一层多晶硅13的中间，且P型轻掺杂第一层多晶硅和N型重掺杂第一层多晶硅通过所述绝缘层包围，所述绝缘层为栅氧化层9；两个ESD保护二极管连接金属层分别贯穿介质层14、栅氧化层9后分别进入P型轻掺杂第一层多晶硅两端的N型重掺杂第一层多晶硅13内。所述P型轻掺杂第一层多晶硅7和N型重掺杂第一层多晶硅13，构成了NPN结构的ESD保护二极管，所述ESD保护二极管至少包含两个PN结，也可以是更多个PN结的串联，比如NPNPNPN结构。第一金属层15.2、第二金属层15.3为连接ESD保护二极管两端的金属，其中一端连接到 MOSFET的源极，另一端连接到MOSFET的栅极，即，ESD保护二极管并联于MOSFET 的栅极和源极之间，达到ESD保护之目的，也即，将MOSFET的源极(N型重掺杂区 12)和第三多晶硅栅8.3短接。所述第三多晶硅栅8.3在芯片内部与第一多晶硅栅8.1、第二多晶硅栅8.2是互通的，也即，第一多晶硅栅8.1和第二多晶硅栅8.2与源极是短接的，达成了屏蔽栅结构之目的。

其之上所述结构，所述第一多晶硅栅8.1、第二多晶硅栅8.2即为被绝缘层包围起来的MOSFET的屏蔽栅，所述填充于第一沟槽4.1、第二沟槽4.2之中的第二层多晶硅10 即构成MOSFET的栅极，N型重掺杂区12，即MOSFET的源极。

进一步来说，所述第一多晶硅栅8.1和第二多晶硅栅8.2和第三多晶硅栅8.3均为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。所述P型重掺杂第一层多晶硅7为P型轻掺杂，掺杂物为硼原子，掺杂浓度为每平方厘米1E14至1E15个。所述第二层多晶硅10为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。所述内衬层5为氧化硅或氮化硅，或氧化硅和氮化硅形成的叠加层；所述栅氧化层9为氧化硅。

实施例2，本实用新型还公开一种集成ESD保护的屏蔽栅沟槽MOSFET的制造方法，用于制造如上之所述集成ESD保护的屏蔽栅沟槽MOSFET，参见图1至图15，它包括如下步骤：

(1)在N型重掺杂的衬底1上，形成轻掺杂的N型外延层2；如图1。

(2)在所述N型外延层2的上表面形成硬掩模层3，所述硬掩模层为氧化硅、或氮化硅、或氧化硅和氮化硅形成的叠加层，如图2。

(3)采用光刻、刻蚀的方法形成沟槽，沟槽包括第一沟槽4.1、第二沟槽4.2和第三沟槽4.3；如图3。

(4)采用氧化方法或化学气相淀积的方法在沟槽内壁形成不导电的介质层作为内衬层5，所述内衬层为氧化硅，或氮化硅，或氧化硅和氮化硅形成的叠加层，如图4。

(5)采用化学气相淀积的方法在内衬层5之上生长第一层多晶硅6，所述第一层多晶硅6在生长的过程中为无掺杂的多晶硅，如图5。

(6)采用离子注入的方法对所述第一层多晶硅6的表层进行P型轻掺杂形成P型轻掺杂第一层多晶硅7(图中7所示表层区域为P型轻掺杂第一层多晶硅7)，掺杂物为硼原子，掺杂浓度为每平方厘米1E14至1E15个，如图6。

(7)采用光刻、离子注入的方法对对第一沟槽4.1、第二沟槽4.2、第三沟槽4.3 上方的所述P型轻掺杂第一层多晶硅7的部分区域进行N型重掺杂并形成N型重掺杂的第一层多晶硅8，(图中8所示表层区域为N型重掺杂的第一层多晶硅8)，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个，如图7。

(8)采用高温扩散方法对所述第一层多晶硅6中的掺杂物进行退火和驱进扩散，掺杂物扩散之后，所述第一层多晶硅6全部被P型轻掺杂或N型重掺杂，其中，填充在所述第一沟槽4.1、第二沟槽4.2和第三沟槽4.3中的的第一层多晶硅为N型重掺杂的，其他区域为P型轻掺杂第一层多晶硅7，如图8。

(9)采用光刻、刻蚀的方法，去除掉第一沟槽4.1、第二沟槽4.2上方及第一沟槽4.1、第二沟槽4.2内部分的部分区域的所述第一层多晶硅6，形成填充于第一沟槽4.1、第二沟槽4.2和第三沟槽4.3之中的N型重掺杂的第一层多晶硅8.1、第二多晶硅栅8.2 和第三多晶硅栅8.3，同时形成位于硬掩模层上表面的P型轻掺杂的第一层多晶硅7；如图9。

(10)采用氧化方法或化学气相淀积的方法和氧化硅腐蚀方法，在所述第一多晶硅栅8.1、第二多晶硅栅8.2的上表面形成不导电的介质层，所述介质层通常为氧化硅，所述介质层与内衬层5，包围了所述第一多晶硅栅8.1和第二多晶硅栅8.2，所述第一多晶硅栅8.1、第二多晶硅栅8.2即为被绝缘层包围起来的MOSFET的屏蔽栅，如图10。

(11)采用氧化方法在所述第一沟槽4.1、第二沟槽4.2的表面生长栅氧化层9，由于氧化方法是没有区域选择性的，所以，第三多晶硅栅8.3和P型轻掺杂的第一层多晶硅7的表面也同步生长了氧化硅，如图11。

(12)采用化学气相淀积的方法在第一沟槽4.1、第二沟槽4.2内生长第二层多晶硅10，并采用刻蚀方法去除掉第一沟槽4.1、第二沟槽4.2之外的第二层多晶硅10；所述第二层多晶硅10在生长的同时即对其进行了N型重掺杂；所述填充于第一沟槽4.1、第二沟槽4.2之中的第二层多晶硅10即构成MOSFET的栅极，如图12。

(13)采用离子注入、退火的方法在N型外延层2的表层之中形成P型轻掺杂体区11；如图13。

(14)采用光刻、离子注入、退火的方法在P型轻掺杂体区11的部分区域的表层之中形成N型重掺杂区12，即MOSFET的源极，同步的，对P型轻掺杂第一层多晶硅7 的部分区域进行N型重掺杂，形成N型重掺杂第一层多晶硅13，如图14。

所述P型轻掺杂第一层多晶硅7和N型重掺杂第一层多晶硅13，构成了NPN结构的ESD保护二极管，所述ESD保护二极管至少包含两个PN结，也可以是更多个PN 结的串联，比如NPNPNPN结构。

(15)采用气相淀积、光刻、刻蚀等方法形成介质层14、金属层、ESD保护二极管连接金属层，所述具体方法流程与现有技术中形成介质层接触孔、金属层的方法相同，而且这些方法步骤也都属于半导体器件制造领域常规的制程，具体细节不再赘述，如图 15。

此步骤中，金属层为源极金属15.1并具有两个端部，其中一端进入第一层多晶硅8.1和第二多晶硅栅8.2或第三多晶硅栅8.3内部，另一端进入P型轻掺杂体区11内；ESD 保护二极管连接金属层包括第一金属层15.2、第二金属层15.3，第一金属层15.2、第二金属层15.3分别进入P型轻掺杂第一层多晶硅7两侧的N型重掺杂第一层多晶硅13内。

如图15所示，15.1为源极金属，将MOSFET的源极(N型重掺杂区12)和第三多晶硅栅8.3短接。所述第三多晶硅栅8.3在芯片内部与第一多晶硅栅8.1、第二多晶硅栅 8.2是互通的，也即，第一多晶硅栅8.1和第二多晶硅栅8.2与源极是短接的，达成了屏蔽栅结构之目的。

第一金属层15.2、第二金属层15.3为连接ESD保护二极管两端的金属，其中一端连接到MOSFET的源极，另一端连接到MOSFET的栅极，即，ESD保护二极管并联于 MOSFET的栅极和源极之间，达到ESD保护之目的。

通过上述之所述方法即可制造出本实用新型之所述集成ESD保护的屏蔽栅沟槽MOSFET，本实用新型相对于现有技术之优势在于：在本实用新型所公示的制造方法中，形成MOSFET屏蔽栅的多晶硅，和形成MOSFET的ESD保护二极管的多晶硅，是同一层多晶硅(第一层多晶硅)，而形成MOSFET的栅极的多晶硅，是第二层多晶硅；整个制造流程中只需要两层多晶硅方法，即可实现集成ESD保护的屏蔽栅沟槽MOSFET之器件结构，比传统方法减少了一层多晶硅方法，实现方法更简单，降低了制造复杂度和方法成本，现对于现有技术具有重大进步。

需在此说明的是，本实用新型中之所述光刻、刻蚀的方法、氧化方法、化学气相淀积的方法、光刻、离子注入的方法、高温扩散方法、光刻、刻蚀等方法均为本领域常用之方法，本实用新型不再对其之方法进行详细描述。

本实用新型的实施例公布的是较佳的实施例，但并不局限于此，本领域的普通技术人员，极易根据上述实施例，领会本实用新型的精神，并做出不同的引申和变化，但只要不脱离本实用新型的精神，都在本实用新型的保护范围内。

Claims (5)

1.一种集成ESD保护的屏蔽栅沟槽MOSFET，包括N型外延层(2)；所述N型外延层(2)位于N型衬底(1)之上，其特征在于：N型外延层(2)上开设有第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)，其中，第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)内分别填充有第一多晶硅栅(8.1)、第二多晶硅栅(8.2)和第三多晶硅栅(8.3)，其中，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)被内衬层(5)包围，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)在芯片内部相互连接；

位于第一多晶硅栅(8.1)、第二多晶硅栅(8.2)上方的第一沟槽(4.1)内分别设有第二层多晶硅(10)，位于第二层多晶硅(10)的侧壁、第一沟槽(4.1)的侧部区域的第一沟槽(4.1)与第二沟槽(4.2)之间分别设有栅氧化层(9)，栅氧化层(9)与N型外延层(2)之间填充有N型重掺杂区(12)和P型轻掺杂体区(11)，其中，N型重掺杂区(12)位于P型轻掺杂体区(11)之上；

所述第三多晶硅栅(8.3)顶部延伸至第三沟槽(4.3)外部，位于第三沟槽(4.3)内的第三多晶硅栅外围亦通过内衬层(5)位于第三沟槽(4.3)内，第三多晶硅栅(8.3)的顶部亦设有被所述栅氧化层(9)，且位于第三多晶硅栅(8.3)顶部的栅氧化层(9)与内衬层(5)接触并对第三多晶硅栅(8.3)包围；

所述第三沟槽(4.3)处的内衬层(5)水平向外延伸并止于所述第二沟槽(4.2)的边缘，位于第三沟槽(4.3)外部的内衬层(5)下方填充有硬掩模层(3)并通过该硬掩模层(3)置于N型外延层(2)之上；

所述第三沟槽(4.3)侧部的内衬层(5)之上设有被绝缘层包围的ESD保护二极管；所述栅氧化层之上设有介质层(14)；

还包括源极金属片(15.1)，源极金属片(15.1)位于介质层(14)之上并延伸出两端，其中一端贯穿硬掩模层(3)、栅氧化层(9)后进入第一多晶硅栅(8.1)、第二多晶硅栅(8.2)或第三多晶硅栅(8.3)内，另一端贯穿硬掩模层(3)、栅氧化层(9)后进入P型轻掺杂体区(11)内；

还包括两个ESD保护二极管连接金属层，两个ESD保护二极管连接金属层分别贯穿硬掩模层后与ESD保护二极管的两极连接。

2.如权利要求1所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)均为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。

3.如权利要求1所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述第二层多晶硅(10)为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。

4.如权利要求1所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述ESD保护二极管由P型轻掺杂的P型轻掺杂第一层多晶硅(7)和N型重掺杂的N型重掺杂第一层多晶硅(13)构成，其中，P型轻掺杂第一层多晶硅(7)位于N型重掺杂第一层多晶硅(13)的中间，且P型轻掺杂第一层多晶硅(7)和N型重掺杂第一层多晶硅(13)通过绝缘层包围，所述绝缘层为栅氧化层(9)；两个ESD保护二极管连接金属层分别贯穿介质层(14)、栅氧化层(9)后分别进入P型轻掺杂第一层多晶硅两端的N型重掺杂第一层多晶硅(13)内。

5.如权利要求4所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述P型轻掺杂第一层多晶硅(7)为P型轻掺杂，掺杂物为硼原子，掺杂浓度为每平方厘米1E14至1E15个。

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