KR20000014215A - 높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법 - Google Patents

높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법 Download PDF

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Abstract

전류 구동능력과 신뢰성이 향상된 전력 디모스(DMOS) 트랜지스터 및 그 제조방법에 대해 개시되어 있다. 이 디모스(DMOS)는 제1 도전형의 반도체기판에 형성된 제2 도전형의 반도체영역과, 반도체영역 내에 형성된 제2 도전형의 드레인과, 드레인 하부의 반도체영역 내에 형성되며, 제2 도전형의 고농도의 매몰 불순물층과, 반도체영역과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역(body region)과, 바디영역 내에 형성된 제2 도전형의 소오스와, 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극, 및 소오스 및 드레인과 각각 접속된 소오스전극 및 드레인전극을 구비하여 이루어진다.

Description

높은 신뢰도의 횡형 디모스 트랜지스터 및 그 제조방법
본 발명은 전력 반도체장치 및 그 제조방법에 관한 것으로, 특히 높은 신뢰도의 횡형 디모스(LDMOS) 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 사용되는 전력용 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 "MOSFET"이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 첫째, 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 둘째, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력용 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 디모스(DMOS; Double diffused MOSFET) 구조가 널리 사용되고 있다.
도 1은 종래의 횡형 DMOS(Lateral DMOS; LDMOS) 구조를 나타내는 단면도이다.
도 1을 참조하면, P형 반도체기판(2)에 단일 농도인 N웰(4)이 형성되어 있고, 이 N웰 내에는 N형의 불순물이 고농도로 도우프된 드레인(6)이 형성되어 있다. 그리고, 상기 N웰과 소정 거리 이격된 반도체기판에는 P형의 바디(body) 영역(8)이 형성되어 있고, 이 P형의 바디영역(8) 내에는 상기 바디영역의 바이어스를 조절하기 위한 P+불순물영역(10)과 N형의 불순물이 고농도로 도우프된 소오스(12)가 인접하여 형성되어 있다.
그리고, 상기 반도체기판의 표면에는 소자간 분리를 위한 필드절연막(14)이 형성되어 있고, 상기 반도체기판 상에는 게이트절연막(16)을 개재하여 게이트전극(18)이 형성되어 있다. 그 결과물 상에는 트랜지스터를 다른 도전층과 절연시키기 위한 층간절연막(20)이 형성되어 있고, 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인(6)과 접속된 드레인전극(22) 및 소오스(12)와 바이어스용 P+불순물영역(10)과 접속된 소오스전극(24)이 형성되어 있다.
상기한 종래의 LDMOS에 따르면, N웰(4)이 단일 농도 프로파일(profile)을 갖기 때문에 드레인(6)에 고전압이 인가되면 상기 드레인(6)이나 게이트전극(18) 가장자리 부분의 반도체기판에 전계(electric field)가 집중되어 낮은 전압에서도 브레이크 다운(breakdown)이 일어날 수 있다. 또한, 필드산화막(14) 형성시 N웰(4)에 이온주입되어 있던 불순물들의 분리(segregation) 때문에 필드산화막 하부의 불순물 농도가 벌크(bulk) 영역보다 고농도가 된다. 따라서, 이 부분에 전계가 집중되어 완전히 공핍되지 않은 상태에서 브레이크 다운이 발생하는 경우가 있다. 이러한 현상을 보완하기 위해 도 2와 같은 구조의 LDMOS가 제안되었다.
도 2는 종래의 LDMOS의 다른 예를 나타내는 단면도로서, 도 1과 동일한 부분에 대해서는 동일한 참조번호가 인용되었다.
도 2를 참조하면, 필드산화막 형성시 불순물의 분리에 의한 필드산화막 하부의 고농도화를 방지하여 고내압을 실현하기 위하여, 상기 필드산화막(14) 하부의 N웰(4) 내에 P형의 불순물영역(26)이 형성되어 있다. 그러나, 이 구조의 경우 상대적으로 전류특성이 저하된다는 단점이 있다.
도 3은 종래의 LDMOS의 또다른 예를 나타내는 단면도로서, 도 1 및 도 2의 구조에서 드레인전극 가장자리 쪽에 전계가 집중되어 브레이크 다운이 발생하는 것을 방지하기 위하여 제안된 구조이다. 도 2와 동일한 참조번호는 동일한 부분을 나타낸다.
도 3을 참조하면, 드레인(6) 가장자리에 해당되는 필드산화막(14) 상에 폴리실리콘을 이용하여 필드 플레이트(field plate)를 형성함으로써, 드레인전극(22) 가장자리의 N웰에 전계가 집중되는 것을 방지하여 보다 높은 내압을 유지할 수 있도록 하였다.
이상 예를 든 종래의 LDMOS들은 모두 베이스 저항과 핀치 저항이 큰 구조로서, 기생 NPN 바이폴라 트랜지스터의 동작을 방지하는데 어려움이 있으며, 브레이크 다운이 반도체기판의 벌크에서보다는 표면에서 발생하기 때문에, 소자의 신뢰도가 떨어지게 되고 이를 보완하기 위한 추가적인 소자가 필요하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 소자의 내압 특성을 향상시킬 수 있는 구조의 전력 DMOS 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 반도체기판의 표면 근처에서 브레이크 다운이 발생되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 구조의 전력 DMOS 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 상기한 구조의 전력 DMOS 트랜지스터를 제조하기 위한 적합한 제조방법을 제공하는 것이다.
도 1은 종래의 횡형 DMOS(LDMOS) 구조를 나타내는 단면도이다.
도 2는 종래의 LDMOS의 다른 예를 나타내는 단면도이다.
도 3은 종래의 LDMOS의 또다른 예를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 의한 LDMOS 트랜지스터를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 의한 LDMOS 트랜지스터를 도시한 단면도이다.
도 6 내지 도 10은 본 발명의 일 실시예에 의한 LDMOS 트랜지스터의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
2, 32....반도체기판 16, 34....게이트산화막
4, 36....N웰 38....P+하부 불순물영역
40....N-매몰 불순물층 42....N+매몰 불순물층
44....N형 에피택셜층 8, 46....P형 바디영역
26, 48...내압용 P형 불순물영역 50....N형 싱크영역
14, 52....필드산화막 18, 54....게이트
28, 56....필드 플레이트 10, 58....바이어스용 P+불순물영역
6, 60....드레인 12, 62....소오스
20, 64....층간절연막 22, 66....드레인전극
24, 68....소오스전극
상기 과제를 이루기 위하여 본 발명에 의한 전력 DMOS 트랜지스터는, 제1 도전형의 반도체기판과, 상기 반도체기판에 형성된 제2 도전형의 반도체영역과, 상기 반도체영역 내에 형성된 제2 도전형의 드레인과, 상기 드레인 하부의 상기 반도체영역 내에 형성되며, 제2 도전형의 고농도의 매몰 불순물층과, 상기 반도체영역과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역(body region)과, 상기 바디영역 내에 형성된 제2 도전형의 소오스와, 상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극, 및 상기 소오스 및 드레인과 각각 접속된 소오스전극 및 드레인전극을 구비하는 것을 특징으로 한다.
상기 드레인과 상기 고농도의 매몰 불순물층을 연결시키도록 형성된 제2 도전형의 싱크(sink) 영역을 더 구비할 수도 있다. 그리고, 상기 드레인의 하부에, 상기 고농도의 매몰 불순물층을 감싸는 모양의 저농도의 매몰 불순물층을 더 구비할 수도 있다.
그리고, 상기 바디영역의 하부에, 상기 바디영역의 바닥면과 접촉하도록 형성된 고농도의 제1 도전형의 제1 불순물영역을 더 구비하며, 상기 드레인과 소오스 사이의 상기 반도체영역의 표면에는 필드산화막이 형성되어 있으며, 상기 필드산화막의 하부에는, 소자의 내압특성을 향상시키기 위한 제1 도전형의 제2 불순물영역을 더 구비할 수 있다.
또한, 상기 바디영역 내에, 상기 소오스와 인접하며 상기 바디영역보다 불순물의 농도가 높은 제1 도전형의 제3 불순물영역을 더 구비할 수 있으며, 상기 드레인 양측의 상기 필드산화막 상에, 상기 드레인의 가장자리에 전계가 집중되는 것을 방지하기 위한 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 더 구비하는 것이 바람직하다.
상기 과제를 이루기 위하여 본 발명에 의한 다른 전력 DMOS 트랜지스터는, 제1 도전형의 반도체기판과, 상기 반도체기판에 형성된 제2 도전형의 반도체영역과, 상기 반도체영역 내에 형성된 제2 도전형의 드레인과, 상기 반도체영역과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역(body region)과, 상기 바디영역 내에 형성된 제2 도전형의 소오스와, 상기 바디영역의 하부에, 상기 바디영역의 바닥면과 접촉하도록 형성된 고농도의 제1 도전형의 제1 불순물영역과, 상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극, 및 상기 소오스 및 드레인과 각각 접속된 소오스전극 및 드레인전극을 구비하는 것을 특징으로 한다.
상기 바디영역 내에, 상기 소오스와 인접하며 상기 바디영역보다 불순물의 농도가 높은 제1 도전형의 제3 불순물영역을 더 구비할 수 있다.
그리고, 상기 드레인 하부의 상기 반도체영역 내에 형성된 제2 도전형의 고농도의 매몰 불순물층과, 상기 드레인과 상기 고농도의 매몰 불순물층을 연결시키도록 형성된 제2 도전형의 싱크(sink) 영역, 및 상기 드레인의 하부에 형성되며, 상기 고농도의 매몰 불순물층을 감싸는 모양의 저농도의 매몰 불순물층을 더 구비할 수 있다.
그리고, 상기 드레인과 소오스 사이의 상기 반도체영역의 표면에는 필드산화막이 형성되어 있으며, 상기 필드산화막의 하부에는, 소자의 내압특성을 향상시키기 위한 제1 도전형의 제2 불순물영역을 더 구비하고, 상기 드레인 양측의 상기 필드산화막 상에, 상기 드레인의 가장자리에 전계가 집중되는 것을 방지하기 위한 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 더 구비하는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 전력 DMOS 트랜지스터의 제조방법은, (a) 제1 도전형의 반도체기판의 소정 영역에, 상기 반도체기판 표면으로부터 매몰된 제2 도전형의 고농도의 매몰 불순물층을 형성하는 단계와, (b) 상기 매몰불순물층이 형성된 반도체기판 상에, 제2 도전형의 에피택셜층을 형성하는 단계와, (c) 상기 에피택셜층의 소정 영역에 바디영역(body region)을 형성하는 단계와, (d) 상기 매몰 불순물층과 바디영역 사이의 상기 에피택셜층의 표면에 필드산화막을 형성하는 단계와, (e) 상기 필드산화막의 일측 자장자리에 상기 바디영역의 일부와 오버랩된 게이트를 형성하는 단계와, (f) 상기 필드산화막 사이의 상기 에피택셜층 내에 제2 도전형의 드레인을 형성함과 동시에, 상기 바디영역내에 제2 도전형의 소오스를 형성하는 단계와, (g) 드레인 및 소오스가 형성된 결과물을 덮는 층간절연막을 형성하는 단계, 및 (h) 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인 및 소오스와 각각 접속하는 드레인전극 및 소오스전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 (a) 단계에서 상기 매몰 불순물층을 형성하기 전에, 상기 반도체기판에 제2 도전형의 웰을 형성하는 단계를 더 구비하고, 상기 (a) 단계 전에, 상기 반도체기판의 소정 영역에 제1 도전형의 불순물을 고농도로 이온주입 및 열처리하여 제1 불순물영역을 형성하는 단계를 더 구비하는 것이 바람직하다. 그리고, 상기 (a) 단계 후에는, 상기 고농도의 매몰 불순물층을 감싸는 모양의 제2 도전형의 저농도의 매몰 불순물층을 형성하는 단계를 더 구비할 수 있다. 이 때, 상기 고농도의 매몰 불순물층을 형성하기 위하여 주입한 불순물보다 확산계수가 큰 불순물을 이온주입한다.
그리고, 상기 (c) 단계에서 또는 (c) 단계 후에, 상기 바디영역과 소정 거리 이격된 상기 에피택셜층에, 소자의 내압특성을 향상시키기 위한 제1 도전형의 제2 불순물영역을 형성하는 단계를 더 구비할 수 있으며, 상기 (c) 단계 후에, 상기 고농도의 매몰 불순물층의 상면과 접촉하는 제2 도전형의 싱크(sink) 영역을 형성하는 단계를 더 구비하는 것이 바람직하다.
그리고, 상기 (e) 단계에서, 드레인과 인접하게 될 측의 상기 필드산화막 상에, 드레인의 가장자리에 전계가 집중되는 것을 방지하기 위한 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 함께 형성하는 것이 바람직하다.
본 발명에 따르면, 바디영역의 저항과 핀치저항이 종래보다 현저히 줄어들게 되어 래치-업(latch-up)을 효과적으로 방지할 수 있고, 소자의 신뢰도가 높아지며 스위칭 속도가 증가하게 된다. 또한, 드레인의 저항을 줄일 수 있어 전류구동 능력이 증가하게 되고, 브레이크 다운이 표면이 아닌 벌크에서 일어나게 하여 소자의 신뢰도를 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 4는 본 발명에 의한 LDMOS 트랜지스터를 도시한 단면도이다.
도 4를 참조하면, P형 반도체기판(32)에 단일 농도인 N웰(36)이 형성되어 있고, 이 N웰의 상부에는 N형의 에피택셜층(44)이 형성되어 있다. 상기 에피택셜층(44)의 상부 표면 아래에는 N형의 불순물이 고농도로 도우프된 드레인(60)이 형성되어 있고, 상기 N웰과 소정 거리 이격된 반도체기판에는 P형의 바디(body) 영역(46)이 형성되어 있고, 이 P형의 바디영역(46) 내에는 상기 바디영역의 바이어스를 조절하기 위한 P+불순물영역(58)과 N형의 불순물이 고농도로 도우프된 소오스(62)가 인접하여 형성되어 있다.
그리고, 상기 반도체기판의 표면에는 소자간 분리를 위한 필드절연막(52)이 형성되어 있고, 상기 필드절연막의 하부에는 소자의 내압특성을 향상시키기 위한 P형 불순물영역(48)이 형성되어 있다.
상기 바디영역(46)의 하부에는, 상기 바디영역의 바닥면과 접촉되도록 형성된 고농도의 P형 하부 불순물층(38)이 형성되어 있고, 상기 드레인(60)의 하부에는, N형의 싱크영역(50)과, 상기 싱크영역에 의해 상기 드레인과 연결되는 고농도 N형 불순물층(42)과, 상기 고농도 N형 불순물층을 감싸는 모양의 N_매몰 불순물층(40)이 각각 형성되어 있다. 바디영역(46) 하부의 고농도 P형 하부불순물층(38), N웰 영역(36), 고농도 N형 불순물층(42), N-매몰불순물층(40)의 농도가 P+, N-〈N0〈N+의 형태가 되는 것이 바람직하다.
한편, 상기 반도체기판 상에는 게이트절연막(34)을 개재하여 게이트전극(54)이 형성되어 있다. 상기 드레인(60) 양측의 상기 필드산화막(52) 상에는, 상기 드레인의 가장자리에 전계가 집중되는 것을 방지하기 위하여 폴리실리콘으로 이루어진 필드 플레이트(field plate)가 형성되어 있다.
그 결과물 상에는 트랜지스터를 다른 도전층과 절연시키기 위한 층간절연막(64)이 형성되어 있고, 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인(60)과 접속된 드레인전극(66) 및 소오스(62)와 바이어스용 P+불순물영역(58)과 접속된 소오스전극(68)이 각각 형성되어 있다.
상기한 구조의 본 발명의 LDMOS 트랜지스터에 의하면, P형 바디영역(46)의 아래에 고농도 P형 하부 불순물층(38)을 형성함으로써, 바디영역의 저항과 핀치저항이 종래보다 현저히 줄어들게 되어 래치-업(latch-up)을 효과적으로 방지할 수 있고, 소자의 신뢰도가 높아지며 스위칭 속도가 증가하게 된다.
그리고, 드레인(60)의 하부에 고농도 N형 매몰 불순물층(42)과, 싱크영역(50) 및 N_매몰층(40)을 각각 형성함으로써, 드레인의 저항을 줄일 수 있어 전류구동 능력이 증가하게 된다.
또한, 고농도 N형 매몰 불순물층(42)과 고농도 P형 하부 불순물층(38)을 이용하여 소자의 수평방향의 농도 프로파일을 P+→P0→N-→N0→N+의 형태가 되도록 할 수 있다. 이렇게 하면, 브레이크 다운은 고농도 N형 매몰불순물층과 고농도 P형 하부 불순물층의 거리에 의해 결정되게 되어 브레이크 다운이 소자의 표면이 아니라 항상 벌크에서 발생하게 되므로 소자의 신뢰도가 높아진다.
도 5는 본 발명에 의한 전력 LDMOS 트랜지스터의 다른 예를 도시한 단면도로서, 도 4의 구조에서 N웰(도 4의 36)이 생략된 구조를 나타낸다.
다음은, 도 4 및 도 5에 도시된 본 발명에 의한 전력 LDMOS 트랜지스터의 제조방법을 첨부 도면을 참조하여 설명한다.
도 6 내지 도 10은 본 발명의 일 실시예에 의한 LDMOS 트랜지스터의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 6을 참조하면, 비저항이 50 ∼ 100Ω·㎝ 정도인 P형의 반도체기판(32)에 6000Å 정도의 열산화막을 성장시켜 패드 산화막(34)을 형성한 다음, 상기 패드 산화막 상에 1,000Å 정도의 질화막(도시되지 않음)을 형성한다. 사진공정을 이용하여 N웰이 형성될 영역의 상기 질화막을 제거하여 N웰 영역을 한정한 다음, 이 영역에 N형의 불순물을 이온주입하여 N웰용 불순물층을 형성한다.
다음에, 반도체기판을 산화시켜 상기 질화막이 제거된 영역에 산화막(도시되지 않음)을 형성함과 동시에, N웰용 불순물층의 불순물들을 확산시켜 N웰(36)을 형성한다. 이 N웰 형성 공정은 필요에 따라 생략하여, 최종적으로 도 5와 같은 구조를 제조할 수도 있다.
이어서, 질화막을 제거한 후 상기 산화막을 마스크로 사용하여 P형의 불순물을 이온주입한 다음 확산공정을 통해 고농도의 P형 하부 불순물층(38)을 형성한다. 다음, 사진공정을 통해 소정 영역을 한정한 다음, 이 영역에 N형의 불순물을 고농도로 이온주입한 다음 확산시켜 N+매몰층(42)을 형성한다. 상기 N+매몰층(42) 형성후 상기 반도체기판에 N형의 불순물을 저농도로 이온주입하고, 상기 N+매몰층과 동시에 확산시켜 상기 N+매몰층을 감싸는 형태의 N_매몰층(40)을 형성하는 공정을 추가할 수도 있다. 이 때, 인(P) 또는 비소(As)와 같이 확산계수가 서로 다른 이온을 주입하면, 도시된 바와 같이 깊이가 서로 다른 매몰층을 형성할 수가 있다.
도 7을 참조하면, 통상의 에피택셜 성장법을 이용하여 도 6의 결과물의 상부에 N형의 에피택셜층(44)을 형성한다. 이 때, N-매몰층(40), N+매몰층(42) 및 고농도 P형 하부 불순물층(38)의 불순물이 상측으로 확산되어 도시된 바와 같은 형태를 갖는다.
다음에, 통상의 사진공정을 이용하여 바디영역(body region)이 형성될 영역을 한정한 다음, 상기 한정된 영역에 P형의 불순물을 이온주입하여 바디영역을 형성하기 위한 불순물층을 형성한다. 이어서, 통상의 사진공정과 이온주입 공정을 실시하여, 소자의 고내압을 유지하고 에피택셜층 표면에서의 브레이크 다운의 발생을 방지하기 위한 P형 불순물영역용 불순물층을 형성한다. 상기 바디영역과 P형 불순물영역을 형성하기 위한 사진공정 및 이온주입 공정은 한번의 공정으로 동시에 실시할 수도 있다.
이어서, 사진공정을 실시하여 N형의 불순물이 주입될 소정 영역을 한정하고, 이 영역에 N형의 불순물을 이온주입하여 N형의 싱크영역(sink region)을 형성하기 위한 불순물층을 형성한다(이 싱크영역은 필요에 따라 형성하지 않을 수도 있다).
다음에, 소정의 온도에서 열처리를 실시하여 상기 불순물층들의 불순물을 확산시켜 바디영역(46), 브레이크 다운 방지용 P형 불순물영역(48), 그리고 N형의 싱크영역(50)을 형성한다. 이 때, 이온주입 에너지, 열처리 온도 및 열처리 시간을 적절히 조절함으로써, 도시된 것처럼 바디영역(46)과 N형 싱크영역(50)이 각각 고농도 P형 하부 불순물층(38)과 N+매몰층(42)과 접촉되도록 한다.
도 8을 참조하면, 도 7의 결과물의 전면에 마스크용 질화막(도시되지 않음)을 형성한 후 사진식각 공정으로 상기 질화막을 패터닝하여 반도체기판의 소정 영역을 노출시킨 다음, 상기 노출된 영역에 필드산화막(52)을 형성한다.
다음에, 상기 질화막을 제거한 다음 그 결과물의 전면에 폴리실리콘을 증착하고 포클(POCl3)로 도핑시킨 다음, 사진식각 공정으로 상기 폴리실리콘막을 패터닝하여 게이트전극(54)을 형성함과 동시에, 드레인의 가장자리에 전계가 집중되는 것을 방지하기 위한 플레이트(56)를 필드산화막(52)의 일측 상부에 형성한다.
도 9를 참조하면, 사진공정과 이온주입 공정을 이용하여 바디영역의 바이어스를 조절하기 위한 P+불순물영역(58)을 형성한다. 다음에, 사진공정을 실시하여 소오스와 드레인이 형성될 영역을 한정한 후, 상기 한정된 영역에 N형의 불순물을 고농도로 이온주입함으로써 드레인이 될 불순물층과 소오스가 될 불순물층을 형성한다.
도 10을 참조하면, 도 9의 결과물의 전면에 예를 들어 산화막을 증착한 후 치밀화(densification)를 실시하고, 예를 들어 저온 산화막 또는 보론-인을 함유한 산화막(BPSG)과 같은 흐름성이 있는 산화막을 증착한 후 리플로우(reflow)를 실시함으로써 층간절연막(64)을 형성한다. 상기 리플로우(reflow)를 위한 열공정에서 상기 드레인 및 소오스가 될 불순물층의 불순물들이 확산하여 N+드레인(60) 및 N+소오스(62)가 형성된다.
계속해서, 사진식각 공정을 통하여 상기 층간절연막(64)을 부분적으로 식각하여 소오스 및 드레인의 일부를 노출시킨 다음, 결과물 상에 금속을 증착한 후 패터닝함으로써 드레인전극(66) 및 소오스전극(68)을 형성한다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능하다.
상술한 본 발명에 의한 LDMOS 트랜지스터 및 그 제조방법에 따르면, 다음과 같은 효과들을 얻을 수 있다.
첫째, P형 바디영역(46)의 아래에 고농도 P형의 하부 불순물층(38)을 형성함으로써, 바디영역의 저항과 핀치저항이 종래보다 현저히 줄어들게 되어 래치-업(latch-up)을 효과적으로 방지할 수 있고, 소자의 신뢰도가 높아지며 스위칭 속도가 증가하게 된다.
둘째, 드레인(60)의 하부에 N+매몰층(42)을 형성함으로써, 드레인의 저항을 줄일 수 있어 전류구동 능력이 증가하게 된다.
셋째, 고농도의 N+매몰층(42)과 고농도의 P+하부 불순물층(38)을 사용하여 소자의 수평방향의 농도 프로파일을 P+→P0→N-→N0→N+의 형태가 되도록 할 수 있다. 이렇게 하면, 브레이크 다운은 N+매몰층과 P+하부 불순물층의 거리에 의해 결정되게 되어 브레이크 다운이 소자의 표면이 아니라 항상 벌크에서 발생하게 되므로 소자의 신뢰도가 높아진다.

Claims (29)

  1. 제1 도전형의 반도체기판;
    상기 반도체기판에 형성된 제2 도전형의 반도체영역;
    상기 반도체영역 내에 형성된 제2 도전형의 드레인;
    상기 드레인 하부의 상기 반도체영역 내에 형성되며, 제2 도전형의 고농도의 매몰 불순물층;
    상기 반도체영역과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역(body region);
    상기 바디영역 내에 형성된 제2 도전형의 소오스;
    상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극; 및
    상기 소오스 및 드레인과 각각 접속된 소오스전극 및 드레인전극을 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  2. 제1항에 있어서, 상기 드레인과 상기 고농도의 매몰 불순물층을 연결시키도록 형성된 제2 도전형의 싱크(sink) 영역을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  3. 제2항에 있어서, 상기 제2 도전형은 N형이며,
    상기 드레인, 고농도의 매몰 불순물층, 및 싱크영역 불순물의 농도가 N++＞N+＞N0인 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  4. 제1항에 있어서, 상기 드레인의 하부에,
    상기 고농도의 매몰 불순물층을 감싸는 모양의 저농도의 매몰 불순물층을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  5. 제1항에 있어서, 상기 제2 도전형의 반도체영역은,
    제2 도전형의 에피택셜층인 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  6. 제1항에 있어서, 상기 제2 도전형의 반도체영역은,
    제2 도전형의 웰 영역과, 상기 웰의 상부에 형성된 제2 도전형의 에피택셜층으로 이루어진 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  7. 제1항에 있어서, 상기 바디영역의 하부에,
    상기 바디영역의 바닥면과 접촉하도록 형성된 고농도의 제1 도전형의 제1 불순물영역을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  8. 제1항에 있어서, 상기 드레인과 소오스 사이의 상기 반도체영역의 표면에는 필드산화막이 형성되어 있으며,
    상기 필드산화막의 하부에는, 소자의 내압특성을 향상시키기 위한 제1 도전형의 제2 불순물영역을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  9. 제1항에 있어서, 상기 바디영역 내에,
    상기 소오스와 인접하며, 상기 바디영역보다 불순물의 농도가 높은 제1 도전형의 제3 불순물영역을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  10. 제8항에 있어서, 상기 드레인 양측의 상기 필드산화막 상에,
    상기 드레인의 가장자리에 전계가 집중되는 것을 방지하기 위한 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  11. 제1 도전형의 반도체기판;
    상기 반도체기판에 형성된 제2 도전형의 반도체영역;
    상기 반도체영역 내에 형성된 제2 도전형의 드레인;
    상기 반도체영역과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역(body region);
    상기 바디영역 내에 형성된 제2 도전형의 소오스;
    상기 바디영역의 하부에, 상기 바디영역의 바닥면과 접촉하도록 형성된 고농도의 제1 도전형의 제1 불순물영역;
    상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극; 및
    상기 소오스 및 드레인과 각각 접속된 소오스전극 및 드레인전극을 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  12. 제11항에 있어서, 상기 바디영역 내에,
    상기 소오스와 인접하며, 상기 바디영역보다 불순물의 농도가 높은 제1 도전형의 제3 불순물영역을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  13. 제11항에 있어서, 상기 드레인 하부의 상기 반도체영역 내에 형성된 제2 도전형의 고농도의 매몰 불순물층을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  14. 제13항에 있어서, 상기 드레인과 상기 고농도의 매몰 불순물층을 연결시키도록 형성된 제2 도전형의 싱크(sink) 영역; 및
    상기 드레인의 하부에 형성되며, 상기 고농도의 매몰 불순물층을 감싸는 모양의 저농도의 매몰 불순물층을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  15. 제14항에 있어서, 상기 제2 도전형은 N형이며,
    상기 드레인, 고농도의 매몰 불순물층, 및 싱크영역 불순물의 농도가 N++＞N+＞N0인 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  16. 제11항에 있어서, 상기 제2 도전형의 반도체영역은,
    제2 도전형의 에피택셜층인 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  17. 제11항에 있어서, 상기 제2 도전형의 반도체영역은,
    제2 도전형의 웰 영역과, 상기 웰 영역의 상부에 형성된 제2 도전형의 에피택셜층으로 이루어진 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  18. 제11항에 있어서, 상기 드레인과 소오스 사이의 상기 반도체영역의 표면에는 필드산화막이 형성되어 있으며,
    상기 필드산화막의 하부에는, 소자의 내압특성을 향상시키기 위한 제1 도전형의 제2 불순물영역을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  19. 제11항에 있어서, 상기 드레인 양측의 상기 필드산화막 상에,
    상기 드레인의 가장자리에 전계가 집중되는 것을 방지하기 위한 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터.
  20. (a) 제1 도전형의 반도체기판의 소정 영역에, 상기 반도체기판 표면으로부터 매몰된 제2 도전형의 고농도의 매몰 불순물층을 형성하는 단계;
    (b) 상기 매몰불순물층이 형성된 반도체기판 상에, 제2 도전형의 에피택셜층을 형성하는 단계;
    (c) 상기 에피택셜층의 소정 영역에 바디영역(body region)을 형성하는 단계;
    (d) 상기 매몰 불순물층과 바디영역 사이의 상기 에피택셜층의 표면에 필드산화막을 형성하는 단계;
    (e) 상기 필드산화막의 일측 자장자리에 상기 바디영역의 일부와 오버랩된 게이트를 형성하는 단계;
    (f) 상기 필드산화막 사이의 상기 에피택셜층내에 제2 도전형의 드레인을 형성함과 동시에, 상기 바디영역 내에 제2 도전형의 소오스를 형성하는 단계;
    (g) 드레인 및 소오스가 형성된 결과물을 덮는 층간절연막을 형성하는 단계; 및
    (h) 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인 및 소오스와 각각 접속하는 드레인전극 및 소오스전극을 형성하는 단계를 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  21. 제20항에 있어서, 상기 (a) 단계에서,
    상기 매몰 불순물층을 형성하기 전에, 상기 반도체기판에 제2 도전형의 웰을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  22. 제20항에 있어서, 상기 (a) 단계 전에,
    상기 반도체기판의 소정 영역에 제1 도전형의 불순물을 고농도로 이온주입 및 열처리하여 제1 불순물영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  23. 제20항에 있어서, 상기 (a) 단계 후에,
    상기 고농도의 매몰 불순물층을 감싸는 모양의 제2 도전형의 저농도의 매몰 불순물층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  24. 제23항에 있어서, 상기 저농도의 매몰 불순물층을 형성하는 단계에서,
    상기 고농도의 매몰 불순물층을 형성하기 위하여 주입한 불순물보다 확산계수가 큰 불순물을 이온주입하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  25. 제24항에 있어서, 상기 고농도의 매몰 불순물층은 비소(As)로 도우프시키고,
    상기 저농도의 매몰 불순물층은 인(P)으로 도우프시키는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  26. 제20항에 있어서, 상기 (c) 단계에서 또는 (c) 단계 후에,
    상기 바디영역과 소정 거리 이격된 상기 에피택셜층에, 소자의 내압특성을 향상시키기 위한 제1 도전형의 제2 불순물영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  27. 제20항에 있어서, 상기 (c) 단계 후에,
    상기 고농도의 매몰 불순물층의 상면과 접촉하는 제2 도전형의 싱크(sink) 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  28. 제27항에 있어서, 상기 제2 도전형은 N형이며,
    상기 드레인, 싱크영역 및 고농도의 매몰 불순물층의 불순물의 농도가 N-〈N0〈N+가 되도록 형성하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
  29. 제20항에 있어서, 상기 (e) 단계에서,
    드레인과 인접하게 될 측의 상기 필드산화막 상에, 드레인의 가장자리에 전계가 집중되는 것을 방지하기 위한 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 함께 형성하는 것을 특징으로 하는 전력 디모스(DMOS) 트랜지스터의 제조방법.
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