CN108807502B - 一种nldmos器件和ldmos功率器件的制造方法 - Google Patents
一种nldmos器件和ldmos功率器件的制造方法 Download PDFInfo
- Publication number
- CN108807502B CN108807502B CN201810588296.1A CN201810588296A CN108807502B CN 108807502 B CN108807502 B CN 108807502B CN 201810588296 A CN201810588296 A CN 201810588296A CN 108807502 B CN108807502 B CN 108807502B
- Authority
- CN
- China
- Prior art keywords
- type
- drift region
- type drain
- drain drift
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 52
- 238000005468 ion implantation Methods 0.000 claims abstract description 99
- 238000002955 isolation Methods 0.000 claims abstract description 98
- 238000001259 photo etching Methods 0.000 claims abstract description 46
- 230000005669 field effect Effects 0.000 claims abstract description 37
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 31
- 238000000206 photolithography Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 15
- 239000000126 substance Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种全隔离型的NLDMOS器件和LDMOS功率器件的制造方法,该方法包括在位于N型埋层之上的外延层的表面进行介质层沉积,对介质层进行光刻去掉多余的介质层形成场效应氧化层,以及对外延层进行光刻和第一次离子注入,分别采用PGRD光罩和NGRD光罩对外延层进行光刻和离子注入分别形成P型漏极漂移区和N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,以形成与N型埋层之间的P型隔离结构,然后在P型漏极漂移区内形成P型阱区,在N型漏极漂移区内形成N型阱区,在场效应氧化层之上形成栅极结构。本发明简化了具有表面场效应氧化层结构的半导体器件的制造工艺流程。
Description
技术领域
本发明涉及集成电路技术领域,特别涉及一种全隔离型的NLDMOS器件的制造方法和全隔离型的LDMOS功率器件的制造方法。
背景技术
横向扩散金属氧化物半导体(Laterally Diffused Metal OxideSemiconductor,LDMOS)器件,导通电阻是其中一个重要的指标,其影响了LDMOS器件的性能。在LDMOS功率器件,为了提高LDMOS器件的性能,通常在LDMOS器件的NLDMOS器件区设置表面场氧化层代替嵌入式场氧化层,在PLDMOS器件区仍然采用嵌入式场氧化层,其中NLDMOS是指N型LDMOS,PLDMOS是指P型LDMOS。请参考图1,现有的全隔离型的NLDMOS器件包括形成在衬底(未图示)上的N型埋层NBL和P型埋层PBL,形成在NBL和PBL之上的外延层EPI,分别形成在EPI内的多个P型漏极漂移区Pdrift和多个N型漏极漂移区Ndrift,以及分别形成在Pdrift和Ndrift之内的P型阱区Pwell和N型阱区Nwell,重掺杂的P型和N型离子注入区P+和N+,形成在EPI表面上的场效应氧化层GO,形成在GO之上的栅极结构Gate,位于栅极结构Gate下方及其两侧的Pdrift、Ndrift和Pdrift与NBL之间形成有P型隔离结构PB,位于PB两侧的Ndrift与NBL接触,位于NBL之上的Ndrift与相邻的Pdrift之间设置有浅沟槽隔离结构STI。其中,全隔离型LDMOS,是指N型漏极漂移区Ndrift和NBL需要承受电压,因此需要形成P型隔离结构。有些LDMOS是不需要这个Ptype的,NGRD和NBL之间无明确的电压要求。
现有技术中全隔离型的NLDMOS器件的制造方法如下:
步骤01,提供衬底;
步骤02,在衬底上形成N型埋层和P型埋层;
步骤03,在N型埋层和P型埋层之上形成外延层;
步骤04,对外延层进行光刻,并在光刻形成的凹槽内填充介质进行蚀刻,以及对填充后的介质进行化学机械研磨,使介质平坦化后形成浅沟槽隔离结构;
步骤05,在位于N型埋层之上的外延层的表面进行介质层沉积;
步骤06,采用PGRD光罩对介质层进行光刻去掉多余的介质层形成场效应氧化层对暴露外延层进行离子注入形成P型漏极漂移区;
步骤07,采用NGRD光罩对介质层进行光刻,使场效应氧化层分割成两部分,以及对外延层进行离子注入形成N型漏极漂移区;
步骤08,通过P型漏极漂移区和N型漏极漂移区向下进行光刻和离子注入形成与N型埋层之间的P型隔离结构;
步骤09,在N型漏极漂移区内进行光刻和离子注入形成N型阱区;
步骤10,在P型漏极漂移区内进行光刻和离子注入形成P型阱区;
步骤11,在场效应氧化层之上形成栅极结构;
步骤12,形成重掺杂的P型离子注入区和N型离子注入区。
该全隔离型的NLDMOS器件制造方法,其是以PGRD光罩定义场效应氧化层的,即通过PGRD光罩对沉积的介质层进行光刻去掉非多余的介质层,形成位于外延层表面之上的场效应氧化层,在采用PGRD光罩形成P型漏极漂移区、P型阱区和N型阱区的工艺制程中均需要蚀刻的步骤,其制程工艺流程复杂。另外,该方法中PGRD光罩是为了PLDMOS的漏极漂移区的离子注入,所以用了PGRD光罩来定义场效应氧化层,PLDMOS只能使用传统的STI来做场效应氧化层,这样的后果就是导通电阻无法降低。
发明内容
本发明所要解决的技术问题是,提供了一种全隔离型的NLDMOS器件的制造方法和全隔离型的LDMOS功率器件的制造方法,以简化具有表面场效应氧化层结构的半导体器件的制造工艺流程。
为了解决上述技术问题,本发明提供一种全隔离型的NLDMOS器件的制造方法,包括以下步骤:
提供衬底;
在衬底之上形成N型埋层和P型埋层;
在N型埋层和P型埋层之上形成外延层;
对外延层进行光刻、蚀刻和化学机械研磨形成浅沟槽隔离结构;
在位于N型埋层之上的外延层的表面进行介质层沉积;
采用同一掩模板对介质层进行光刻去掉多余的介质层形成场效应氧化层,以及对外延层进行光刻和第一次离子注入形成P型漏极漂移区与N型埋层之间的P型隔离结构以及形成N型漏极漂移区与N型埋层之间的预制P型隔离结构;
采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区。
在场效应氧化层之上形成栅极结构。
进一步的,本发明提供的全隔离型的NLDMOS器件的制造方法,所述采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区的步骤顺序依次包括:
首先,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区;
其次,对位于N型漏极漂移区的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构;
再次,采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区;
最后,在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区。
进一步的,本发明提供的全隔离型的NLDMOS器件的制造方法,所述采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区的步骤顺序依次包括:
首先,采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区;
其次,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区;
再次,对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构;
最后,在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区。
进一步的,本发明提供的全隔离型的NLDMOS器件的制造方法,所述采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区的步骤顺序依次包括:
首先,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区;
其次,对N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构;
再次,在N型漏极漂移区内形成N型阱区;
然后,采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区;
最后,在P型漏极漂移区内形成P型阱区。
进一步的,本发明提供的全隔离型的NLDMOS器件的制造方法,所述采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区的步骤顺序依次包括:
首先,采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区;
其次,在P型漏极漂移区内形成P型阱区;
再次,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区;
然后,对N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构;
最后,在N型漏极漂移区内形成N型阱区。
进一步的,本发明提供的全隔离型的NLDMOS器件的制造方法,所述第一次离子注入和第二离子注入的离子源相同。
进一步的,本发明提供的全隔离型的NLDMOS器件的制造方法,所述离子源为硼。
进一步的,本发明提供的全隔离型的NLDMOS器件的制造方法,所述场效应氧化层为复合结构,包括形成于衬底之上的氧化物和氮化物。
进一步的,本发明提供的全隔离型的NLDMOS器件的制造方法,所述氧化物为二氧化硅,所述氮化物为氮化硅。
与现有技术相比,本发明提供的全隔离型的NLDMOS器件的制造方法,其是先对介质层进行光刻形成均效应氧化层,然后对外延层进行光刻和第一次离子注入形成P型漏极漂移区与N型埋层之间的P型隔离结构和N型漏极漂移区与N型埋层之间的预制P型隔离结构,其次是形成P型漏极漂移区和N型漏极漂移区,其次N型漏极漂移区下方的隔离结构进行第二次离子注入形成N型漏极漂移区与N型埋层之间的隔离结构,然后形成P型漏极漂移区和N型漏极漂移区,最后形成栅极结构和P型离子注入区和N型离子注入区。由此可知,本发明是采用一块掩模板去掉多余的介质层来定义场效应氧化层的,相对于传统的P型隔离结构未增加掩模板的形成步骤,仅是改变了形成P型隔离结构的先后顺序,以在形成P型漏极漂移区和N型漏极漂移区的工艺制程中,无需蚀刻的工艺制程,也就是说,本发明相对于现有技术来说,至少省略了P型漏极漂移区或N型漏极漂移区工艺制程中蚀刻步骤,从而简化了具有表面场效应氧化层结构的半导体器件的制造工艺流程,提高了半导体器件的生产效率。
为了解决上述技术问题,本发明还提供一种全隔离型的LDMOS功率器件的制造方法,包括以下步骤;
采用上述的全隔离型的NLDMOS器件的制造方法在NLDMOS器件区的外延层的表面形成NLDMOS器件的场效应氧化层;
采用与上述的全隔离型的NLDMOS器件的制造方法相反工艺的PLDMOS器件的制造方法在PLDMOS器件区的外延层的表面形成PLDMOS器件的场效应氧化层。
与现有技术相比,本发明提供的全隔离型的LDMOS功率器件的制造方法,其是先形成与埋层之间的隔离结构,再进行P型漏极漂移区、N型漏极漂移区、P型阱区和N型阱区的工艺步骤,从而使LDMOS功率器件等半导体器件中的PLDMOS器件和NLDMOS器件均形成表面场氧化层结构。相对于传统的PLDMOS器件为沟槽嵌入式的场效应氧化层来说,降低了PLDMOS器件的导通电阻,从而能够形成导通电阻较低的半导体器件,提高半导体器件的性能。相对于LDMOS功率器件来说,本发明不仅简化了半导体器件的制造工艺流程,而且还能够制造出同时具有表面场效应氧化层结构的PLDMOS器件和NLDMOS器件的半导体器件。
附图说明
图1是NLDMOS器件的剖面结构示意图;
图2是本发明一实施例的NLDMOS器件的结构示意图;
图3是本发明一实施例的NLDMOS器件的工艺流程图。
具体实施方式
下面结合附图对本发明作详细描述:
请参考图2和图3,本发明实施例提供一种全隔离型的NLDMOS器件的制造方法,包括以下步骤:
步骤110,提供衬底(未图示)。其中衬底为P型硅衬底,也可以其它替代材料。
步骤120,在衬底之上形成N型埋层NBL和P型埋层PBL。
步骤130,在N型埋层NBL和P型埋层PBL之上形成外延层EPI。
步骤140,对外延层EPI进行光刻、蚀刻和化学机械研磨形成浅沟槽隔离结构STI;其中对外延层EPI光刻后形成凹槽,在凹槽内填充介质进行蚀刻,之后对填充介质采用化学机械研磨CMP进行平坦化介质以形成浅沟槽隔离结构。
步骤150,在位于N型埋层NBL之上的外延层EPI的表面进行介质层沉积;
步骤160,采用同一掩模板对介质层进行光刻去掉多余的介质层形成场效应氧化层GO,以及对外延层EPI进行光刻和第一次离子注入形成P型漏极漂移区Pdrift与N型埋层NBL之间的P型隔离结构PB以及形成N型漏极漂移区Ndrift与N型埋层NBL之间的预制P型隔离结构PB。其中,去掉多余的介质层形成场效应氧化层GO中保留的介质层包括覆盖P型漏极漂移区中的部分介质层和保留N型漏极漂移区中的部分介质层,其余部分为去掉区域。其中N型漏极漂移区上方的部分介质层去掉后,场效应氧化层GO被分割为对称的镜像结构。
步骤170,采用PGRD光罩对外延层EPI进行光刻和离子注入形成P型漏极漂移区Pdrift,采用NGRD光罩对外延层EPI进行光刻和离子注入形成N型漏极漂移区Ndrift,同时对位于N型漏极漂移区Ndrift下方的预制P型隔离结构PB进行第二次离子注入,形成N型漏极漂移区Ndrift与N型埋层NBL之间的P型隔离结构PB,并在P型漏极漂移区Pdrift内形成P型阱区,以及在N型漏极漂移区Ndrift内形成N型阱区。请参考图2,本发明实施例形成的PB,位于Ndrift下方的由于进行二次离子注入,因此,其掺杂大于位于Pdrift下方的PB。
步骤180,在场效应氧化层GO之上形成栅极结构Gate。
其中,形成步骤107可以通过以下四种方案实现。
方案一
步骤1071,采用NGRD光罩对外延层EPI进行光刻和离子注入形成N型漏极漂移区Ndrift;
步骤1072,对位于N型漏极漂移区Ndrift的预制P型隔离结构PB进行第二次离子注入,形成N型漏极漂移区Ndrift与N型埋层NBL之间的P型隔离结构PB;
步骤1073,采用PGRD光罩对外延层EPI进行光刻和离子注入形成P型漏极漂移区Pdrift;
步骤1074,在P型漏极漂移区Pdrift内形成P型阱区,以及在N型漏极漂移区Ndrift内形成N型阱区。其中步骤1074中,P型阱区和N型阱区的顺序可以替换。
方案二
步骤2071,采用PGRD光罩对外延层EPI进行光刻和离子注入形成P型漏极漂移区Pdrift;
步骤2072,采用NGRD光罩对外延层EPI进行光刻和离子注入形成N型漏极漂移区Ndrift;
步骤2073,对位于N型漏极漂移区Ndrift下方的预制P型隔离结构PB进行第二次离子注入,形成N型漏极漂移区Ndrift与N型埋层NBL之间的P型隔离结构PB;
步骤2074,在P型漏极漂移区Pdrift内形成P型阱区,以及在N型漏极漂移区Ndrift内形成N型阱区。其中步骤2074中,P型阱区和N型阱区的顺序可以替换。
方案三
步骤3071,采用NGRD光罩对外延层EPI进行光刻和离子注入形成N型漏极漂移区Ndrift;
步骤3072,对N型漏极漂移区Ndrift下方的预制P型隔离结构PB进行第二次离子注入,形成N型漏极漂移区Ndrift与N型埋层NBL之间的P型隔离结构PB;
步骤3073,在N型漏极漂移区Ndrift内形成N型阱区;
步骤3074,采用PGRD光罩对外延层EPI进行光刻和离子注入形成P型漏极漂移区Pdrift;
步骤3075,在P型漏极漂移区Pdrift内形成P型阱区。
方案四
步骤4071,采用PGRD光罩对外延层EPI进行光刻和离子注入形成P型漏极漂移区Pdrift;
步骤4072,在P型漏极漂移区Pdrift内形成P型阱区;
步骤4073,采用NGRD光罩对外延层EPI进行光刻和离子注入形成N型漏极漂移区Ndrift;
步骤4074,对N型漏极漂移区Ndrift下方的预制P型隔离结构PB进行第二次离子注入,形成N型漏极漂移区Ndrift与N型埋层NBL之间的P型隔离结构PB;
步骤4075,在N型漏极漂移区Ndrift内形成N型阱区。
本发明实施例提供的全隔离型的NLDMOS器件的制造方法,其是先对介质层进行光刻形成场效应氧化层GO,然后对外延层EPI进行光刻和第一次离子注入形成P型漏极漂移区Pdrift与N型埋层NBL之间的P型隔离结构PB和N型漏极漂移区Ndrift与N型埋层NBL之间的预制P型隔离结构PB,然后是形成P型漏极漂移区Pdrift和N型漏极漂移区Ndrift,其次N型漏极漂移区Ndrift下方的隔离结构进行第二次离子注入形成N型漏极漂移区Ndrift与N型埋层NBL之间的隔离结构,然后形成P型漏极漂移区和N型漏极漂移区,最后形成栅极结构Gate和P型离子注入区和N型离子注入区。由此可知,本发明是采用一块掩模板来定义场效应氧化层GO的,相对于相对于传统的P型隔离结构未增加掩模板的形成步骤,仅是改变了形成P型隔离结构PB的先后顺序,以在形成P型漏极漂移区Pdrift和N型漏极漂移区Ndrift的工艺制程中,无需蚀刻的工艺制程,也就是说,本发明相对于现有技术来说,至少省略了P型漏极漂移区或N型漏极漂移区工艺制程中蚀刻步骤,从而简化了具有表面场效应氧化层结构的半导体器件的制造工艺流程,提高了半导体器件的生产效率。
本发明实施例在形成栅极结构Gate之后,还可以包括形成重掺杂的P型离子注入区和N型离子注入区形成源漏区,以及引出电极的步骤。
本发明实施例提供的全隔离型的NLDMOS器件的制造方法,第一次离子注入和第二离子注入的离子源相同,均为硼,也可以采用其它P型离子源。
为了形成较好的场效应氧化层GO结构,本发明实施例提供的全隔离型的NLDMOS器件的制造方法,所述场效应氧化层GO为复合结构,包括形成于衬底之上的氧化物和氮化物。其中氧化物为二氧化硅,氮化物为氮化硅。
根据本发明的理念,可以采用与上述的全隔离型的NLDMOS器件的制造方法相反工艺制造PLDMOS器件,即先形成与埋层之间的隔离结构,再形成漂移区和阱区的步骤,注入工艺中的离子注入的类型与NLDMOS器件相反。
本发明实施例还提供一种全隔离型的LDMOS功率器件的制造方法,包括以下步骤;
采用如上述的全隔离型的NLDMOS器件的制造方法在NLDMOS器件区的外延层EPI的表面形成NLDMOS器件的场效应氧化层GO;
采用与上述的全隔离型的NLDMOS器件的制造方法相反工艺的PLDMOS器件的制造方法在PLDMOS器件区的外延层EPI的表面形成PLDMOS器件的场效应氧化层GO。
本发明提供的全隔离型的LDMOS功率器件的制造方法,其是先形成与埋层之间的隔离结构,再进行P型漏极漂移区Pdrift、N型漏极漂移区Ndrift、P型阱区和N型阱区的工艺步骤,从而使LDMOS功率器件等半导体器件中的PLDMOS器件和NLDMOS器件均形成表面场氧化层结构。相对于传统的PLDMOS器件为沟槽嵌入式的场效应氧化层来说,降低了PLDMOS器件的导通电阻,从而能够形成导通电阻较低的半导体器件,提高半导体器件的性能。相对于LDMOS功率器件来说,本发明不仅简化了半导体器件的制造工艺流程,而且还能够制造出同时具有表面场效应氧化层结构的PLDMOS器件和NLDMOS器件的半导体器件。
本发明不限于上述具体实施方式,凡在本发明的保护范围之内所作出的各种变化和润饰,均在本发明的保护范围之内。
Claims (10)
1.一种全隔离型的NLDMOS器件的制造方法,其特征在于,包括以下步骤:
提供衬底;
在衬底之上形成N型埋层和P型埋层;
在N型埋层和P型埋层之上形成外延层;
对外延层进行光刻、蚀刻和化学机械研磨形成浅沟槽隔离结构;
在位于N型埋层之上的外延层的表面进行介质层沉积;
采用同一掩模板对介质层进行光刻去掉多余的介质层形成场效应氧化层,以及对外延层进行光刻和第一次离子注入形成P型漏极漂移区与N型埋层之间的P型隔离结构以及形成N型漏极漂移区与N型埋层之间的预制P型隔离结构;
采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区;
在场效应氧化层之上形成栅极结构。
2.如权利要求1所述的全隔离型的NLDMOS器件的制造方法,其特征在于,所述采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区的步骤顺序依次包括:
首先,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区;
其次,对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构;
再次,采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区;
最后,在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区。
3.如权利要求1所述的全隔离型的NLDMOS器件的制造方法,其特征在于,所述采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区的步骤顺序依次包括:
首先,采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区;
其次,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区;
再次,对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构;
最后,在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区。
4.如权利要求1所述的全隔离型的NLDMOS器件的制造方法,其特征在于,所述采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区的步骤顺序依次包括:
首先,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区;
其次,对N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构;
再次,在N型漏极漂移区内形成N型阱区;
然后,采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区;
最后,在P型漏极漂移区内形成P型阱区。
5.如权利要求1所述的全隔离型的NLDMOS器件的制造方法,其特征在于,所述采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区,同时对位于N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构,并在P型漏极漂移区内形成P型阱区,以及在N型漏极漂移区内形成N型阱区的步骤顺序依次包括:
首先,采用PGRD光罩对外延层进行光刻和离子注入形成P型漏极漂移区;
其次,在P型漏极漂移区内形成P型阱区;
再次,采用NGRD光罩对外延层进行光刻和离子注入形成N型漏极漂移区;
然后,对N型漏极漂移区下方的预制P型隔离结构进行第二次离子注入,形成N型漏极漂移区与N型埋层之间的P型隔离结构;
最后,在N型漏极漂移区内形成N型阱区。
6.如权利要求1所述的全隔离型的NLDMOS器件的制造方法,其特征在于,所述第一次离子注入和第二离子注入的离子源相同。
7.如权利要求6所述的全隔离型的NLDMOS器件的制造方法,其特征在于,所述离子源为硼。
8.如权利要求1所述的全隔离型的NLDMOS器件的制造方法,其特征在于,所述场效应氧化层为复合结构,包括形成于衬底之上的氧化物和氮化物。
9.如权利要求8所述的全隔离型的NLDMOS器件的制造方法,其特征在于,所述氧化物为二氧化硅,所述氮化物为氮化硅。
10.一种全隔离型的LDMOS功率器件的制造方法,其特征在于,包括以下步骤;
采用如权利要求1-9中任一项所述的全隔离型的NLDMOS器件的制造方法在NLDMOS器件区的外延层的表面形成NLDMOS器件的场效应氧化层;
采用PLDMOS器件的制造方法在PLDMOS器件区的外延层的表面形成PLDMOS器件的场效应氧化层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810588296.1A CN108807502B (zh) | 2018-06-08 | 2018-06-08 | 一种nldmos器件和ldmos功率器件的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810588296.1A CN108807502B (zh) | 2018-06-08 | 2018-06-08 | 一种nldmos器件和ldmos功率器件的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108807502A CN108807502A (zh) | 2018-11-13 |
CN108807502B true CN108807502B (zh) | 2021-03-19 |
Family
ID=64088006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810588296.1A Active CN108807502B (zh) | 2018-06-08 | 2018-06-08 | 一种nldmos器件和ldmos功率器件的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108807502B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11049957B1 (en) * | 2020-04-16 | 2021-06-29 | Monolithic Power Systems, Inc. | LDMOS device with sinker link |
CN112557733A (zh) * | 2020-12-01 | 2021-03-26 | 无锡先瞳半导体科技有限公司 | 一种电流检测功率器件、锂电池保护器及电子设备 |
CN113410305B (zh) * | 2021-06-15 | 2023-07-04 | 西安微电子技术研究所 | 一种抗辐射加固的ldmos晶体管和制备方法 |
CN115939141A (zh) * | 2023-01-19 | 2023-04-07 | 北京智芯微电子科技有限公司 | 全隔离横向双扩散半导体器件及制造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103050541A (zh) * | 2013-01-06 | 2013-04-17 | 上海华虹Nec电子有限公司 | 一种射频ldmos器件及其制造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9111767B2 (en) * | 2012-06-29 | 2015-08-18 | Freescale Semiconductor, Inc. | Semiconductor device and driver circuit with source and isolation structure interconnected through a diode circuit, and method of manufacture thereof |
KR102115619B1 (ko) * | 2013-09-06 | 2020-05-27 | 에스케이하이닉스 시스템아이씨 주식회사 | 반도체 장치 및 그 제조방법 |
KR102177257B1 (ko) * | 2014-04-15 | 2020-11-10 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
2018
- 2018-06-08 CN CN201810588296.1A patent/CN108807502B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103050541A (zh) * | 2013-01-06 | 2013-04-17 | 上海华虹Nec电子有限公司 | 一种射频ldmos器件及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN108807502A (zh) | 2018-11-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108807502B (zh) | 一种nldmos器件和ldmos功率器件的制造方法 | |
US7981783B2 (en) | Semiconductor device and method for fabricating the same | |
US9673084B2 (en) | Isolation scheme for high voltage device | |
TWI638427B (zh) | 作為高壓器件之閘極介電質之凹陷淺溝渠隔離 | |
KR101435712B1 (ko) | 커패시터가 집적된 FinFET를 위한 구조 및 방법 | |
US8916439B2 (en) | Method for forming dual gate insulation layers and semiconductor device having dual gate insulation layers | |
US8399921B2 (en) | Metal oxide semiconductor (MOS) structure and manufacturing method thereof | |
US8877606B2 (en) | Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation | |
US20080102583A1 (en) | Spacer-less transistor integration scheme for high-k gate dielectrics and small gate-to-gate spaces applicable to si, sige and strained silicon schemes | |
US7884419B2 (en) | Semiconductor device and method of fabricating the same | |
US8502326B2 (en) | Gate dielectric formation for high-voltage MOS devices | |
CN108878361B (zh) | 半导体器件及其制造方法 | |
US20190027602A1 (en) | Fabricating method of fin structure with tensile stress and complementary finfet structure | |
US20130062691A1 (en) | Semiconductor device including an n-well structure | |
JP2004311891A (ja) | 半導体装置 | |
US8936981B2 (en) | Method for fabricating semiconductor device with mini SONOS cell | |
US20130175614A1 (en) | Semiconductor devices and methods of fabricating the same | |
US8207031B2 (en) | Mask-saving production of complementary lateral high-voltage transistors with a RESURF structure | |
US8138559B2 (en) | Recessed drift region for HVMOS breakdown improvement | |
CN109300897B (zh) | 半导体装置及其制造方法 | |
KR100922557B1 (ko) | Cmos 트랜지스터 및 그 제조 방법 | |
CN108511529B (zh) | Nldmos器件和ldmos功率器件的制造方法 | |
JP4304779B2 (ja) | 半導体装置およびその製造方法 | |
KR20110079021A (ko) | 반도체 소자 및 그의 제조방법 | |
CN109755133B (zh) | Ldmos晶体管及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |