CN102299152B - 双导通半导体组件及其制作方法 - Google Patents

Abstract

本发明提供一种双导通半导体组件及其制作方法，使双导通半导体组件包括一具有一第一导电类型且具有一第一沟槽的外延层、一设置于第一沟槽内的一侧壁上的第一栅极导电层、一设置相对于第一栅极导电层的第二栅极导电层以及一具有第一导电类型的掺杂区。掺杂区设置于第一栅极导电层与第二栅极导电层间的外延层中，且掺杂区的掺杂浓度是大于外延层的掺杂浓度。借此双导通半导体组件的导通电阻得以降低。

Description

双导通半导体组件及其制作方法

技术领域

本发明涉及一种双导通半导体组件，尤指一种具有较低的导通电阻(on-resistance)的双导通半导体组件。

背景技术

传统双导通半导体组件(bilateral conduction semiconductor device)是设置于电池中，且于电池的充放电过程中用于保护电池，以免于电池因充放电而损坏。为了具有保护电池的功效，传统双导通半导体组件可由两个N型功率金氧半导体场效应晶体管(MOSFET)所构成，且各N型功率MOSFET的漏极电性连接在一起。各N型功率MOSFET包含一MOSFET与一PN二极管(diode)，且PN二极管的P端电性连接至MOSFET的源极，而PN二极管的N端电性连接至MOSFET的漏极。

请参考图1，图1为公知N型功率MOSFET的剖面结构示意图。如图1所示，N型功率MOSFET10包含一N型基材12以及一设置于N型基材12上的N型外延层14。两个P型基体掺杂区16是设置于N型外延层14上，且两个N型源极掺杂区18设置于P型基体掺杂区16中，作为源极，并且一覆盖于N型基材12上的源极金属层20电性连接各N型源极掺杂区18。一栅极绝缘层22以及一设置于栅极绝缘层22中的栅极导电层24设置于两个N型源极掺杂区18之间且位于源极金属层20与N型基材12之间。并且，一漏极金属层26是设置于N型基材12下。

此外，请参考图2，图2为公知双导通半导体组件的示意图。如图2所示，公知双导通半导体组件50所包含的两个N型功率MOSFET10a、10b是设置于一绝缘层28的两个侧，以利用绝缘层28将各N型功率MOSFET10a、10b电性隔离开。并且，两个N型功率MOSFET10a、10b共享相同的漏极金属层26，借此各N型功率MOSFET10a、10b的漏极可电性连接在一起。当公知双导通半导体组件50处于导通状态(on-state)时，电流会从一N型功率MOSFET10a的源极金属层18a流至另一N型功率MOSFET10b的源极金属层18b，如图2的箭头所示。

然而，由于公知双导通半导体组件需绝缘压层来将各N型功率MOSFET隔开，因此从N型功率MOSFET的源极至另一N型功率MOSFET的源极具有一段距离，使得公知双导通半导体组件处于导通状态时，电流容易从一N型功率MOSFET的源极向下经过同一N型功率MOSFET共享的N型外延层以及漏极金属层，然后再经由漏极金属层横向传递的另一N型功率MOSFET的漏极金属层。接着，电流再向上经过N型外延层，才传递至另一N型功率MOSFET的源极。并且，N型外延层占公知双导通半导体组件的导通电阻的比例约略为30％，且导通电压越高所占的比例越高，因此导通电阻受限于N型外延层的电阻影响，使得电池的充放电电流因导通电阻的限制而无法提高，进而降低充放电的效率。

发明内容

本发明的主要目的之一在于提供一种双导通半导体组件，以降低导通电阻，进而提高充电或放电电流。

为达上述的目的，本发明提供一种双导通半导体组件，其包括：一具有一第一导电类型的基材、一设置于基材上且具有一第一沟槽的外延层、一覆盖于第一沟槽表面的栅极绝缘层、一设置于第一沟槽内的一侧壁上的第一栅极导电层、一设置于第一沟槽内相对于侧壁的另一侧壁上的第二栅极导电层、一具有第一导电类的型掺杂区、一具有一第二导电类型的第一基体掺杂区、一具有第二导电类型的第二基体掺杂区、一具有第一导电类型的第一重掺杂区以及一具有第一导电类型的第二重掺杂区。外延层具有第一导电类型，且第二栅极导电层与第一栅极导电层电性隔离，而掺杂区设置于第一沟槽底部的外延层中。第一基体掺杂区设置于第一栅极导电层相对于第二栅极导电层的另一侧的外延层中，且第二基体掺杂区设置于第二栅极导电层相对于第一栅极导电层的另一侧的外延层中。第一重掺杂区设置于第一基体掺杂区中，且第二重掺杂区设置于第二基体掺杂区中，其中掺杂区的掺杂浓度是小于第一重掺杂区与第二重掺杂区的掺杂浓度，且掺杂区的掺杂浓度是大于外延层的掺杂浓度。

为达上述的目的，本发明提供一种制作双导通半导体元间的方法。首先，提供一基材以及一设置于基材上的外延层。外延层具有一第一沟槽，且设置于第一沟槽的两侧的外延层分别具有一第一基体掺杂区与一第二基体掺杂区，其中基材与外延层具有一第一导电类型，且第一基体掺杂区与第二基体掺杂区具有一第二导电类型。接着，于第一沟槽中形成一栅极绝缘层、一第一栅极导电层以及一第二栅极导电层，且暴露出部分栅极绝缘层，使第一栅极导电层与第二栅极导电层之间具有一第二沟槽，其中第一栅极导电层与第二栅极导电层电性隔离。然后，进行一第一离子注入工艺，于第二沟槽下方的外延层中植入一具有第一导电类型的第一离子区。之后，于第二沟槽中形成一绝缘层。然后，进行一第二离子注入工艺以及一第一驱入工艺，分别于第一基体掺杂区与第二基体掺杂区中形成一第一重掺杂区与一第二重掺杂区，且将第一离子区扩散为一掺杂区。

本发明通过于栅极导电层间的绝缘层下方植入一掺杂区，以降低双导通半导体组件的导通电阻。

附图说明

图1为公知N型功率MOSFET的剖面结构示意图。

图2为公知双导通半导体组件的示意图。

图3至图7为本发明第一实施例的制作双导通半导体组件的方法示意图。

图8为本发明第一实施例的双导通半导体组件的上视示意图。

图9为本发明第一实施例的双导通半导体组件沿着图8的BB’线的剖面结构示意图。

其中，附图标记说明如下：

10、N型功率MOSFET    12    N型基材

10a、

10b

14     N型外延层         16     P型基体掺杂区

18、   N型源极掺杂区     20     源极金属层

18a、

18b

22     栅极绝缘层        24     栅极导电层

26     漏极金属层        28     绝缘层

50     双导通半导体组件  100    双导通半导体组件

102    N型基材           104    N型外延层

106    第一沟槽          108    栅极绝缘层

110    栅极导电层        110a   第一栅极导电层

110b   第二栅极导电层    110c   第三栅极导电层

110d   第四栅极导电层    112a   第一P型基体掺杂区

112b   第二P型基体掺杂区 120    绝缘层

122a   第一N型重掺杂区   122b   第二N型重掺杂区

124    N型掺杂区         126    第一介电层

128a   第一接触洞        128b   第二接触洞

130a   第一P型接触掺杂区 130b   第二P型接触掺杂区

132a   第一接触插塞      132b   第二接触插塞

134    第二介电层        136a   第一源极金属层

136b   第二源极金属层    138     漏极金属层

140a   第一栅极金属层    140b   第二栅极金属层

144a   第一栅极接触插塞  144b   第二栅极接触插塞

146    开口

具体实施方式

请参考图3至图7，图3至图7为本发明第一实施例的制作双导通半导体组件的方法示意图。如图3所示，首先提供一基材102以及一设置于基材102上的外延层104，且基材102与外延层104具有一第一导电类型。接着，进行一微影暨蚀刻工艺，于外延层104上形成多个第一沟槽106。然后，进行一沉积工艺，于外延层104上以及各第一沟槽106表面覆盖一第一绝缘层(图未示)以及一导电层(图未示)。接着，进行一平坦化工艺，移除位于第一沟槽106外的第一绝缘层与导电层，以于各第一沟槽106中分别形成一栅极绝缘层108以及一栅极导电层110。栅极导电层110为第一导电类型的导电层，但不限于此。然后，进行一离子注入工艺以及一驱入工艺，以于任两个相邻的第一沟槽106间的外延层104中分别形成一基体掺杂区112，且各基体掺杂区112均具有一第二导电类型。于本实施例中，第一导电类型为N型，且第二导电类型为P型。但本发明不限于此，第一导电类型亦可为P型，而第二导电类型则为N型。值得说明的是本发明形成P型基体掺杂区112、栅极绝缘层108以及栅极导电层110的步骤不限于上述的方法，亦可先于N型外延层104中全面性形成一层P型掺杂区(图未示)，然后进行微影暨蚀刻工艺来形成该多个第一沟槽106，之后再于各第一沟槽106中形成栅极绝缘层108以及栅极导电层110，以于任两个相邻的第一沟槽106间的外延层104中形成一P型基体掺杂区112。

接着，如图4所示，进行一微影工艺，先于N型外延层104上形成一图案化光阻层114，以暴露出各第一沟槽106中的部分栅极导电层110，然后再进行一蚀刻工艺，移除各第一沟槽106中被暴露出的栅极导电层110，以于各第一沟槽106中形成一第一栅极导电层110a以及一第二栅极导电层110b，且暴露出部分栅极绝缘层108，使第一栅极导电层110a与第二栅极导电层110b之间具有一第二沟槽116。并且，此等P型基体掺杂区112可区分为多个第一P型基体掺杂区112a以及多个第二P型基体掺杂区112b，且各第一P型基体掺杂区112a与各第二P型基体掺杂区112b是依序交错设置，使得当两个相邻第一沟槽106之间为第一P型基体掺杂区112a时，位于此两个第一沟槽106中的第一栅极导电层110a是设置于第一沟槽106内邻近第一P型基体掺杂区112a的一侧壁106a上，而位于第一沟槽106中的第二栅极导电层110b是设置于第一沟槽106内相对于侧壁106a的另一侧壁106b上。换句话说，当另两个相邻第一沟槽106之间为第二P型基体掺杂区112b时，位于此两个第一沟槽106中的第二栅极导电层110b是设置于第一沟槽106内邻近第二P型基体掺杂区112b的侧壁106b上。接着，利用同一图案化光阻层114作为掩模，进行一第一N型离子注入工艺，于第二沟槽116下方的N型外延层104中形成一第一N型离子区118。

另外，值得说明的是本发明形成栅极绝缘层108、第一栅极导电层110a以及第二栅极导电层110b的步骤并不限于上述方法，另可于将一第一绝缘层以及一导电层覆盖于N型外延层104上与各第一沟槽106的表面的步骤后，进行一蚀刻工艺，例如干蚀刻工艺，直接移除位于第一沟槽106外的第一绝缘层以及导电层，且移除各第一沟槽106中的部分导电层，以形成栅极绝缘层108，并于各第一沟槽106中形成第一栅极导电层110a与第二栅极导电层110b。

然后，如图5所示，移除图案化光阻层114，并进行一沉积工艺，以于N型外延层104上形成一第二绝缘层(图未示)并填入第二沟槽116。然后，进行一平坦化工艺，移除位于各第二沟槽116外的第二绝缘层，以于各第二沟槽116中形成一绝缘层120，用以电性隔离第一栅极导电层110a与第二栅极导电层110b。其中第一栅极导电层110a可作为双导通半导体组件的一第一金氧半导体场效应晶体管(MOSFET)的栅极，而第二栅极导电层110b可作为双导通半导体组件的一第二MOSFET的栅极。

接着，如图6所示，利用另一图案化光阻层(图未示)遮蔽位于最外侧的第一型基体掺杂区112a以及第二P型基体掺杂区112b，以暴露出各第一P型基体掺杂区112a、各第二P型基体掺杂区112b、各第一栅极导电层110a以及各第二栅极导电层110b，再进行一第二N型离子注入工艺，以于各第一P型基体掺杂区112a中以及各第二P型基体掺杂区112b中形成一第二N型离子区(图未示)，而各第一栅极导电层110a与各第二栅极导电层110b仍为N型掺杂的导电层。然后，进行一第一驱入工艺，将位于各第一P型基体掺杂区112a中以及各第二P型基体掺杂区112b中的第二N型离子区分别扩散为一第一N型重掺杂区122a以及一第二N型重掺杂区122b，并且将位于各绝缘层120下方的各第一N型离子区118扩散为一N型掺杂区124。其中，第一N型重掺杂区122a可做为第一MOSFET的源极，且第二N型重掺杂区122b可做为第二MOSFET的源极，而N型掺杂区124可做为第一MOSFET与第二MSOFET的漏极。此外，第二N型离子注入工艺的注入浓度是大于第一N型离子注入工艺的注入浓度，使第一N型重掺杂区122a与第二N型重掺杂区122b的掺杂浓度大于N型掺杂区124的掺杂浓度。并且，N型掺杂区124的掺杂浓度是大于N型外延层104的掺杂浓度，且各N型掺杂区124是位于各绝缘层120正下方的N型外延层104中，以降低位于各绝缘层120下方的N型外延层104的电阻。再者，各N型掺杂区124亦可通过第一驱入工艺横向延伸至所对应的各第一栅极导电层110a与各第二栅极导电层110b正下方的N型外延层104中。然而，值得注意的是，本发明的各N型掺杂区124并未延伸至与位于第一沟槽106两侧的各第一P型基体掺杂区112a以及各第二P型基体掺杂区112b相接触，以避免降低N型外延层104的面积与厚度，造成双导通半导体组件的耐压程度降低，并且本发明以各N型掺杂区124仅位于各绝缘层120下方，且未延伸至所对应的各第一栅极导电层110a与各第二栅极导电层110b正下方的N型外延层中为较佳。此外，本发明亦可于第一型离子注入工艺与第二N型离子注入工艺之间进行一第二驱入工艺，先针对第一N型离子区118进行扩散。

接着，如图7所示，进行一沉积工艺，于N型外延层104上覆盖一第一介电层126。然后，进行一微影暨蚀刻工艺，于第一介电层126中形成多个第一接触洞128a以及多个第二接触洞128b，第一接触洞128a贯穿第一介电层126与第一N型重掺杂区122a，且第二接触洞128b贯穿第一介电层126与第二N型重掺杂区122b。接着，进行一P型离子注入工艺及一驱入工艺，以穿过各第一接触洞128a及各第二接触洞128b，而于各第一P型基体掺杂区112a中形成一第一P型接触掺杂区130a以及于各第二P型基体掺杂区112b中形成一第二P型接触掺杂区130b。然后，进行一沉积工艺，于各第一接触洞128a中形成一第一接触插塞132a以及于各第二接触洞128b中形成一第二接触插塞132b，使各第一接触插塞132a连接相对应的各第一N型重掺杂区122a与各第一P型接触掺杂区130a，且各第二接触插塞132b连接相对应的各第二N型重掺杂区122b与各第二P型接触掺杂区130b。另外，于形成第一接触插塞132a与第二接触插塞132b的步骤中，亦同时于第一介电层126中形成多个第一栅极接触插塞144a(未示于图6)以及多个第二栅极接触插塞144b(未示于图6)。

接着，于第一介电层126上形成一第二介电层134，第二介电层134具有多个开口146，分别暴露出部分第一接触插塞132a以及第一介电层126，且暴露出部分第二接触插塞132b、各第一栅极接触插塞144a以及各第二栅极接触插塞144b(未示于图7)。然后再于第一接触插塞132a与第二介电层134上形成一第一源极金属层136a，且第一源极金属层136a横跨于各第一沟槽106上，使第一源极金属层136a填入暴露出第一接触插塞132a的开口146中，以与第一接触插塞132a电性连接，并且通过第二介电层134将第一源极金属层136a与第二接触插塞132b电性隔离。并且同时于第二接触插塞132b与第二介电层134上形成一第二源极金属层136b(未示于图7)，且第二源极金属层136b横跨于各第一沟槽106上，使第二源极金属层136b填入暴露出第二接触插塞132b的开口146中，以与第二接触插塞132b电性连接，并且通过第二介电层134将第二源极金属层136b与第二接触插塞132a电性隔离。借此，各第一N型重掺杂区122a可通过各第一接触插塞132a电性连接至第一源极金属层136a，且各第二N型重掺杂区122b可通过各第二接触插塞132b电性连接至第二源极金属层136b，使第一MOSFET的源极与第二MOSFET的源极得以分别电性连接至外界。此外，形成第一源极金属层136a与第二源极金属层136b的步骤中，同时于第二介电层134以及各第一栅极接触插塞144a上形成一第一栅极金属层140a(未示于图7)，且于第二介电层134以及各第二栅极接触插塞144b上形成一第二栅极金属层140b(未示于图7)，使第一栅极金属层140a通过各第一栅极接触插塞144a电性连接各第一栅极导电层110a，且第二栅极金属层140b通过各第二栅极接触插塞144b电性连接第二栅极导电层110b。接着，于N型基材102下形成一漏极金属层138。至此已完成本发明的双导通半导体组件100。此外，漏极金属层138是形成于N型基材102下，因此其步骤进行的时间点并不限定于此，而可于其它适当的时间点进行，例如于N型基材102的正面工艺进行之前或之后进行。

值得说明的是，本发明通过于各绝缘层120下方植入一N型掺杂区124，以降低绝缘层120下方的N型外延层104的电阻，使得从第一/第二N型重掺杂区122a、122b传递至N型外延层104的电流更容易经由N型掺杂区124进入第二/第一栅极导电层110b、110a下方相对应的N型外延层104，而传递至第二/第一N型重掺杂区122b、122a，因此可避免电流往N型基材102的方向传递。并且，借此可忽略N型外延层104与N型基材102所产生的电阻，使第一MOSFET的漏极与源极间导通电阻(Rdson)或第二MOSFET的漏极与源极间导通电阻得以降低，进而降低双导通半导体组件100的导通电阻(on-resistance)。于本实施例中，第一MOSFET或第二MOSFET的宽度约略为1.5微米(micrometer)，相较于宽度1.05微米的公知MOSFET，本实施例的第一MOSFET或第二MOSFET的漏极与源极间的导通电阻更可降低约略30％，但本发明不限于此宽度。

此外，本发明不限于需制作多个第一沟槽，亦可仅制作一第一沟槽，且第一沟槽106的两侧分别设置有一第一P型基体掺杂区112a与一第二P型基体掺杂区112b。并且，第一沟槽106中的第一栅极导电层110a是设置于邻近第一P型基体掺杂区112a的侧壁106a上，而第二栅极导电层110b是设置于邻近第二P型基体掺杂区112b的侧壁106b上。

为了更清楚说明本发明双导通半导体组件的结构，请参考图8与图9，并请一并参考图7，图8为本发明第一实施例的双导通半导体组件的上视示意图，图7为本发明第一实施例的双导通半导体组件沿着图8的AA’线的剖面结构示意图，而图9为本发明第一实施例的双导通半导体组件沿着图8的BB’线的剖面结构示意图。如图7至图9所示，本实施例的双导通半导体组件100另包括多个第三栅极导电层110c以及多个第四栅极导电层110d，且位于任两个相邻的绝缘层120间的第三栅极导电层110c是位于第一栅极导电层110a的两端，且与两个第一栅极导电层110a连接在一起并围绕各第一接触插塞132a，而位于任两个相邻的绝缘层120间的第四栅极导电层110d是位于第二栅极导电层110b的两端，且与两个第二栅极导电层110b连接在一起并围绕各第二接触插塞132b。此外，各第一栅极接触插塞144a与第二栅极接触插塞144b是位于第一介电层126中，且各第一栅极接触插塞144a设置于各第一栅极导电层110a的同一端的各第三栅极导电层110c上，而各第二栅极接触插塞144b是位于第二栅极导电层110b相对于各第一栅极接触插塞144a的另一端的各第四栅极导电层110d上。并且，第一栅极金属层140a横跨各绝缘层120，且设置于第二介电层134的开口146所暴露出的各第一栅极接触插塞144a上，以通过各第一栅极接触插塞144a电性连接各第一栅极导电层110a，而第二栅极金属层140b横跨各绝缘层120，且设置于第二介电层134的开口146所暴露出的各第二栅极接触插塞144b上，以通过各第二栅极接触插塞144b电性连接各第二栅极导电层110b。另外，第一源极金属层136a与第二源极金属层136b是设置于第一栅极金属层140a与第二栅极金属层140b之间，且第一源极金属层136a通过第二介电层134的开口146连接各第一接触插塞132a，而第二源极金属层136b通过第二介电层134的开口146连接各第二接触插塞132b。

综上所述，本发明通过于一沟槽中形成两个彼此电性隔离的栅极导电层以分别作为双导通半导体组件的两个MOSFET的栅极，并且于栅极导电层间的绝缘层下方植入一掺杂区，以降低各MOSFET的漏极与源极间导通电阻，进而降低双导通半导体组件的导通电阻，使双导通半导体组件可供产生较小的功率消耗。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (19)

1.一种双导通半导体组件，其特征在于，包括，

一基材，具有一第一导电类型；

一外延层，具有该第一导电类型，该外延层设置于该基材上，且该外延层具有一第一沟槽；

一栅极绝缘层，覆盖于该第一沟槽的表面；

一第一栅极导电层，设置于该第一沟槽内的一侧壁上；

一第二栅极导电层，设置于该第一沟槽内相对于该侧壁的另一侧壁上，且该第二栅极导电层与该第一栅极导电层电性隔离；

一掺杂区，具有该第一导电类型，且该掺杂区设置于该第一沟槽底部的该外延层中；

一第一基体掺杂区，具有一第二导电类型，该第一基体掺杂区设置于邻近该第一栅极导电层的该外延层中，且该栅极绝缘层电性隔离该第一栅极导电层与该第一基体掺杂区；

一第二基体掺杂区，具有该第二导电类型，该第二基体掺杂区设置于邻近该第二栅极导电层的该外延层中，且该栅极绝缘层电性隔离该第二栅极导电层与该第二基体掺杂区；

一第一重掺杂区，具有该第一导电类型，该第一重掺杂区设置于该第一基体掺杂区中；以及

一第二重掺杂区，具有该第一导电类型，且该第二重掺杂区设置于该第二基体掺杂区中，其中该掺杂区的掺杂浓度是小于该第一重掺杂区与该第二重掺杂区的掺杂浓度，且该掺杂区的掺杂浓度是大于该外延层的掺杂浓度。

2.如权利要求1所述的双导通半导体组件，其特征在于，另包括一绝缘层，设置于该第一栅极导电层与该第二栅极导电层之间，以将该第一栅极导电层与该第二栅极导电层电性隔离。

3.如权利要求2所述的双导通半导体组件，其特征在于，该掺杂区是位于该绝缘层正下方的该外延层中。

4.如权利要求3所述的双导通半导体组件，其特征在于，该掺杂区横向延伸至所对应的该第一栅极导电层以及该第二栅极导电层下方的该外延层中，且该掺杂区未与该第一基体掺杂区以及该第二基体掺杂区相接触。

5.如权利要求1所述的双导通半导体组件，其特征在于，另包括一第一源极金属层以及一第二源极金属层，设置该外延层上，该第一源极金属层电性连接该第一重掺杂区，且该第二源极金属层电性连接该第二重掺杂区。

6.如权利要求5所述的双导通半导体组件，其特征在于，另包括一第一介电层，设置于该外延层与该第一源极金属层以及该第二源极金属层之间。

7.如权利要求6所述的双导通半导体组件，其特征在于，另包括一第一接触插塞以及一第二接触插塞，设置于该第一介电层中，该第一接触插塞电性连接该第一源极金属层与该第一重掺杂区，且该第二接触插塞电性连接该第二源极金属层与该第二重掺杂区。

8.如权利要求7所述的双导通半导体组件，其特征在于，另包括一第一源极接触掺杂区以及一第二源极接触掺杂区，该第一源极接触掺杂区设置于该第一接触插塞与该第一基体掺杂区之间，且该第二源极接触掺杂区设置于该第二接触插塞与该第二基体掺杂区之间。

9.如权利要求7所述的双导通半导体组件，其特征在于，另包括一第二介电层，设置于该第一接触插塞与该第二源极金属层之间以及设置于该第二接触插塞与该第一源极金属层之间。

10.如权利要求1所述的双导通半导体组件，其特征在于，另包括一漏极金属层，设置于该基材下。

11.如权利要求1所述的双导通半导体组件，其特征在于，该外延层具有另一第一沟槽，另该第一沟槽设置于该第一基体掺杂区相对于该第一沟槽的另一侧，且该双导通半导体组件另包括另一第一栅极导电层以及另一第二栅极导电层，设置于另该第一沟槽中，且另该第一栅极导电层设置于该第一栅极导电层与另该第二栅极导电层之间。

12.如权利要求1所述的双导通半导体组件，其特征在于，该外延层具有另一第一沟槽，另该第一沟槽设置于该第二基体掺杂区相对于该第一沟槽的另一侧，且该双导通半导体组件另包括另一第一栅极导电层以及另一第二栅极导电层，设置于另该第一沟槽中，且另该第二栅极导电层设置于该第二栅极导电层与另该第一栅极导电层之间。

13.如权利要求1所述的双导通半导体组件，其特征在于，该第一导电类型为N型，且该第二导电类型为P型。

14.一种制作双导通半导体组件的方法，其特征在于，包括，

提供一基材以及一设置于该基材上的外延层，该外延层具有一第一沟槽，且设置于该第一沟槽的两侧的该外延层分别具有一第一基体掺杂区与一第二基体掺杂区，其中该基材与该外延层具有一第一导电类型，且该第一基体掺杂区与该第二基体掺杂区具有一第二导电类型；

于该第一沟槽中形成一栅极绝缘层、一第一栅极导电层以及一第二栅极导电层，其中该第一栅极导电层与该第二栅极导电层之间具有一第二沟槽，使该第一栅极导电层与该第二栅极导电层电性隔离，且暴露出部分该栅极绝缘层；

进行一第一离子注入工艺，于该第二沟槽下方的该外延层中植入一具有该第一导电类型的第一离子区；

于该第二沟槽中形成一绝缘层；以及

进行一第二离子注入工艺以及一第一驱入工艺，分别于该第一基体掺杂区与该第二基体掺杂区中形成一第一重掺杂区与一第二重掺杂区，且将该第一离子区扩散为一掺杂区。

15.如权利要求14所述的方法，其特征在于，用于形成该第二沟槽的一掩模与用于进行该第一离子注入工艺的一掩模相同。

16.如权利要求14所述的方法，其特征在于，于该第一离子注入工艺与该第二离子注入工艺之间，该方法另包括一第二驱入工艺，用以扩散该第一离子区。

17.如权利要求14所述的方法，其特征在于，另包括于该基材下形成一漏极金属层。

18.如权利要求14所述的方法，其特征在于，该外延层具有另一第一沟槽，另该第一沟槽设置于该第一基体掺杂区相对于该第一沟槽的另一侧，且于形成该第一栅极导电层与该第二栅极导电层的步骤中，该方法另包括于另该第一沟槽中形成另一第一栅极导电层以及另一第二栅极导电层，且另该第一栅极导电层设置于该第一栅极导电层与另该第二栅极导电层之间。

19.如权利要求14所述的方法，其特征在于，该外延层具有另一第一沟槽，另该第一沟槽设置于该第二基体掺杂区相对于该第一沟槽的另一侧，且于形成该第一栅极导电层与该第二栅极导电层的步骤中，该方法另包括于另该第一沟槽中形成另一第一栅极导电层以及另一第二栅极导电层，且另该第二栅极导电层设置于该第二栅极导电层与另该第一栅极导电层之间。

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