CN1436371A - 具有双扩散体分布的沟槽金属氧化物半导体场效应晶体管 - Google Patents
具有双扩散体分布的沟槽金属氧化物半导体场效应晶体管 Download PDFInfo
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Abstract
说明了一种沟槽MOSFET器件及其制作方法。该沟槽MOSFET包括：(a)第一导电类型的衬底；(b)衬底上的第一导电类型的外延层，该外延层的多数载流子浓度低于衬底；(c)在外延层中的多个沟槽；(d)第一绝缘层，例如氧化物层，衬于沟槽中；(e)导电区域，例如多晶性硅区域，位于靠近第一绝缘层的沟槽中；(f)一个或多个沟槽体区和一个或多个端部体区，它们位于外延层的上部分，端部体区延伸到外延层内的深度大于沟槽体区；每个沟槽体区和每个端部体区包括(1)第二导电类型的第一区域，该第二导电类型与第一导电类型相反，和(2)靠近第一区的第二导电类型的第二区域，该第二区域的多数载流子浓度高于第一区域，而且第二区域位于第一区域的上面；和(g)第一导电类型的多个源区，位于靠近沟槽体区的上部中的沟槽。
Description
技术领域
本发明一般涉及微电子电路，特别涉及沟槽MOSFET器件。
背景技术
DMOS(双扩散MOS)晶体管是MOSFET(金属氧化物半导体场效应晶体管)的一种，它使用扩散以形成晶体管区。DMOS晶体管通常被用作高压电源集成电路的功率晶体管。DMOS晶体管对需要低正向压降的每一单位面积提供大电流。
典型的分立式DMOS电路包括两个或多个平行构造的单独的DMOS晶体管单元。单独的DMOS晶体管单元共享共用的漏极接点，同时他们的源极都用金属短接到一起，而他们的栅极用多晶硅短接在一起。因此，尽管该分立式DMOS电路由小晶体管的矩阵构成，但其工作表现为单个大晶体管。
一种特定的DMOS晶体管称为沟槽DMOS晶体管，其中的沟道是垂直形成的，而栅极形成于在源和漏之间延伸的沟槽中。该与薄氧化层对齐并填充有多晶硅的沟槽允许小阻挡的电流并因此提供低的单位导通电阻值。沟槽DMOS晶体管的例子被揭示于美国专利5,072,266、5,541,425和5,866,931中。
图1示出了半个六角形现有技术沟槽DMOS晶体管结构21，该结构包括n+衬底23，其上形成预定深度depi的轻掺杂外延层(n)25。在外延层25中，设有相反导电类型(p，p+)的体区27。除了在中心区域中，该体区基本为平面，而且位于外延层顶面的下面，与外延层的顶面相距dmin。覆盖在大部分体区27上的另一层28(n+)作为源极。在外延层中设有六角形沟槽29，它向着顶部开口并具有预定深度dtr，该沟槽29与定义单元区域31的晶体管单元相连，该区域31的水平横截面也为六角形。在单元区域31中，该体区向上延伸该外延层的顶表面并在单元区的顶表面形成横截面中的露出的图案33。该体区的中心暴露的部分比基本为平面的体区的余下的区域的掺杂更重(p+)。此外，该体区的中心部分向着外延层的表面以下延伸至深度dmax，这比晶体管单元的沟槽29的深度dtr要大。体区的中心部分27c位于由晶体管单元的沟槽29的底部限定的平面以下。通过制成这样深的p+区域，迫使击穿电压从沟槽表面进入到半导体材料的体块中。
沟槽DMOS器件需要具有持续的常低单位导通电阻。降低单位导通电阻的最简单的方法是增加单元密度。但是，用图1示出的器件，单元密度被p+区域中的掺杂剂的横向扩散所限制。更具体地，由于沟槽台地区域的尺寸被减小以增加单元密度，该p+区域最终横向扩散到沟道区域，显著地增加了器件的阈值电压。
众所周知，与沟槽DMOS器件相连的栅极电荷在单元密度增加时，例如在降低单位导通电阻的努力过程中增加。一种阻挡这种栅极电荷的增加的方法是减小沟槽的深度和对应的P体区结深。通过减少沟槽深度(和相连的P体区结深)，能够降低栅极电荷。但是，当降低沟槽的深度和P体区结深时，器件击穿电压由于在端部区域的较浅的P体区结而在该端部区域中降低。
因此，通过增加单元密度来提供沟槽DMOS的低单位导通电阻的努力最近被同时发生的不利的改变而受阻，例如与器件阈值电压、栅极电荷和/或端部区域器件击穿电压有关的问题。
发明内容
上述的和其他的现有技术中的障碍被本发明的MOSFET器件解决。
根据本发明的实施例，提供了一种沟槽MOSFET器件，包括：
(a)第一导电类型的衬底；
(b)衬底上的第一导电类型的外延层，该外延层的多数载流子浓度低于衬底；
(c)在外延层中的多个沟槽；
(d)第一绝缘层，例如氧化物层，衬于沟槽中；
(e)导电区域，例如多晶硅区域，位于靠近第一绝缘层的沟槽中；
(f)一个或多个沟槽体区和一个或多个端部体区，它们位于外延层的上部分，端部体区延伸到外延层内的深度大于沟槽体区；每个沟槽体区和每个端部体区包括(1)第二导电类型的第一区域，该第二导电类型与第一导电类型相反，和(2)靠近第一区的第二导电类型的第二区域，该第二区域的多数载流子浓度高于第一区域，而且第二区域位于第一区域的上面；和
(g)第一导电类型的多个源区，位于靠近该沟槽体区的上部中的沟槽。
在一些优选实施例中，沟槽MOSFET器件为硅器件，其单位导通电阻在0.13到0.22Ω-cm2范围，击穿电压在20到30V范围。
此外，端部体区的深度优选最小在2.0到2.2μm范围，沟槽体区的深度优选最大在1.6到1.8μm范围。沟槽体区的宽度优选最大在1.2到2.0μm范围，而沟槽优选最大深度在1.0到2.0μm范围。
在一些优选实施例中，器件将还包括端部掩蔽结构，例如端部氧化物结构，与邻近的外围沟槽至少相距3.0微米。
在另外的优选实施例中，第一导电类型为N型导电，第二导电类型为P型导电，而且体区用硼掺杂。更优选地，衬底为N+衬底，外延层是N外延层，第一区域为P-区域，第二区域为P区域，而源区为N+区。
本发明的沟槽MOSFET若干优选的电阻率值如下：
衬底电阻率在0.005到0.01Ω-cm范围，
外延层电阻率在0.18到0.25Ω-cm范围，
第一区域的电阻系在0.4到0.8Ω-cm范围，
第二区域的电阻率在0.15到0.4Ω-cm范围，
源区的电阻率在0.003到0.001Ω-cm范围。
对于20到30V器件，这些值特别理想。
根据本发明的另一个方面，提供了一种形成沟槽MOSFET器件的方法。该方法包括：
(a)提供第一导电类型的衬底；
(b)衬底上形成第一导电类型的外延层，该外延层的多数载流子浓度低于衬底；
(c)在外延层中形成多个沟槽，沟槽中衬有第一绝缘层并包含靠近第一绝缘层的导电区域；
(d)在外延层的上部分中形成一个或多个沟槽体区和一个或多个端部体区，端部体区延伸到外延层内的深度大于沟槽体区；每个沟槽体区和每个端部体区包括(a)第二导电类型的第一区域，该第二导电类型与第一导电类型相反，和(b)靠近第一区的第二导电类型的第二区域，该第二区域的多数载流子浓度高于第一区域，而且第二区域位于第一区域的上面；和
(e)形成第一导电类型的多个源区，靠近该沟槽体区的上部中的沟槽。
该第一绝缘层优选的为氧化物层，而且形成氧化物层的步骤优选地包括干法氧化。
形成沟槽的步骤优选地包括在外延层上形成构图的掩蔽层的步骤和通过该掩蔽层蚀刻沟槽的步骤。
在沟槽中提供导电区域的步骤优选地包括沉积多晶硅层和随后刻蚀该多晶硅层。
形成一个或多个沟槽体区和一个或多个端部体区的步骤优选地包括：(a)形成端部掩蔽结构；(b)在外延层的上部分中形成第二导电类型的层；(c)在外延层中形成沟槽，该沟槽延伸穿过第二导电类型的层以便形成第二导电类型的分离的第一区域；(d)在至少靠近该第一区域的沟槽壁上方形成氧化物层，该形成氧化物层的步骤导致了在靠近氧化层的第一区域中降低了多数载流子浓度的区域；以及(e)在靠近和位于第二导电类型的第一区域的上方的外延层中形成第二导电类型的第二区域。沟槽的间隔优选地要足够近，以便在形成氧化物层的过程中，在沟槽间的整个第一区域中，降低多数载流子的浓度。端部掩蔽结构优选地与最近的外围沟槽相隔足够远，以便形成氧化物层的步骤基本上对在外围沟槽和掩蔽结构之间第一区中的体多数载流子浓度没有影响。
优选地，沟槽的最大间距在1.2到2.0微米范围，而外围沟槽和端部氧化结构之间的最小间距3.4到4.0微米范围。
形成第二导电类型的层的步骤和形成第二区域的步骤优选地包括向外延层中注入和扩散掺杂剂。
在一个优选实施例中，至少在靠近该第一区域的沟槽壁的部分的上方形成氧化物层的步骤包括在900到1100℃度温范围的，最好在900到950℃干法氧化。在另一个例子中，该步骤包括在900到1100℃范围，最好是在900到950℃范围内的蒸气中的氧化。
优选地，形成源区的步骤包括形成构图的掩蔽层和向沟槽体区的上部注入和扩散掺杂剂。
本发明的一个优点是，因此基本上不增加器件的阈值电压而提供具有增加的单元浓度，低导通电阻的沟槽MOSFET器件。
本发明的另外的优点是，基本上不增加栅极电荷实质增加，而且基本上不降低端部区域中的器件击穿电压来提供这种沟槽MOSFET。
此外，本发明另外的优点是，提供具有增加的单元密度、降低的沟槽深度和降低的P体区结深度的MOSFET器件，同时避免了在端部区域中的器件击穿电压的实质的降低。此外，在不用采取额外工艺步骤以加深端部区域中的P体区的情况下，防止了端部区域中的击穿。
本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了。
附图说明
图1示出了现有技术中的沟槽DMOS功率晶体管单元的剖视图；
图2示出了根据本发明的实施例的沟槽MOSFET器件的剖视图；
图3A到3E示出了根据本发明的实施例的沟槽DMOS制造方法的剖面图；
图4示出了在900℃的干法氧化中形成表面氧化物后的掺硼硅材料中近似的掺杂分布。
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道20到30V器件，但是很明显其他器件也是可能的。
参照图2，示出了在N+衬底200上形成N型外延层202的沟槽MOSFET219。该N+衬底200是典型的硅衬底，其厚度在20到25mils的范围，电阻率在0.005到0.01Ω-cm的范围。该N型外延层202也是典型的硅，厚度在5到6μ的范围，电阻率在0.18到0.25Ω-cm的范围。
形成在外延层里的沟槽201与栅极氧化物210对齐并填充了多晶硅(即多晶硅)栅电极211。该栅极氧化物210厚度通常为500到700埃。该多晶硅电极211通常具有15到25Ω/sq的电阻率。该沟槽201通常具有1.0到2.0微米的深度XT。在沟槽之间的区域根据其形状，通常称为台地或沟槽台。为了实现该30V器件的0.22到0.17mΩ-cm2的单位导通电阻，图2的器件单元密度被增加到由台地宽度Wmesa反映的通常为2.3到6微米的范围的沟槽间隔。
在外延层中是P区204和P区212，它们一起形成了器件的P体区。该沟槽区域中(在相邻的沟槽之间)的P体区在此被称为“沟槽P体区”，而在端部区域中(靠近并在外围的沟槽的外侧)的P体区在此被称为“端部P体区”。“外围沟槽”指，形成在表面中而且有一个侧面，但其余侧面不与一种或多种相似的结构相邻的沟槽，或其一部分。相反，“内部沟槽”指形成在表面中而且有两个侧面与一种或多种相似的结构相邻的沟槽或其一部分。
P体区212的电阻率通常在0.15到0.4Ω-cm的范围内，而P体区204的电阻率通常在0.4到0.8Ω-cm的范围内。P体区通常延伸到外延层的内部1.5到1.7微米。深这一深度是由端部区域(图的右手侧)中的XP和沟槽区域的XP*指定的。这些深度最好基本一致，如图2所示。
端部区域中的P区204(因此和P体区)延伸到深度XP-，而沟槽区域中的P体区204延伸到深度XP- *。如图2所示，结深度XP-大于结深度XP- *。通常，在沟槽深度等于2.0μm的器件结构中，XP-的范围是2.0到2.2微米，而XP- *的范围是1.6到1.8微米
相对浅的沟槽深度XT和相对浅的沟槽区域的结深度XP- *一起作用，以弥补通常与图2所示的器件的高单元密度有关而发生的栅极电荷的增加。同时，如果在端部区的结深度XP-减少到与在沟槽区的结深度XP- *一样的程度，那么在端部区中的击穿就可能成为问题。但是，在本发明中，在端部区的相对深的结深度XP-阻止了该区域中的器件击穿。
正如下面会更加容易理解，由于端部掩蔽特性的设置，例如相对于相邻的外围沟槽201的端部氧化物特性206，在端部区WP的P体区(它包括P区204和P区212)的宽度实质上比沟槽区中的P体区的宽度Wmesa要大。在看了下面关于的过程的讨论，将更全面地理解，在宽度Wmesa足够窄的地方，在处理过程中会发生掺杂剂在沟槽区P-区实质上的再分布，这导致了在沟槽区中的相对浅的结深度XP- *。另一方面，在WP实质上大于Wmesa的地方，在端部区的P区204发生的掺杂剂的再分布非常少，这导致了端部区的结深度XP-实际上大于XP- *。用这种方法，本发明人可以独立将结深度XP-和XP- *控制到某种程度。
图2中的器件还包括N+源区214，它通常延伸0.3到0.45微米的深度，并具有0.001到0.003Ω-cm的电阻率。经过金属接触层218建立与N+源区214的电接触。在同一步骤中，单独的金属接点(未示出)也连接到位于单元外侧的栅极导条(Gaterunner)。氧化物层215和BPSG(硼磷酸盐玻璃)区216防止多晶硅栅电极211被短接到N+源区214，与N+衬底相连的金属漏极接点(未示出)也通常被提供。
下面将描述制造图2的沟槽MOSFET器件的过程，参照图3A-3E，首先在N+掺杂衬底200上生长N掺杂外延层202。例如，外延层202可在5到6微米厚，而且具有30V沟槽DMOS器件的3.0e1～3.5e16cm-3的n型掺杂浓度。然后，例如，通过在1000到1150℃的蒸气氧环境中的氧化在外延层表面上生成初始氧化物层到5000～10000埃的厚度。随后施加构图的掩蔽层(未示出)到该初始氧化物层，并且将氧化物从没有被掩蔽保护的地方除去，例如通过RIE蚀刻，以形成端部氧化物特性206。P区204随后通过注入和扩散形成于外延层202中。例如可以注入具有40到60keV的1e13cm-3剂量的硼，接下来在1150℃扩散。此时的P层的深度约为1.8到2.0微米。最终的结构如图3A所示。
随后沉积掩蔽氧化物层，例如用化学气相淀积，得到5000到10000埃的厚度。然后施加构图的沟槽掩蔽(未示出)，接下来通过沟槽掩蔽中的小孔氧化物蚀刻，通常使用RIE。沟槽掩蔽被去除，而且沟槽201通过在氧化物层中的小孔蚀刻出，通常通过反应离子蚀刻。沟槽的深度优选的为1.0到2.0微米范围，分立的氧化物区208和P-区204最终被这一沟槽成步骤建立。最终的结构如图3B所示。
然后生长牺牲氧化物，通常通过在1000到1150℃的约50到65分钟的干法氧化，以提供连续的氧化层209(在图3C中示出，该层包括在沟槽中新形成的牺牲氧化物和如图3B所示的氧化物区208)。
沟槽中形成的牺牲氧化物导致了P体区掺杂剂，在此例中为位于P区204和牺牲氧化物之间的硼的再分布。
已知在氧化处理步骤中的诸如硼原子的掺杂剂的再分布。不用束之于理论，可看出，这种再分布是由于三个同时作用：
掺杂剂分凝系数m，其中
掺杂剂在硅和氧化物中的扩散系数之比率或
，以及
抛物线氧化比例常数B和掺杂剂在硅中的扩散系数的平方根之比率或
图4示出了在900℃的干氧中形成表面氧化物后的掺硼的硅材料中近似的掺杂分布。在图4中，氧化物区对应于在X＝0(氧化物表面)和Xi(氧化物/硅界面)之间的曲线的左手侧。硅区对应于图4的超越Xi区域的右手侧。在氧化前，硅以体浓度Cb均匀掺杂。在氧化后，图4的右手侧的体硅区保持在这一水平。但是，由于接近界面，在硅中的掺杂剂浓度下降。此时，硼在硅界面的浓度为硼的体浓度Cb的约20％。(通过比较，硼在界面的氧化物层的浓度为Cb的约60％)。
下面的表说明了在具有初始浓度Cb的硅层的氧化后的CI/Cb硼在界面硅中的浓度CI与硼在硅中的体浓度Cb之比)。如图4所示，该比例约为0.2(20％)，其中硅是在900℃下的干氧中氧化的。该比例的其他参数如下表所示。从表中可看出，在低温度下用于蒸气氧化在界面上会发生大量的再分布。
| 温度(℃) | 干氧化后的CI/Cb | 在640torr的蒸气氧化后的CI/Cb |
| 900 | 0.2 | 0.14 |
| 1000 | 0.25 | 0.16 |
| 1100 | 0.39 | 0.20 |
| 1200 | 0.56 | 0.29 |
关于该主题的其他的信息可以在Technoloty Associate(1985)Semiconductor Technology Handbook第4.1页et seq中找到，在次对其公开的内容被引入本文，做为参考。
除了氧化物形成条件(例如，如上可知，氧化物生长温度和氧化物生长条件都会影响硼浓度分布)以外，硼的再分布还进一步受到沟槽间隔(即，沟槽台尺寸)的影响。总之，沟槽台越窄，掺杂剂分凝得越厉害，因为在台地区域的硼很少。换句话讲，注意到最大的掺杂剂再分布发生在牺牲氧化物表面。如果在沟槽之间形成的台地的宽度足够窄，这些表面效应将延伸到台地的中心，而且较窄的台地将具有低峰值P型掺杂浓度。
在形成牺牲氧化物层后，再分布效应的结果是，硼在P区204中的浓度在牺牲氧化物层的边缘被耗尽。因此，在N外延区202和P区204之间的结如图3C所示，在沟槽201的壁向上弯曲。从图3C中还能看出，在沟槽201间的P区204中的掺杂剂再分布比端部区中的P区204浅。这种深度上的区别是在单独的氧化步骤中建立的，而不用额外的掩蔽和扩散步骤。
氧化物层209随后被除去，而且在它的位置上生长氧化物层210，通常通过在950到1050℃的干法氧化。氧化物层210成为完成器件的栅极氧化物，其厚度通常在500到700埃的范围。该结构的表面随后被覆盖，而且沟槽被多晶硅层填充，通常使用CVD。该多晶硅通常为掺杂的N型以降低其电阻率，通常按照20Ω/sq。N型掺杂通常可以在，例如，用氯化磷的CVD过程中或通过注入砷或磷来进行。该多晶硅层随后被蚀刻，例如，通过反应离子蚀刻，以优化它在沟槽中的厚度。由于蚀刻均匀，多晶硅层被轻微过蚀刻，而且因此形成的多晶硅栅区211通常具有位于外延层的邻近表面下面0.1到0.2微米的顶表面。P区212随后在P区204的上部分中形成。例如，可以向P区212注入30-40keV、3e13-4e13cm-3剂量的硼，接下来在1150℃下扩散到约1.5到1.7微米的深度。该P区212首先形成以提供理想的器件阈值电压。最终的结构在图3D中示出。
如上所知，诸如图1中的现有技术中的器件，由于台地区的尺寸被减少以增加单元密度，P+区最终横向扩散到沟道区，显著地增加了器件的阈值电压。相反，由于避免了深P+区，本发明的处理过程不会遇到这种困难。
器件最后以常规方式完成。例如，设有定义了N+源区214的构图的掩蔽层。N+源区可以通过注入和扩散过程形成在P区212的上部分中。例如，N+源区214可以注入150-180keV、5e15-1e13cm-3剂量的As。源极掺杂剂随后在900到950℃下扩散到0.3～0.45微米的深度，增加了氧化物层210的暴露部分的厚度而且在多晶硅栅极区域211上形成了氧化物层215。可以在整个结构之上形成BPSG层，随后例如，通过PECVD，并提供构图的光刻胶层。该结构能够被蚀刻，通常通过离子反应蚀刻，去除BPSG和覆盖至少每个源区214的部分的氧化物层，而剩下BPSG区216和覆盖该多晶硅栅极区域的氧化物层215(从而保证了该栅极区域是绝缘的)。光刻胶层随后能够被去除，而且提供接触源区214并作为源极的金属接触层218的结构。在同一步骤中，单独的金属接点(未示出)与位于单元外侧的栅极导条连接。另一个金属接点(未示出)也通常提供与衬底200连接，以作为漏极。最终的沟槽MOSFET219器件如图3E所示。
作为一方面，现有技术中的与本发明有关的器件通常称为沟槽DMOS(双扩散MOS)晶体管器件，由于实际上在他们的形成中使用两步扩散—一个形成P体区而另一个形成源区。相反，本发明的器件能够被认为是沟槽TMOS(三扩散MOS)晶体管器件，因为在形成过程中有三步扩散--一个形成P区204，一个形成P区212，而另一个形成源区214。作为选择，本发明的器件也可以被称为具有双向扩散体的MOSFET，因为P体区在两步中形成。
尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过上述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。
Claims (29)
1.一种沟槽MOSFET器件，包括：
第一导电类型的衬底；
衬底上的第一导电类型的外延层，所述的外延层的多数载流子浓度低于衬底；
在所述的外延层中的多个沟槽；
第一绝缘层，衬于所述的沟槽中；
导电区域，位于靠近第一绝缘层的沟槽中；
一个或多个沟槽体区和一个或多个端部体区，它们位于所述的外延层的上部分，所述的端部体区延伸到所述的外延层内的深度大于所述的沟槽体区；
每个沟槽体区和每个端部体区包括(a)第二导电类型的第一区域，所述的第二导电类型与所述的第一导电类型相反，和(b)靠近所述的第一区的第二导电类型的第二区域，所述的第二区域的多数载流子浓度高于所述的第一区域，而且所述的第二区域位于所述的第一区域的上面；和
所述的第一导电类型的多个源区，位于所述的靠近沟槽体区的上部中的所述的沟槽。
2.根据权利要求1所述的MOSFET器件，其中所述的沟槽MOSFET器件是硅器件。
3.根据权利要求2所述的MOSFET器件，其中的器件具有从0.13到0.22Ω-cm2范围的单位导通电阻以及20到30V范围的击穿电压。
4.根据权利要求2所述的MOSFET器件，其中的端部体区的深度最小为2.0到2.2μm，沟槽体区的深度最大为1.6到1.8μm。
5.根据权利要求4所述的MOSFET器件，其中的沟槽体区的宽度范围最大为1.2到2.0μm，而沟槽的最大深度范围是1.0到2.0μm。
6.根据权利要求2所述的MOSFET器件，还包括端部掩蔽结构，其中所述的端部氧化物特性距离邻近的外围沟槽至少3.0微米。
7.根据权利要求2所述的MOSFET器件，其中所述的端部掩蔽结构是端部氧化物结构。
8.根据权利要求2所述的MOSFET器件，其中所述的第一绝缘层是氧化物层。
9.根据权利要求2所述的MOSFET器件，其中所述的导电区域是多晶硅区域。
10.根据权利要求2所述的MOSFET器件，其中第一导电类型为N型导电，第二导电类型为P型导电。
11.根据权利要求10所述的MOSFET器件，其中所述的体区掺杂有硼。
12.根据权利要求10所述的MOSFET器件，其中所述的衬底为N+衬底，所述的外延层是N外延层，所述的第一区域为P-区域，所述的第二区域为P区域，所述的源区为N+区域。
13.根据权利要求2所述的MOSFET器件，其中
所述的衬底电阻率范围从0.005到0.01Ω-cm，
所述的外延层电阻率范围从0.18到0.25Ω-cm，
所述的第一区域的电阻率范围从0.4到0.8Ω-cm，
所述的第二区域的电阻率范围从0.15到0.4Ω-cm，
所述的源区的电阻率范围从0.003到0.001Ω-cm。
14.一种形成沟槽MOSFET器件的方法，包括：
提供第一导电类型的衬底；
在衬底上形成第一导电类型的外延层，该外延层的多数载流子浓度低于衬底；
形成在外延层中的多个沟槽，沟槽中衬有第一绝缘层并包含靠近第一绝缘层的导电区域；
在外延层的上部分中形成一个或多个沟槽体区和一个或多个端部体区，所述的端部体区延伸到所述的外延层内的深度大于沟槽体区；每个沟槽体区和每个端部体区包括(a)第二导电类型的第一区域，该第二导电类型与第一导电类型相反，和(b)靠近第一区的第二导电类型的第二区域，该第二区域的多数载流子浓度高于第一区域，而且第二区域位于第一区域的上面；和
形成第一导电类型的多个源区，靠近所述的沟槽体区的上部中的所述沟槽。
15.根据权利要求14所述的方法，其中形成所述一个或多个沟槽体区和所述一个或多个端部体区的步骤包括：
形成端部掩蔽结构；
在所述外延层的上部分中形成第二导电类型的层；
在所述外延层中形成所述沟槽，所述沟槽延伸穿过所述
第二导电类型的层以便形成第二导电类型的分离的第一区域；
在至少靠近所述的第一区域的沟槽壁上方形成氧化物层，所述的形成氧化物层的步骤导致了在靠近氧化层的第一区域中降低了多数载流子浓度的区域；以及
在靠近和位于第二导电类型的第一区域的上方的外延层中形成第二导电类型的第二区域，
其中，所述沟槽的间隔要足够近，以便在形成氧化物层的过程中，在沟槽间的整个第一区域中，降低多数载流子的浓度，
其中，所述端部掩蔽结构与最近的外围沟槽间隔足够远，以便形成氧化物层的步骤基本上对在外围沟槽和掩蔽结构之间的第一区的体多数载流子浓度没有影响。
16.根据权利要求15所述的方法，其中所述的MOSFET器件是硅器件。
17.根据权利要求16所述的方法，其中所述的沟槽的最大间距范围是1.2到2.0微米，而所述的外围沟槽和所述的端部掩蔽特性之间的最小间距范围是3.4到4.0微米。
18.根据权利要求15所述的方法，其中形成所述的第二导电类型的层的步骤和形成所述的第二区域的步骤包括向外延层中注入和扩散掺杂剂。
19.根据权利要求14所述的方法，其中形成所述沟槽的步骤包括在外延层上形成构图的掩蔽层和通过所述掩蔽层蚀刻所述沟槽的步骤。
20.根据权利要求14所述的方法，其中第一绝缘层是氧化物层。
21.根据权利要求20所述的方法，其中形成氧化物层的步骤包括经干法氧化提供氧化物层。
22.根据权利要求14所述的方法，其中导电区域是多晶硅区。
23.根据权利要求22所述的方法，其中在所述沟槽中提供导电区域的步骤包括沉积多晶硅层和随后的蚀刻该多晶硅层。
24.根据权利要求16所述的方法，其中形成覆盖至少靠近所述第一区的所述沟槽壁的部分的氧化物层的步骤包括在900到1100℃温度范围内的干氧化。
25.根据权利要求24所述的方法，其中的温度在900到950℃的范围。
26.根据权利要求16所述的方法，其中形成覆盖至少靠近第二导电类型的所述第一区的所述沟槽壁的部分的氧化物层的步骤包括温度在900到1100℃范围的蒸气中的氧化。
27.根据权利要求26所述的方法，其中的温度在900到950℃的范围。
28.根据权利要求14所述的方法，其中形成源区的步骤包括形成构图的掩蔽层和向沟槽体区的上部分中注入和扩散掺杂剂。
29.根据权利要求16所述的方法，其中所述第一导电类型是N型导电，其中所述第二导电类型是P型导电，而其中所述体区掺杂有硼。
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