CN110400802A - 新型共漏双mosfet结构及其形成方法 - Google Patents
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- 230000009977 dual effect Effects 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 17
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 8
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 230000015271 coagulation Effects 0.000 claims description 3
- 238000005345 coagulation Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000011946 reduction process Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Abstract
本发明公开了新型共漏双MOSFET结构及其形成方法，涉及模拟电路与数字电路的技术领域。新型共漏双MOSFET结构，通过相互靠近的FET1和FET2单元，使得电流在晶圆中都是在相邻的FET1和FET2单元之间流动，这样大大减小了电流在介质中的传输距离，从而避免了电流在介质中长距离的输送导致的导通电阻，同时使得圆晶厚度与电流的传输距离的影响变小，进而使得圆晶无需做的很薄，从而降低了工艺难度，再者在不需要较大面积的FET1和FET2同时不需要晶圆背面的厚金属，因此避免了成品的MOSFET在晶圆上受到应力影响，同时避免晶圆的翘曲。
Description
技术领域
本发明涉及模拟电路与数字电路的技术领域，尤其涉及新型共漏双MOSFET结构及其形成方法。
背景技术
目前传统共漏MOSFET对导通时候，电流需要从一侧的通道先通过EPI层达到介质层，然后通过介质层和背面的厚铜传到另一侧的FET。因为电流所通过的区域电阻率都很高，所以传统结构的共漏MOSFET对的导通电阻不能很好优化。
因为介质层的电阻率很高，所以传统的共漏MOSFET对在封装之前需要将晶圆片减薄到很薄的程度，这样的减薄工艺需要很特殊的机台才能生产。
同时，为了达到所需要的低阻值，一侧的FET1和对应的FET2需要相对比较大的宽度。例如现在应用广泛的共漏MOSFET的FET1和FET2的宽度至少是300um，这样电流需要在介质层和背面厚金属中传输最多600um才能到达另外一侧的FET。
不仅如此，因为背面厚铜的电阻率远小于介质层，大部分电流会通过厚铜传输，所以传统工艺需要在已经很薄的晶圆背面再增加很厚的金属，因为金属和硅晶圆的热膨胀系数不同，生产过程中很容易产生晶圆的翘曲，同时成品的MOSFET也会有机械应力的问题。传统工艺在这些工艺限制和生产困难下不得不牺牲一定的导通电阻值来换取工艺的可行性。
发明内容
为了优化共漏MOSFET的源到源的导通电阻值，同时降低了生产难度和成本，本发明的技术方案提供了新型共漏双MOSFET结构及其形成方法。
技术方案如下：新型共漏双MOSFET结构，包括在圆晶上形成的第一单元FET1和第二单元FET2，FET1的两个栅极与FET2的两个栅极中至少存在两个不同单元的栅极存在于同一个沟槽中。
特别地，新型共漏双MOSFET结构的S2通过3rd dimension正面金属连接。
特别地，FET1与FET2之间的距离小于30μm。
特别地，FET1的端沟与FET2的端沟分别设置在FET1与FET2距离最远的两侧。
特别地，圆晶表面对应FET1设有金属节点S1，圆晶表面对应FET2设有金属节点S2。
特别地，FET1的栅极分布在S1两侧，FET2的栅极分布在S2两侧。
特别地，每个新型共漏双MOSFET结构的S2通过3rd dimension正面金属连接。
通过相互靠近的FET1和FET2，使得电流在晶圆中都是在相邻的FET1和FET2之间流动，这样大大减小了电流在介质中的传输距离，从而避免了电流在介质中长距离的输送导致的导通电阻，同时使得圆晶厚度与电流的传输距离的影响变小，进而使得圆晶无需做的很薄，从而降低了工艺难度，再者在不需要较大面积的FET1和FET2同时不需要晶圆背面的厚金属，因此避免了成品的MOSFET在晶圆上受到应力影响，同时避免晶圆的翘曲。
另一方面，本发明还提供了新型共漏双MOSFET的形成方法，包括以下步骤：步骤一：在外延上形成氧化物；步骤二：氧化物刻蚀、沟槽硅刻蚀同时暴露沟槽；步骤三：硅圆孔蚀刻；步骤四：厚氧化物进一步蚀刻；步骤五：侧壁氧化物生长并沉积HDP以填充沟槽；步骤六：OXP掩模曝光和侧壁氧化物蚀刻；步骤七：栅极氧化物生长；步骤八：聚沉积；步骤九：Poly CMP，并停留在硅表面上；步骤十：本体植入；步骤十一：源掩模曝光并植入源；步骤十二：LTO和BPSG沉积和蚀刻；步骤十三：Metal1沉积和蚀刻；步骤十四：Metal2沉积和蚀刻。
本发明与现有技术相比所具有的有益效果是：通过相互靠近的FET1和FET2单元，使得电流在晶圆中都是在相邻的FET1和FET2之间流动，这样大大减小了电流在介质中的传输距离，从而避免了电流在介质中长距离的输送导致的导通电阻，同时使得圆晶厚度与电流的传输距离的影响变小，进而使得圆晶无需做的很薄，从而降低了工艺难度，再者在不需要较大面积的FET1和FET2同时不需要晶圆背面的厚金属，因此避免了成品的MOSFET在晶圆上受到应力影响，同时避免晶圆的翘曲。
附图说明
此处的附图被并入说明书中并构成说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理，其中：
图1为现有技术中新型共漏双MOSFET的断面图；
图2为本申请中新型共漏双MOSFET的结构断面图；
图3至图31为本申请中新型共漏双MOSFET的形成方法。
具体实施方式
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
目前传统共漏MOSFET对导通时候，电流需要从一侧的通道先通过EPI层达到介质层，然后通过介质层和背面的厚铜传到另一侧的FET。因为电流所通过的区域电阻率都很高，所以传统结构的共漏MOSFET对的导通电阻不能很好优化。因为介质层的电阻率很高，所以传统的共漏MOSFET对在封装之前需要将晶圆片减薄到很薄的程度，这样的减薄工艺需要很特殊的机台才能生产。同时，为了达到所需要的低阻值，一侧的FET1和对应的FET2需要相对比较大的宽度。例如现在应用广泛的共漏MOSFET对的FET1和FET2的宽度至少是300um，这样电流需要在substrate和背面厚金属中传输最多600um才能到达另外一侧的FET。不仅如此，因为背面厚铜的电阻率远小于介质层，大部分电流会通过厚铜传输，所以传统工艺需要在已经很薄的晶圆背面再增加很厚的金属，因为金属和硅晶圆的热膨胀系数不同，生产过程中很容易产生晶圆的翘曲，同时成品的MOSFET也会有机械应力的问题。传统工艺在这些工艺限制和生产困难下不得不牺牲一定的电阻率换取工艺的可行性。
为了优化共漏MOSFET对的源到源的导通电阻值，同时降低了生产难度和成本，本发明的技术方案提供了新型共漏双MOSFET结构。技术方案如下：
下面根据图1和图31对本发明做进一步详细说明。
如图1至图2所示，本发明的技术方案提供了新型共漏双MOSFET结构。技术方案如下：新型共漏双MOSFET结构，包括在圆晶上形成的第一单元FET1(1)和第二单元FET2(2)，FET1(1)的两个栅极(5)与FET2(2)的两个栅极(5)中至少存在两个不同单元的栅极(5)存在于同一个沟槽中。
新型共漏双MOSFET结构的S2(4)通过3rd dimension正面金属连接。
FET1(1)与FET2(2)之间的距离小于30μm。当然，在实际操作中FET1(1)与FET2(2)之间的距离大小取决于FET1(1)与FET2(2)单元的大小，这里具体的距离不加以限定。FET1(1)的端沟与FET2(2)的端沟分别设置在FET1(1)与FET2(2)距离最远的两侧。圆晶表面对应FET1(1)设有金属节点S1(3)，圆晶表面对应FET2(2)设有金属节点S2(4)。FET1(1)的栅极(5)分布在S1(3)两侧，FET2(2)的栅极(5)分布在S2(4)两侧。每个新型共漏双MOSFET结构的S2(4)通过3rd dimension正面金属连接。
通过相互靠近的FET1和FET2，使得电流在晶圆中都是在相邻的FET1和FET2之间流动，这样大大减小了电流在介质中的传输距离，从而避免了电流在介质中长距离的输送导致的导通电阻，同时使得圆晶厚度与电流的传输距离的影响变小，进而使得圆晶无需做的很薄，从而降低了工艺难度，再者在不需要较大面积的FET1和FET2同时不需要晶圆背面的厚金属，因此避免了成品的MOSFET在晶圆上受到应力影响，同时避免晶圆的翘曲。
如图1中所示，在传统的共漏MOSFET对中电流在两个FET之间流动时所经历的电阻为Rss＝(Rch1+Repi1)+Rsub1+Rstray1//(Rbm+Rstary2+Rbm)+Rsub2+(Repi2+Rch2)，而在本申请的新型共漏MOSFET对中，如图2中所示，电流仅需从FET1导通至相邻的FET2中，在介质中的导通距离不超过一个FET的宽度，Rss＝(Rch1+Repi1)+Rstray+(Repi2+Rch2)。因为平面的导通距离很小，所以可以实现很小的水平和垂直电阻率。这样就可以不需要很薄的晶圆减薄同时可以省略掉背面的厚金属。这样就大大降低了生产的技术工艺要求，也解决了厚金属和薄晶圆所产生的机械应力，增强了成品的机械稳定性。
在实际操作中，每个FET1或FET2的核心单元沟槽数不必是一个，也可以是基于最小金属宽度和间隔的两个或至少三个，或者基于最佳Rss对金属厚度，宽度和间隔来设计沟槽数。
当然核心单元沟槽结构不必是单沟槽，也可以是分裂栅极沟槽MOSFET。
如图3至图31所示，本发明的技术方案提供了新型共漏双MOSFET的形成方法，包括以下步骤：
步骤一：如图3、4和5所示，在外延上形成氧化物；
步骤二：如图6所示，氧化物刻蚀、沟槽硅刻蚀同时暴露沟槽；
步骤三：如图7所示，硅圆孔蚀刻；
步骤四：如图8所示，厚氧化物进一步蚀刻；
步骤五：如图9所示，侧壁氧化物生长并沉积HDP以填充沟槽；
步骤六：如图10、11和12所示，OXP掩模曝光和侧壁氧化物蚀刻；
步骤七：如图13所示，栅极氧化物生长；
步骤八：如图14所示，聚沉积；
步骤九：如图15、16所示，Poly CMP，并停留在硅表面上；
步骤十：如图17所示，本体植入；
步骤十一：如图18、19所示，源掩模曝光并植入源；
步骤十二：如图20、21和22所示，LTO和BPSG沉积和蚀刻；
步骤十三：如图23、24、25、26和27所示，Metal1沉积和蚀刻；
步骤二十六：如图28、29、30和31所示，Metal2沉积和蚀刻。
本领域技术人员在考虑说明书及实践这里发明的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明的本技术领域中的公认常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。
Claims (7)
1.新型共漏双MOSFET结构，其特征在于：包括在圆晶上形成的第一单元FET1和第二单元FET2，所述FET1的两个栅极与所述FET2的两个栅极中至少存在两个不同单元的栅极存在于同一个沟槽中。
2.根据权利要求1所述的新型共漏双MOSFET结构，其特征在于，所述FET1与所述FET2之间的距离小于30μm。
3.根据权利要求1所述的新型共漏双MOSFET结构，其特征在于，所述FET1的端沟与所述FET2的端沟分别设置在所述FET1与所述FET2距离最远的两侧。
4.根据权利要求1所述的新型共漏双MOSFET结构，其特征在于，所述圆晶表面对应所述FET1设有金属节点S1，所述圆晶表面对应所述FET2设有金属节点S2。
5.根据权利要求4所述的新型共漏双MOSFET结构，其特征在于，所述FET1的栅极分布在所述S1两侧，所述FET2的栅极分布在所述S2两侧。
6.根据权利要求5所述的新型共漏双MOSFET结构，其特征在于，每个所述新型共漏双MOSFET结构的所述S2通过3rd dimension正面金属连接。
7.新型共漏双MOSFET的形成方法，其特征在于，包括以下主要步骤：
步骤一：在外延上形成氧化物；
步骤二：氧化物刻蚀、沟槽硅刻蚀同时暴露沟槽；
步骤三：硅圆孔蚀刻；
步骤四：厚氧化物进一步蚀刻；
步骤五：侧壁氧化物生长并沉积HDP以填充沟槽；
步骤六：OXP掩模曝光和侧壁氧化物蚀刻；
步骤七：栅极氧化物生长；
步骤八：聚沉积；
步骤九：Poly CMP，并停留在硅表面上；
步骤十：本体植入；
步骤十一：源掩模曝光并植入源；
步骤十二：LTO和BPSG沉积和蚀刻；
步骤十三：Metal1沉积和蚀刻；
步骤十四：Metal2沉积和蚀刻。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910780080.XA CN110400802A (zh) | 2019-08-22 | 2019-08-22 | 新型共漏双mosfet结构及其形成方法 |
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|---|---|
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|---|---|---|---|
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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