CN109065542A - 一种屏蔽栅功率mosfet器件及其制造方法 - Google Patents

一种屏蔽栅功率mosfet器件及其制造方法 Download PDF

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Abstract

本发明属于半导体器件的制造技术领域，涉及一种屏蔽栅功率MOSFET器件，包括有源区，有源区内包括元胞单元和虚拟元胞单元，虚拟元胞单元在第二导电类型阱区间设有第一类型沟槽，在第一类型沟槽内填充有虚拟屏蔽栅多晶硅、厚氧化层、位于虚拟屏蔽栅多晶硅上部两侧的虚拟栅极多晶硅及虚拟栅氧化层；在第一类型沟槽上依次覆盖有绝缘介质层、源极金属，源极金属通过绝缘介质层内的通孔分别与虚拟屏蔽栅多晶硅、虚拟栅极多晶硅电连接；本发明通过在有源区引入虚拟栅元胞结构，减小了栅极和源极的交叠面积，使得输入电容Ciss和米勒电容Crss降低，进而大幅度降低开关损耗，工艺简单，成本低，市场竞争力更强。

Description

一种屏蔽栅功率MOSFET器件及其制造方法
技术领域
本发明涉及一种MOSFET器件及其制造方法，具体是一种屏蔽栅功率MOSFET器件及其制造方法，属于半导体器件的制造技术领域。
背景技术
自20世纪九十年代以来，功率MOSFET最主要的研究方向就是不断降低功耗，包括导通损耗和开关损耗。如今，功率沟槽MOSFET器件已经适用于大多数功率应用电路中，且器件的特性不断接近硅材料的一维极限（表述了器件漂移区特征导通电阻和关断时击穿电压的理论关系）。RESURF技术（REduced SURface Field）的提出，可令耐压为600V的功率沟槽MOSFET器件超过硅材料的一维极限。同样依据RESURF的工作原理，业界又提出分裂栅型沟槽（Split-Gate Trench）MOSFET器件结构，可在低、中压（20V~300V）范围内，打破硅材料的一维极限，拥有较低的导通损耗，器件性能优越。
公开号为102280487A的中国专利《一种新型沟槽结构的功率MOSFET器件及其制造方法》，公开了一种屏蔽栅功率MOSFET器件结构及制造方法。其提出的功率MOSFET器件的特征导通损耗较普通功率MOSFET器件降低了约40%，器件特性得到大幅提升。但仍然存在不足，由于特殊的器件结构，栅极和源极的交叠面积很大，导致输入电容Ciss和米勒电容Crss偏大，开关损耗高，尤其在高频工作条件下更为显著。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种电容改进型屏蔽栅功率MOSFET器件及其制造方法，通过在有源区引入虚拟栅元胞结构，减小了栅极和源极的交叠面积，使得输入电容Ciss和米勒电容Crss降低，进而大幅度降低开关损耗，工艺简单，成本低，市场竞争力更强。
为实现以上技术目的，本发明的技术方案是：一种屏蔽栅功率MOSFET器件，包括有源区，所述有源区内包括若干个相互并联的元胞单元，其特征在于，在所述有源区内还包括若干个与所述元胞单元均匀并列分布的虚拟元胞单元，所述虚拟元胞单元包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型外延层，在所述第一导电类型外延层的上部设有第二导电类型阱区，在所述第二导电类型阱区间设有第一类型沟槽，在所述第一类型沟槽内填充有虚拟屏蔽栅多晶硅、包裹所述虚拟屏蔽栅多晶硅下部的厚氧化层、位于所述虚拟屏蔽栅多晶硅上部两侧的虚拟栅极多晶硅及位于虚拟栅极多晶硅外侧的虚拟栅氧化层；
在所述第一类型沟槽上覆盖有绝缘介质层，在所述绝缘介质层上覆盖有源极金属，所述源极金属通过绝缘介质层内的通孔分别与虚拟屏蔽栅多晶硅、虚拟栅极多晶硅电连接。
为了进一步实现以上技术目的，本发明还提出一种屏蔽栅功率MOSFET器件，包括有源区，其特征在于，在所述有源区内包括若干个均匀并列分布的虚拟元胞单元，所述虚拟元胞单元包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型外延层，在所述第一导电类型外延层的上部设有第二导电类型阱区，在所述第二导电类型阱区间设有第一类型沟槽，在所述第一类型沟槽内填充有虚拟屏蔽栅多晶硅及包裹所述虚拟屏蔽栅多晶硅下部的厚氧化层，在所述虚拟屏蔽栅多晶硅上部的一侧设有虚拟栅极多晶硅，另一侧设有栅极多晶硅，在所述虚拟栅极多晶硅外侧设有虚拟栅氧化层（8），在所述栅极多晶硅外侧设有栅氧化层；
在所述第一类型沟槽上覆盖有绝缘介质层，在所述绝缘介质层上覆盖有源极金属，所述源极金属通过绝缘介质层内的通孔分别与虚拟屏蔽栅多晶硅、虚拟栅极多晶硅电连接。
进一步地，所述元胞单元包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型外延层，在所述第一导电类型外延层的上部设有第二导电类型阱区，在所述第二导电类型阱区间设有第二类型沟槽，在所述第二类型沟槽内填充有屏蔽栅多晶硅、包裹所述屏蔽栅多晶硅下部的厚氧化层、位于所述屏蔽栅多晶硅上部两侧的栅极多晶硅及位于栅极多晶硅外侧的栅氧化层；
在所述第二类型沟槽上覆盖有绝缘介质层，在所述绝缘介质层上覆盖有源极金属，所述源极金属通过绝缘介质层内的通孔与屏蔽栅多晶硅电连接。
进一步地，在所述第二导电类型阱区内的上部设有第一导电类型源极区，在所述第一导电类型源极区间设有金属接触孔，所述源极金属填充在所述金属接触孔内，并与所述第一导电类型源极区欧姆接触。
进一步地，在所述第一导电类型衬底的下表面设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
进一步地，在所述虚拟屏蔽栅多晶硅及屏蔽栅多晶硅内侧均设有绝缘氧化层，所述厚氧化层的厚度大于绝缘氧化层的厚度，所述绝缘氧化层的厚度大于虚拟栅极多晶硅、栅氧化层的厚度。
进一步地，所述元胞单元与虚拟元胞单元的数量比例根据实际电容需求进行调整，且元胞单元与虚拟元胞单元间的排列方式多样。
为了进一步实现以上技术目的，本发明还提出一种屏蔽栅功率MOSFET器件的制造方法，其特征是，包括如下步骤：
（a）. 选取第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，所述第一导电类型衬底的下表面为第二主面；
（b）、在硬掩膜层窗口的掩蔽下，对第一主面进行各向异性干法刻蚀，在第一导电类型外延层内形成若干个第一类型沟槽和第二类型沟槽；
（c）、去除硬掩膜层窗口，在第一主面上、第一类型沟槽和第二类型沟槽内壁生长一层第一层氧化层，在第一类型沟槽和第二类型沟槽内得到厚氧化层及厚氧化层形成的位于中心区的多晶硅淀积孔；
（d）、在所述第一层氧化层和多晶硅淀积孔内淀积多晶硅，并对多晶硅进行刻蚀，在第一类型沟槽的多晶硅淀积孔内得到虚拟屏蔽栅多晶硅，在第二类型沟槽的多晶硅淀积孔内得到屏蔽栅多晶硅；
（e）、通过湿法腐蚀去除第一主面上的第一层氧化层，同时去除第一类型沟槽和第二类型沟槽内上部的厚氧化层，得到位于第一类型沟槽和第二类型沟槽下部的厚氧化层；
（f）、在第一主面上、第一类型沟槽和第二类型沟槽内继续生长第二层氧化层，得到包裹虚拟屏蔽栅多晶硅和屏蔽栅多晶硅上部的绝缘氧化层、覆盖在沟槽上部侧壁上的虚拟栅氧化层和栅氧化层，同时得到多晶硅淀积槽；
（g）、在所述第二层氧化层及多晶硅淀积槽内淀积多晶硅材料层，刻蚀去除第一主面上的多晶硅材料层及第二层氧化层，得到位于第一类型沟槽的多晶硅淀积槽内的虚拟栅极多晶硅及位于第二类型沟槽的多晶硅淀积槽内的栅极多晶硅；
（h）、在第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型阱区；
（i）、在第一主面上，通过光刻掩膜的遮挡，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型源极区；
（j）、在第一主面上淀积绝缘介质层，对所述绝缘介质层进行刻蚀，得到位于沟槽之间的金属接触孔、位于第一类型沟槽和第二类型沟槽上方的通孔；
（k）、在所述绝缘介质层上、金属接触孔及通孔内淀积金属，并对金属进行刻蚀，得到源极金属，所述源极金属通过通孔分别与虚拟屏蔽栅多晶硅、虚拟栅极多晶硅及屏蔽栅多晶硅电连接，源极金属通过金属接触孔与第一导电类型源极区欧姆接触；
（l）、在第二主面上淀积金属，得到漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
进一步地，对于N型MOSFET器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOSFET器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
进一步地，所述步骤（k）中，对金属进行刻蚀，还得到栅极金属，所述栅极金属与栅极多晶硅电连接。
进一步地，所述厚氧化层的厚度大于绝缘氧化层的厚度，所述绝缘氧化层的厚度大于虚拟栅氧化层、栅氧化层的厚度，所述虚拟栅氧化层和栅氧化层的厚度为200Å~1000Å；所述厚氧化层的厚度为1000Å~10000 Å。
与现有的屏蔽栅器件相比，本发明具有以下优点：
1）本发明通过在有源区内引入两种形式的虚拟元胞单元，在现有元胞单元的基础上，将部分元胞单元的栅极多晶硅与源极金属电性连接，这样便减小了栅极的数量，进而减小栅极和源极的交叠面积及栅极与漏极的交叠面积，使得输入电容Ciss（即Cgs）和米勒电容Crss（即Cgd）明显降低，开关损耗大幅度降低，进一步提升器件性能，解决了现有技术MOSFET器件开关损耗高的问题。
2）当器件在施加反向电压时，相邻沟槽之间横向耗尽，会产生横向电场，结合N型外延层和P型阱区纵向耗尽所产生的纵向电场，形成二维电场耗尽区，突破硅材料的一维限制，在满足与传统沟槽功率MOSFET器件相同耐压需求的前提下，本发明功率MOSFET器件中的外延层电阻率会降低，从而大幅降低器件的导通电阻；
3）本发明的制造工艺都是借助于已广泛使用的一些半导体制造技术的工艺来实现的，并未增加工艺实施难度，因此，利于推广和批量生产。
附图说明
图1为本发明的俯视结构示意图。
图2为本发明实施例1的结构剖视图。
图3为本发明实施例2的结构剖视图。
图4为本发明实施例3的结构剖视图。
图5为本发明实施例1形成N型衬底和N型外延层后的剖视图。
图6为本发明实施例1得到硬掩膜层窗口后的剖视图。
图7为本发明实施例1刻蚀沟槽后的剖视图。
图8为本发明实施例1得到厚氧化层后的剖视图。
图9为本发明实施例1得到虚拟屏蔽栅多晶硅和屏蔽栅多晶硅后的剖视图。
图10为本发明实施例1刻蚀厚氧化层后的剖视图。
图11为本发明实施例1得到栅氧化层、虚拟上氧化层及绝缘氧化层后的剖视图。
图12为本发明实施例1得到虚拟栅极多晶硅和栅极多晶硅后的剖视图。
图13为本发明实施例1去除第一主面的氧化层和多晶硅后的剖视图。
图14为本发明实施例1 形成P型阱区后的剖视图。
图15为本发明实施例1 形成N型源极区后的剖视图。
图16为本发明实施例1刻蚀绝缘介质层后的剖视图。
图17为本发明实施例1得到源极金属和栅极金属后的剖视图。
附图标记说明：01—元胞单元；02—虚拟元胞单元；03—硬掩膜层窗口；04—第一层氧化层；05—第二层氧化层；06—有源区；07—终端保护区；001—第一主面；002—第二主面；1—N型衬底；2—N型外延层；3—第一类型沟槽；4—第二类型沟槽；5—虚拟屏蔽栅多晶硅；6—厚氧化层；7—虚拟栅极多晶硅；8—虚拟栅氧化层；9—屏蔽栅多晶硅；10—栅极多晶硅；11—栅氧化层；12—绝缘介质层；13—源极金属；14—漏极金属；15—P型阱区、16—N型源极区和17—绝缘氧化层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本发明的内容进行理解而设置的，即本发明不限于各图所举例的器件结构，既适用于IGBT器件，又适用于MOSFET器件。
实施例1以MOSFET器件为例，且第一导电类型为N型，第二导电类型为P型为例，如图1所示，一种屏蔽栅功率MOSFET器件，在所述MOSFET器件俯视平面上，包括位于半导体基板中心区的有源区及位于所述有源区外圈的终端保护区，所述终端保护区包围环绕有源区，在具体实施时，终端保护区可以采用现有常用的结构形式，终端保护区与有源区间的具体作用以及具体的配合关系均为本技术领域人员所熟知，此处不再赘述；所述有源区内包括若干个相互并联的元胞单元01及若干个与所述元胞单元01交替并列分布的虚拟元胞单元02；
图2为图1中A-A的剖视结构图；在所述MOSFET器件剖视截面上，所述虚拟元胞单元02包括N型衬底1及位于N型衬底1上的N型外延层2，在所述N型外延层2的上部设有P型阱区15，在所述P型阱区15间设有第一类型沟槽3，在所述第一类型沟槽3内填充有虚拟屏蔽栅多晶硅5、包裹所述虚拟屏蔽栅多晶硅5下部的厚氧化层6、位于所述虚拟屏蔽栅多晶硅5上部两侧的虚拟栅极多晶硅7及位于虚拟栅极多晶硅7外侧的虚拟栅氧化层8；在所述第一类型沟槽3上覆盖有绝缘介质层12，在所述绝缘介质层12上覆盖有源极金属13，所述源极金属13通过绝缘介质层12内的通孔分别与虚拟屏蔽栅多晶硅5、虚拟栅极多晶硅7电连接；
所述元胞单元01包括N型衬底1及位于N型衬底1上的N型外延层2，在所述N型外延层2的上部设有P型阱区15，在所述P型阱区15间设有第二类型沟槽4，在所述第二类型沟槽4内填充有屏蔽栅多晶硅9、包裹所述屏蔽栅多晶硅9下部的厚氧化层6、位于所述屏蔽栅多晶硅9上部两侧的栅极多晶硅10及位于栅极多晶硅10外侧的栅氧化层11；在所述第二类型沟槽4上覆盖有绝缘介质层12，在所述绝缘介质层12上覆盖有源极金属13和栅极金属，所述源极金属13通过绝缘介质层12内的通孔与屏蔽栅多晶硅5电连接，所述栅极金属通过通孔与栅极多晶硅10电连接，栅极金属在图中并未画出，此为本领域技术人员所熟知，不再赘述；
在所述P型阱区15内的上部设有N型源极区16，在所述N型源极区16间设有金属接触孔，所述源极金属13填充在所述金属接触孔内，并与所述N型源极区16欧姆接触；在所述N型衬底1的下表面设置漏极金属14，所述漏极金属14与N型衬底1欧姆接触。
在所述虚拟屏蔽栅多晶硅5及屏蔽栅多晶硅9内侧均设有绝缘氧化层17，所述厚氧化层6的厚度大于绝缘氧化层17的厚度，所述绝缘氧化层17的厚度大于虚拟栅氧化层8、栅氧化层11的厚度，所述虚拟栅氧化层8和栅氧化层11的厚度为200Å~1000 Å，所述厚氧化层6的厚度为1000Å~10000 Å。
实施例2以MOSFET器件为例，且第一导电类型为N型，第二导电类型为P型为例，如图1所示，一种屏蔽栅功率MOSFET器件，在所述MOSFET器件俯视平面上，包括位于半导体基板中心区的有源区及位于所述有源区外圈的终端保护区，所述终端保护区包围环绕有源区，所述有源区内包括若干个相互并联的元胞单元01及若干个与所述元胞单元01交替并列分布的虚拟元胞单元02；
如图3所示，与实施例1不同的是，实施例2中的虚拟元胞单元02的第一类型沟槽3内填充有虚拟屏蔽栅多晶硅5、包裹所述虚拟屏蔽栅多晶硅5下部的厚氧化层6，在所述虚拟屏蔽栅多晶硅5上部的一侧设有虚拟栅极多晶硅7，另一侧设有栅极多晶硅10，在所述虚拟栅极多晶硅7外侧设有虚拟栅氧化层8，在所述栅极多晶硅10外侧设有栅氧化层11；在所述第一类型沟槽3上覆盖有绝缘介质层12，在所述绝缘介质层12上覆盖有源极金属13和栅极金属，所述源极金属13通过绝缘介质层12内的通孔分别与虚拟屏蔽栅多晶硅5、虚拟栅极多晶硅7电连接，栅极金属通过通孔与栅极多晶硅10电连接。
实施例3以MOSFET器件为例，且第一导电类型为N型，第二导电类型为P型为例，一种屏蔽栅功率MOSFET器件，在所述MOSFET器件俯视平面上，包括位于半导体基板中心区的有源区及位于所述有源区外圈的终端保护区，所述终端保护区包围环绕有源区，所述有源区内仅包括若干个相互并联的虚拟元胞单元02；
如图4所示，实施例3中的虚拟元胞单元02与实施例2中的相同，在第一类型沟槽3内填充有虚拟屏蔽栅多晶硅5、包裹所述虚拟屏蔽栅多晶硅5下部的厚氧化层6，在所述虚拟屏蔽栅多晶硅5上部的一侧设有虚拟栅极多晶硅7，另一侧设有栅极多晶硅10，在所述虚拟栅极多晶硅7外侧设有虚拟栅氧化层8，在所述栅极多晶硅10外侧设有栅氧化层11；在所述第一类型沟槽3上覆盖有绝缘介质层12，在所述绝缘介质层12上覆盖有源极金属13和栅极金属，所述源极金属13通过绝缘介质层12内的通孔分别与虚拟屏蔽栅多晶硅5、虚拟栅极多晶硅7电连接，栅极金属通过通孔与栅极多晶硅10电连接。
如上实施例1中的一种屏蔽栅功率MOSFET器件的制造方法，包括如下步骤：
如图5所示，（a）、选取N型衬底1，在所述N型衬底1上生长N型外延层2，所述N型外延层2的上表面为第一主面001，所述N型衬底1的下表面为第二主面002；
如图6所示（b）、在第一主面001上设置硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，以得到所需的硬掩膜层窗口03；所述硬掩膜层可以采用LPTEOS、热氧化二氧化硅加化学气相淀积二氧化硅或热氧化二氧化硅加氮化硅；
如图7所示，在硬掩膜层窗口03的掩蔽下，对第一主面001进行各向异性干法刻蚀，在N型外延层2内形成若干个第一类型沟槽3和第二类型沟槽4，第一类型沟槽3和第二类型沟槽4的深度小于N型外延层2的厚度；
如图8所示，（c）、去除第一主面001上的硬掩膜层窗口03，并在第一主面001上、第一类型沟槽3和第二类型沟槽4内壁生长一层第一层氧化层04，在第一类型沟槽3和第二类型沟槽4内得到厚氧化层6及厚氧化层6形成的位于中心区的多晶硅淀积孔；
如图9所示，（d）、在所述第一层氧化层04上和多晶硅淀积孔内淀积多晶硅，使多晶硅填满多晶硅淀积孔，并对多晶硅进行各向异性干法刻蚀，去掉第一主面001上的多晶硅，保留多晶硅淀积孔内的多经过，在第一类型沟槽3的多晶硅淀积孔内得到虚拟屏蔽栅多晶硅5，在第二类型沟槽4的多晶硅淀积孔内得到屏蔽栅多晶硅9；
如图10所示，（e）、通过湿法腐蚀去除第一主面001上的第一层氧化层04，同时去除第一类型沟槽3和第二类型沟槽4内上部的厚氧化层，得到位于第一类型沟槽3和第二类型沟槽4下部的厚氧化层6；
如图11所示，（f）、在第一主面001上、第一类型沟槽3和第二类型沟槽4内继续生长第二层氧化层05，得到包裹虚拟屏蔽栅多晶硅5和屏蔽栅多晶硅9上部的绝缘氧化层17、覆盖在沟槽上部侧壁上的虚拟栅氧化层8和栅氧化层11，虚拟栅氧化层7和栅氧化层11的厚度相同，且均小于绝缘氧化层17的厚度，所述绝缘氧化层17的的厚度小于厚氧化层6的厚度，同时得到多晶硅淀积槽；
本实施例中虚拟栅氧化层8和栅氧化层11的厚度为200Å~1000 Å，厚氧化层6的厚度为1000Å~10000 Å；
如图12和图13所示，（g）、在所述第二层氧化层05上及多晶硅淀积槽内淀积多晶硅材料，刻蚀去除第一主面001上的多晶硅材料层及第二层氧化层05，得到位于第一类型沟槽3的多晶硅淀积槽内的虚拟栅极多晶硅7及位于第二类型沟槽4的多晶硅淀积槽内的栅极多晶硅10；
如图14所示，（h）、在第一主面001上，自对准离子注入P型杂质离子（如硼离子），并通过高温推结形成P型阱区15；所述P型阱区15在N型外延层2内的深度小于沟槽向外延层延伸的距离；
如图15所示，（i）、在第一主面001上，通过光刻掩膜的遮挡，选择性注入高浓度的N型杂质离子，通过高温推结形成N型源极区16；注入高浓度的N型杂质离子可为As离子或者Ph离子，N型源极区16形成MOSFET器件的源区；
如图16所示，（j）、在第一主面001上淀积绝缘介质层12，对所述绝缘介质层12进行刻蚀，得到位于沟槽之间的金属接触孔、位于第一类型沟槽3和第二类型沟槽4上方的通孔；
如图17所示，（k）、在所述绝缘介质层12上、金属接触孔及通孔内淀积金属，并对金属进行刻蚀，得到源极金属13，所述源极金属13通过通孔分别与虚拟屏蔽栅多晶硅5、虚拟栅极多晶硅7及屏蔽栅多晶硅9电连接，源极金属13通过金属接触孔与N型源极区16欧姆接触；
对金属进行刻蚀，还得到栅极金属，所述栅极金属通过通孔与栅极多晶硅10电连接，栅极金属图中并未画出，此为本领域技术人员均熟知的，不再赘述；
在具体实施中，不同通孔位于不同区域，且对应绝缘介质层12的刻蚀厚度不相同，可通过调整通孔的宽度，使各通孔的深宽比基本一致，从而降低刻蚀工艺难度；
实施例2与实施例3中的第一类型沟槽3其中一侧多晶硅上方不刻蚀通孔，即不与源极金属13电连接；
如图2所示，（l）、在第二主面002上淀积金属，得到漏极金属14，所述漏极金属14与N型衬底1欧姆接触，形成功率MOSFET器件的漏极端；
本实施例1中的金属包括钨、铜或铝。
本发明元胞单元01与虚拟元胞单元02的数量比例根据实际电容需求进行调整，且元胞单元01与虚拟元胞单元02间的排列方式多样。
本发明通过引入了虚拟栅元胞结构，减小栅极和源极的交叠面积，若实施例1中元胞单元01与虚拟元胞单元02的数量相等，则实施例1及实施例3中输入电容Ciss和米勒电容Crss将降低约50%，开关损耗大幅度降低，进一步提升器件性能，解决了现有技术MOSFET器件开关损耗高的问题。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。

Claims (10)

1.一种屏蔽栅功率MOSFET器件，包括有源区，所述有源区内包括若干个相互并联的元胞单元（01），其特征在于，在所述有源区内还包括若干个与所述元胞单元（01）均匀并列分布的虚拟元胞单元（02），所述虚拟元胞单元（02）包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上的第一导电类型外延层（2），在所述第一导电类型外延层（2）的上部设有第二导电类型阱区（15），在所述第二导电类型阱区（15）间设有第一类型沟槽（3），在所述第一类型沟槽（3）内填充有虚拟屏蔽栅多晶硅（5）、包裹所述虚拟屏蔽栅多晶硅（5）下部的厚氧化层（6）、位于所述虚拟屏蔽栅多晶硅（5）上部两侧的虚拟栅极多晶硅（7）及位于虚拟栅极多晶硅（7）外侧的虚拟栅氧化层（8）；
在所述第一类型沟槽（3）上覆盖有绝缘介质层（12），在所述绝缘介质层（12）上覆盖有源极金属（13），所述源极金属（13）通过绝缘介质层（12）内的通孔分别与虚拟屏蔽栅多晶硅（5）、虚拟栅极多晶硅（7）电连接。
2.一种屏蔽栅功率MOSFET器件，包括有源区，其特征在于，在所述有源区内包括若干个均匀并列分布的虚拟元胞单元（02），所述虚拟元胞单元（02）包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上的第一导电类型外延层（2），在所述第一导电类型外延层（2）的上部设有第二导电类型阱区（15），在所述第二导电类型阱区（15）间设有第一类型沟槽（3），在所述第一类型沟槽（3）内填充有虚拟屏蔽栅多晶硅（5）及包裹所述虚拟屏蔽栅多晶硅（5）下部的厚氧化层（6），在所述虚拟屏蔽栅多晶硅（5）上部的一侧设有虚拟栅极多晶硅（7），另一侧设有栅极多晶硅（10），在所述虚拟栅极多晶硅（7）外侧设有虚拟栅氧化层（8），在所述栅极多晶硅（10）外侧设有栅氧化层（11）；
在所述第一类型沟槽（3）上覆盖有绝缘介质层（12），在所述绝缘介质层（12）上覆盖有源极金属（13），所述源极金属（13）通过绝缘介质层（12）内的通孔分别与虚拟屏蔽栅多晶硅（5）、虚拟栅极多晶硅（7）电连接。
3.根据权利要求1或2所述的一种屏蔽栅功率MOSFET器件，其特征在于：在所述有源区内还包括若干个并联的元胞单元（01），所述元胞单元（01）包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上的第一导电类型外延层（2），在所述第一导电类型外延层（2）的上部设有第二导电类型阱区（15），在所述第二导电类型阱区（15）间设有第二类型沟槽（4），在所述第二类型沟槽（4）内填充有屏蔽栅多晶硅（9）、包裹所述屏蔽栅多晶硅（9）下部的厚氧化层（6）、位于所述屏蔽栅多晶硅（9）上部两侧的栅极多晶硅（10）及位于栅极多晶硅（10）外侧的栅氧化层（11）；
在所述第二类型沟槽（4）上覆盖有绝缘介质层（12），在所述绝缘介质层（12）上覆盖有源极金属（13），所述源极金属（13）通过绝缘介质层（12）内的通孔与屏蔽栅多晶硅（5）电连接。
4.根据权利要求3所述的一种屏蔽栅功率MOSFET器件，其特征在于：在所述第二导电类型阱区（15）内的上部设有第一导电类型源极区（16），在所述第一导电类型源极区（16）间设有金属接触孔，所述源极金属（13）填充在所述金属接触孔内，并与所述第一导电类型源极区（16）欧姆接触。
5.根据权利要求3所述的一种屏蔽栅功率MOSFET器件，其特征在于：在所述第一导电类型衬底（1）的下表面设置漏极金属（14），所述漏极金属（14）与第一导电类型衬底（1）欧姆接触。
6.根据权利要求3所述的一种屏蔽栅功率MOSFET器件，其特征在于：在所述虚拟屏蔽栅多晶硅（5）及屏蔽栅多晶硅（9）内侧均设有绝缘氧化层（17），所述厚氧化层（6）的厚度大于绝缘氧化层（17）的厚度，所述绝缘氧化层（17）的厚度大于虚拟栅氧化层（8）、栅氧化层（11）的厚度，所述虚拟栅氧化层（8）和栅氧化层（11）的厚度为200Å~1000 Å；所述厚氧化层（6）的厚度为1000Å~10000 Å。
7.根据权利要求3所述的一种屏蔽栅功率MOSFET器件，其特征在于：在有源区内，所述元胞单元（01）与虚拟元胞单元（02）的数量比例根据实际电容需求进行调整，且元胞单元（01）与虚拟元胞单元（02）间的排列方式多样。
8.一种屏蔽栅功率MOSFET器件的制造方法，其特征是，包括如下步骤：
（a）. 选取第一导电类型衬底（1），在所述第一导电类型衬底（1）上生长第一导电类型外延层（2），所述第一导电类型外延层（2）的上表面为第一主面（001），所述第一导电类型衬底（1）的下表面为第二主面（002）；
（b）、在硬掩膜层窗口（03）的掩蔽下，对第一主面（001）进行各向异性干法刻蚀，在第一导电类型外延层（2）内形成若干个第一类型沟槽（3）和第二类型沟槽（4）；
（c）、去除硬掩膜层窗口（03），在第一主面（001）上、第一类型沟槽（3）和第二类型沟槽（4）内壁生长一层第一层氧化层（04），在第一类型沟槽（3）和第二类型沟槽（4）内得到厚氧化层（6）及厚氧化层（6）形成的位于中心区的多晶硅淀积孔；
（d）、在所述第一层氧化层（04）和多晶硅淀积孔内淀积多晶硅，并对多晶硅进行刻蚀，在第一类型沟槽（3）的多晶硅淀积孔内得到虚拟屏蔽栅多晶硅（5），在第二类型沟槽（4）的多晶硅淀积孔内得到屏蔽栅多晶硅（9）；
（e）、通过湿法腐蚀去除第一主面（001）上的第一层氧化层（04），同时去除第一类型沟槽（3）和第二类型沟槽（4）内上部的厚氧化层，得到位于第一类型沟槽（3）和第二类型沟槽（4）下部的厚氧化层（6）；
（f）、在第一主面（001）上、第一类型沟槽（3）和第二类型沟槽（4）内继续生长第二层氧化层（05），得到包裹虚拟屏蔽栅多晶硅（5）和屏蔽栅多晶硅（9）上部的绝缘氧化层（17）、覆盖在沟槽上部侧壁上的虚拟栅氧化层（7）和栅氧化层（11），同时得到多晶硅淀积槽；
（g）、在所述第二层氧化层（05）及多晶硅淀积槽内淀积多晶硅材料层，刻蚀去除第一主面（001）上的多晶硅材料层及第二层氧化层（05），得到位于第一类型沟槽（3）的多晶硅淀积槽内的虚拟栅极多晶硅（7）及位于第二类型沟槽（4）的多晶硅淀积槽内的栅极多晶硅（10）；
（h）、在第一主面（001）上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型阱区（15）；
（i）、在第一主面（001）上，通过光刻掩膜的遮挡，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型源极区（16）；
（j）、在第一主面（001）上淀积绝缘介质层（12），对所述绝缘介质层（12）进行刻蚀，得到位于沟槽之间的金属接触孔、位于第一类型沟槽（3）和第二类型沟槽（4）上方的通孔；
（k）、在所述绝缘介质层（12）上、金属接触孔及通孔内淀积金属，并对金属进行刻蚀，得到源极金属（13），所述源极金属（13）通过通孔分别与虚拟屏蔽栅多晶硅（5）、虚拟栅极多晶硅（7）及屏蔽栅多晶硅（9）电连接，源极金属（13）通过金属接触孔与第一导电类型源极区（16）欧姆接触；
（l）、在第二主面（002）上淀积金属，得到漏极金属（14），所述漏极金属（14）与第一导电类型衬底（1）欧姆接触。
9.根据权利要求1或2或8所述的一种屏蔽栅功率MOSFET器件及其制造方法，其特征在于：对于N型MOSFET器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOSFET器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
10.根据权利要求8所述的一种屏蔽栅功率MOSFET器件的制造方法，其特征在于：所述步骤（k）中，对金属进行刻蚀，还得到栅极金属，所述栅极金属与栅极多晶硅（10）电连接。
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