CN112864245A - 整合肖特基功率mosfet及其制造方法 - Google Patents
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Abstract
本发明公开了一种整合肖特基功率MOSFET，各MOSFET器件单元结构的沟槽中形成有屏蔽导电材料层和栅极导电材料层；肖特基二极管的形成区域整合在对应的两个沟槽之间；在各MOSFET器件单元结构的形成区域中，沟槽之间的第一外延层表面形成有沟道区和源区；在肖特基二极管的形成区域中，第一外延层的表面未形成沟道区和源区，第一外延层顶部直接通过接触孔连接到源极且接触孔和第一外延层相接触形成肖特基二极管。本发明还公开了一种整合肖特基功率MOSFET的制造方法。本发明能大幅度降低漂移区的导通电阻的同时，缩短器件的反向恢复时间，降低正向导通压降，同时改善器件的导通和开关损耗，大幅度提高器件的效率。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种整合肖特基功率MOSFET；本发明还涉及一种整合肖特基功率MOSFET的制造方法。
背景技术
现有的普通沟通栅MOSFET，一般上来讲，正向导通压降都比较高，器件开关恢复时间比较长，这样的话，功耗也比较大，尤其是在器件开关的时候。
对于具有屏蔽栅(shield gate trench，SGT)的沟槽栅器件来讲，由于器件本身的设计优势，主要是通过在沟槽中设置屏蔽栅，屏蔽栅能对沟槽之间的外延层进行横向耗尽，从而能提高外延层的耐压，在保持外延层的耐压不变或提高的条件下能采用更高掺杂浓度的外延层，而沟槽之间的外延层是作为漂移区的主要组成部分，故能降低导通电阻，由于具有屏蔽栅的沟槽栅器件的导通阻抗已经比较低，开关损耗就是一个比较关心的问题了。
发明内容
本发明所要解决的技术问题是提供一种整合肖特基功率MOSFET，能大幅度降低漂移区的导通电阻的同时，缩短器件的反向恢复时间，降低正向导通压降，同时改善器件的导通和开关损耗，大幅度提高器件的效率。为此，本发明还提供一种整合肖特基功率MOSFET的制造方法。
为解决上述技术问题，本发明提供的整合肖特基功率MOSFET包括多个并联的MOSFET器件单元结构，各所述MOSFET器件单元结构包括形成于第一导电类型的第一外延层中的沟槽。
在所述沟槽中形成有屏蔽导电材料层和栅极导电材料层，所述屏蔽导电材料层和所述第一外延层之间隔离有屏蔽介质层，所述栅极导电材料层和所述第一外延层之间隔离有栅介质层，所述屏蔽导电材料层和所述栅极导电材料层之间隔离有第三隔离介质层。
肖特基二极管的形成区域整合在对应的两个所述沟槽之间。
在各所述MOSFET器件单元结构的形成区域中，所述沟槽之间的所述第一外延层表面形成有第二导电类型的沟道区，所述栅极导电材料层的深度大于所述沟道区的结深，被所述栅极导电材料层侧面覆盖的所述沟道区的表面用于形成沟道，所述沟道区在所述功率MOSFET反向偏置时承受电压；在所述沟道区的表面形成有第一导电类型重掺杂的源区；所述源区通过顶部形成的接触孔连接到由正面金属层形成的源极，所述接触孔穿过层间膜。
在所述肖特基二极管的形成区域中，所述第一外延层的表面未形成所述沟道区和所述源区，所述肖特基二极管的形成区域中的所述第一外延层顶部直接通过接触孔连接到所述源极，所述接触孔中填充的金属和所述第一外延层相接触形成所述肖特基二极管。
所述沟道区底部的所述第一外延层组成漂移区。
所述屏蔽导电材料层增加对所述漂移区的耗尽；所述肖特基二极管的形成区域中的所述第一外延层被所述屏蔽导电材料层侧面覆盖，能增加器件的耐压和降低器件的导通电阻，并同时缩短器件的反向恢复时间。
进一步的改进是，所述第一外延层形成于半导体衬底表面，所述半导体衬底为第一导电类型重掺杂，漏区形成于背面减薄后的所述半导体衬底的背面。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层；所述屏蔽导电材料层的材料为多晶硅，所述栅极导电材料层为多晶硅，所述屏蔽介质层的材料为氧化层，所述栅介质层的材料为氧化层，第三隔离介质层的材料为氧化层。
进一步的改进是，所述功率MOSFET中，所述肖特基二极管的形成区域的面积占所述功率MOSFET的总面积的比率最小值达10％以下。
进一步的改进是，所述源区顶部的所述接触孔的底部形成有第二导电类型重掺杂的沟道引出区，所述沟道引出区的底部和所述沟道区接触，所述沟道区通过所述沟道引出区和顶部对应的所述接触孔连接到所述源极；所述沟道引出区未形成在所述肖特基二极管的形成区域中的所述第一外延层的表面。
进一步的改进是，所述接触孔的金属材料和所述正面金属层的金属材料相同或不相同。
进一步的改进是，所述沟槽中的所述屏蔽导电材料层和所述栅极导电材料层形成的叠加结构为左右结构或者为上下结构。
进一步的改进是，所述功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的整合肖特基功率MOSFET的制造方法包括如下步骤：
步骤一、形成第一导电类型的第一外延层；功率MOSFET包括多个并联的MOSFET器件单元结构，在所述第一外延层中形成各所述MOSFET器件单元结构对应的沟槽，在所述沟槽中形成屏蔽导电材料层和栅极导电材料层，所述屏蔽导电材料层和所述第一外延层之间隔离有屏蔽介质层，所述栅极导电材料层和所述第一外延层之间隔离有栅介质层，所述屏蔽导电材料层和所述栅极导电材料层之间隔离有第三隔离介质层。
步骤二、进行第二导电类型的离子注入形成沟道区，所述沟道区形成于各所述MOSFET器件单元结构的形成区域中的所述沟槽之间的所述第一外延层表面；肖特基二极管的形成区域位于对应的两个所述沟槽之间，所述肖特基二极管的形成区域中未形成所述沟道区；所述沟道区的形成区域采用光刻工艺定义。
所述栅极导电材料层的深度大于所述沟道区的结深，被所述栅极导电材料层侧面覆盖的所述沟道区的表面用于形成沟道，所述沟道区在所述功率MOSFET反向偏置时承受电压。
步骤三、进行第一导电类型的重掺杂离子注入在所述沟道区的表面形成源区，所述肖特基二极管的形成区域中未形成所述源区；所述沟道区的形成区域采用光刻工艺定义。
步骤四、形成层间膜，接触孔，正面金属层；对所述正面金属层进行图形化形成栅极和源极，所述源区通过对应的接触孔连接到所述源极。
所述肖特基二极管的形成区域中的所述第一外延层顶部直接通过接触孔连接到所述源极，所述接触孔中填充的金属和所述第一外延层相接触形成所述肖特基二极管。
所述沟道区底部的所述第一外延层组成漂移区。
所述屏蔽导电材料层增加对所述漂移区的耗尽；所述肖特基二极管的形成区域中的所述第一外延层被所述屏蔽导电材料层侧面覆盖，能增加器件的耐压和降低器件的导通电阻，并同时缩短器件的反向恢复时间。
进一步的改进是，所述第一外延层形成于半导体衬底表面，所述半导体衬底为第一导电类型重掺杂，漏区形成于背面减薄后的所述半导体衬底的背面。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层；所述屏蔽导电材料层的材料为多晶硅，所述栅极导电材料层为多晶硅，所述屏蔽介质层的材料为氧化层，所述栅介质层的材料为氧化层，第三隔离介质层的材料为氧化层。
进一步的改进是，所述功率MOSFET中，所述肖特基二极管的形成区域的面积占所述功率MOSFET的总面积的比率最小值达10％以下。
进一步的改进是，所述源区顶部的所述接触孔的底部形成有第二导电类型重掺杂的沟道引出区，所述沟道引出区的底部和所述沟道区接触，所述沟道区通过所述沟道引出区和顶部对应的所述接触孔连接到所述源极。
所述沟道引出区是在所述源区顶部的所述接触孔的开口打开之后以及金属填充之前形成在所述源区顶部的所述接触孔的底部；所述沟道引出区未形成在所述肖特基二极管的形成区域中的所述第一外延层的表面。
进一步的改进是，所述接触孔的金属材料和所述正面金属层的金属材料相同或不相同。
进一步的改进是，所述沟槽中的所述屏蔽导电材料层和所述栅极导电材料层形成的叠加结构为左右结构或者为上下结构。
本发明中将肖特基二极管整合到具有屏蔽栅即屏蔽导电材料层的沟槽之间区域中，由于屏蔽栅能对沟槽之间的外延层即第一外延层产生耗尽，在MOSFET器件单元结构的形成区域中的沟槽之间沟道区底部的第一外延层作为漂移区，屏蔽栅对沟槽之间的第一外延层的耗尽能同时提高MOSFET器件单元结构和肖特基二极管的耐压能力，从而能能增加整个器件的耐压能力；在保证器件的耐压能力的同时，能增加第一外延层的掺杂浓度，从而能降低器件的导通电阻；而肖特基二极管的存在能缩短器件的反向恢复时间，最终能降低器件的正向导通压降，同时改善器件的导通和开关损耗，大幅度提高器件的效率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例整合肖特基功率MOSFET的结构示意图；
图2A-图2J是本发明第一实施例整合肖特基功率MOSFET的制造方法各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明第一实施例整合肖特基功率MOSFET的结构示意图；本发明第一实施例整合肖特基功率MOSFET包括多个并联的MOSFET器件单元结构，各所述MOSFET器件单元结构包括形成于第一导电类型的第一外延层2中的沟槽3。所述第一外延层2形成于半导体衬底1表面。所述半导体衬底1为硅衬底。
在所述沟槽3中形成有屏蔽导电材料层5和栅极导电材料层8，所述屏蔽导电材料层5和所述第一外延层2之间隔离有屏蔽介质层4，所述栅极导电材料层8和所述第一外延层2之间隔离有栅介质层3，所述屏蔽导电材料层5和所述栅极导电材料层8之间隔离有第三隔离介质层7。
所述第一外延层2为硅外延层；所述屏蔽导电材料层5的材料为多晶硅，所述栅极导电材料层8为多晶硅，所述屏蔽介质层4的材料为氧化层，所述栅介质层3的材料为氧化层，第三隔离介质层7的材料为氧化层。
肖特基二极管的形成区域整合在对应的两个所述沟槽3之间。
在各所述MOSFET器件单元结构的形成区域中，所述沟槽3之间的所述第一外延层2表面形成有第二导电类型的沟道区9，所述栅极导电材料层8的深度大于所述沟道区9的结深，被所述栅极导电材料层8侧面覆盖的所述沟道区9的表面用于形成沟道，所述沟道区9在所述功率MOSFET反向偏置时承受电压；在所述沟道区9的表面形成有第一导电类型重掺杂的源区10；所述源区10通过顶部形成的接触孔12连接到由正面金属层14形成的源极，所述接触孔12穿过层间膜11。
在所述肖特基二极管的形成区域中，所述第一外延层2的表面未形成所述沟道区9和所述源区10，所述肖特基二极管的形成区域中的所述第一外延层2顶部直接通过接触孔12连接到所述源极，所述接触孔12中填充的金属和所述第一外延层2相接触形成所述肖特基二极管。所述肖特基二极管的形成区域在图1中用虚线框201表示，在图1中仅显示了所述肖特基二极管的形成区域的一个区域的剖面结构以及显示了2个所述沟槽3,。所述功率MOSFET中，所述肖特基二极管的形成区域的面积占所述功率MOSFET的总面积的比率最小值达10％以下。
所述沟道区9底部的所述第一外延层2组成漂移区。
所述半导体衬底1为第一导电类型重掺杂，漏区形成于背面减薄后的所述半导体衬底1的背面。
所述屏蔽导电材料层5增加对所述漂移区的耗尽；所述肖特基二极管的形成区域中的所述第一外延层2被所述屏蔽导电材料层5侧面覆盖，能增加器件的耐压和降低器件的导通电阻，并同时缩短器件的反向恢复时间。
在所述栅极导电材料层8的顶部和所述屏蔽导电材料层5的顶部也分别形成有所述接触孔12，所述栅极导电材料层8通过顶部的接触孔12连接到由所述正面金属层14组成的栅极，所述屏蔽导电材料层5通过顶部的接触孔12连接到所述源极。
所述源区10顶部的所述接触孔12的底部形成有第二导电类型重掺杂的沟道引出区，所述沟道引出区的底部和所述沟道区9接触，所述沟道区9通过所述沟道引出区和顶部对应的所述接触孔12连接到所述源极；所述沟道引出区未形成在所述肖特基二极管的形成区域中的所述第一外延层2的表面。图1中还显示了和所述沟道引出区一起形成的第二导电类型重掺杂区13，所述第二导电类型重掺杂区13分别位于所述屏蔽导电材料层5和所述栅极导电材料层8的表面。
所述接触孔12的金属材料和所述正面金属层14的金属材料相同或不相同。例如：所述接触孔12的金属材料采用钨，在钨和所述沟槽3之间还形成有Ti和TiN层；所述正面金属层14的金属材料采用AlCu。或者，所述接触孔12的金属材料和所述正面金属层14的金属材料都采用AlCu。或者，所述接触孔12和所述正面金属层14都采用其他金属材料，只需要满足，所述接触孔12在所述肖特基二极管的形成区域中能和所述第一外延层2形成肖特基接触以及在所述MOSFET器件单元结构的形成区域都能和底部的掺杂区域如所述源区10、所述沟道引出区或所述第二导电类型重掺杂区13形成欧姆接触即可。
本发明第一实施例中，所述沟槽3中的所述屏蔽导电材料层5和所述栅极导电材料层8形成的叠加结构为左右结构。由图1所示可知，在左右结构中，所述屏蔽导电材料层5贯穿整个所述沟槽3，所述栅极导电材料层8位于所述沟槽3的顶部且位于所述屏蔽导电材料层5的两侧。
本发明第一实施例中，所述功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：所述功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明第一实施例中将肖特基二极管整合到具有屏蔽栅即屏蔽导电材料层5的沟槽3之间区域中，由于屏蔽栅能对沟槽3之间的外延层即第一外延层2产生耗尽，在MOSFET器件单元结构的形成区域中的沟槽3之间沟道区9底部的第一外延层2作为漂移区，屏蔽栅对沟槽3之间的第一外延层2的耗尽能同时提高MOSFET器件单元结构和肖特基二极管的耐压能力，从而能能增加整个器件的耐压能力；在保证器件的耐压能力的同时，能增加第一外延层2的掺杂浓度，从而能降低器件的导通电阻；而肖特基二极管的存在能缩短器件的反向恢复时间，最终能降低器件的正向导通压降，同时改善器件的导通和开关损耗，大幅度提高器件的效率。
现结合具体参数来说明本发明第一实施例超结器件：
本发明第一实施例超结器件为N型器件，所述半导体衬底1掺杂杂质为磷或砷，电阻率为0.001欧姆·厘米～0.003欧姆·厘米；在低压器件中，所述半导体衬底1能采用红磷衬底，电阻率可以小于0.0017欧姆·厘米。
所述第一外延层2的掺杂能为磷或砷，电阻率和厚度根据器件的结构，器件的击穿电压来选取，40V～60V的器件的所述第一外延层2的电阻率在0.1欧姆·厘米～0.15欧姆·厘米，厚度为3微米～5微米。
所述沟槽3的深度可以按照器件需要的特征进行设计，可以是3微米～4微米，宽度是0.5微米～1微米，例如设定深度为3.5微米，宽度0.8微米。
所述屏蔽导电材料层5的多晶硅的掺杂浓度高于1E19cm-3。
所述源区10的掺杂杂质能为磷，也能为砷，所述源区10的离子注入的剂量一般是几个E15/cm2。
本发明第二实施例整合肖特基功率MOSFET：
本发明第二实施例整合肖特基功率MOSFET和本发明第一实施例整合肖特基功率MOSFET的区别之处为：
所述沟槽3中的所述屏蔽导电材料层5和所述栅极导电材料层8形成的叠加结构为上下结构。由图1所示结构不同，在上下结构中，所述屏蔽导电材料层5位于所述沟槽3的底部，所述栅极导电材料层8位于所述沟槽3的顶部，所述屏蔽导电材料层5的顶部表面和所述栅极导电材料层8的底部表面通过所述第三隔离介质层7隔离。
如图2A至图2J所示，是本发明第一实施例整合肖特基功率MOSFET的制造方法各步骤中的器件结构示意图；本发明第一实施例整合肖特基功率MOSFET的制造方法包括如下步骤：
步骤一、如图2A所示，形成第一导电类型的第一外延层2。
所述第一外延层2形成于半导体衬底1表面。所述半导体衬底1为硅衬底，所述第一外延层2为硅外延层。
如图2B所示，功率MOSFET包括多个并联的MOSFET器件单元结构，在所述第一外延层2中形成各所述MOSFET器件单元结构对应的沟槽3。形成所述沟槽3中首先采用光刻工艺形成光刻胶图形101，所述光刻胶图形101将所述沟槽3的形成区域打开；之后对所述第一外延层2进行刻蚀形成所述沟槽3。之后去除所述光刻胶图形101。
之后，在所述沟槽3中形成屏蔽导电材料层5和栅极导电材料层8，所述屏蔽导电材料层5和所述第一外延层2之间隔离有屏蔽介质层4，所述栅极导电材料层8和所述第一外延层2之间隔离有栅介质层3，所述屏蔽导电材料层5和所述栅极导电材料层8之间隔离有第三隔离介质层7。本发明第一实施例方法中，所述屏蔽导电材料层5的材料为多晶硅，所述栅极导电材料层8为多晶硅，所述屏蔽介质层4的材料为氧化层，所述栅介质层3的材料为氧化层，第三隔离介质层7的材料为氧化层。
本发明第一实施例方法中，所述沟槽3中的所述屏蔽导电材料层5和所述栅极导电材料层8形成的叠加结构为左右结构。采用如下分步骤形成所述沟槽3中的填充结构：
如图2C所示，形成所述屏蔽介质层4，所述屏蔽介质层4形成于所述沟槽3的侧面和底部表面并延伸到所述沟槽3的外部表面上。较佳选择为，在形成所述屏蔽介质层4之前还包括进行一次牺牲氧化膜的氧化，之后再湿法去除所述牺牲氧化膜的步骤。
如图2D所示，进行多晶硅沉积并进行多晶硅湿法刻蚀将所述第一外延层2表面的多晶硅去除形成仅位于所述沟槽3中的多晶硅并组成所述屏蔽导电材料层5。图2D中，所述屏蔽导电材料层5的低于所述屏蔽介质层4的表面。
如图2E所示，进行氧化层湿法刻蚀将所述沟槽3外部的所述屏蔽介质层4去除且将所述沟槽3的顶部区域中的所述屏蔽介质层4去除，在所述沟槽3的顶部区域中的所述屏蔽导电材料层5的两侧形成栅极结构的形成区域。
如图2F所示，进行热氧化层同时形成所述栅介质层3和所述第三隔离介质层7，所述栅介质层3形成于所述沟槽3的顶部侧面，所述第三隔离介质层7形成于所述屏蔽导电材料层5的侧面。
如图2G所示，进行多晶硅填充之后采用湿法刻蚀将所述第二外延层2表面的所述多晶硅去除形成所述栅极导电材料层8。
步骤二、进行第二导电类型的离子注入形成沟道区9，所述沟道区9形成于各所述MOSFET器件单元结构的形成区域中的所述沟槽3之间的所述第一外延层2表面；肖特基二极管的形成区域位于对应的两个所述沟槽3之间，所述肖特基二极管的形成区域中未形成所述沟道区9；所述沟道区9的形成区域采用光刻工艺定义。步骤二可以采用如下分步骤：
如图2H所示，首先形成依次氧化层102。
之后，采用光刻定义将各所述MOSFET器件单元结构的形成区域打开以及将肖特基二极管的形成区域覆盖，所述肖特基二极管的形成区域整合在对应的两个所述沟槽3之间。所述功率MOSFET中，所述肖特基二极管的形成区域的面积占所述功率MOSFET的总面积的比率最小值达10％以下。
进行如标记103所示的离子注入形成所述沟道区9。
所述栅极导电材料层8的深度大于所述沟道区9的结深，被所述栅极导电材料层8侧面覆盖的所述沟道区9的表面用于形成沟道，所述沟道区9在所述功率MOSFET反向偏置时承受电压。
步骤三、如图2H所示，进行第一导电类型的重掺杂离子注入在所述沟道区9的表面形成源区10，所述肖特基二极管的形成区域中未形成所述源区10；所述沟道区9的形成区域采用光刻工艺定义。所述源区10采用和所述沟道区9相同的光刻定义结构进行离子注入。
步骤四、如图2I所示，形成层间膜11。
进行光刻刻蚀形成穿过所述层间膜的接触孔12的开口12a。在所述肖特基二极管的形成区域的所述第一外延层2的顶部、所述源区10的顶部、所述屏蔽导电材料层5的顶部和所述栅极导电材料层8的顶部都形成有所述接触孔12的开口12a。
如图2J所示，进行光刻定义，将肖特基二极管的形成区域覆盖，之后进行第二导电类型重掺杂离子注入在所述源区10顶部的所述接触孔12的底部形成沟道引出区，同时，还在所述屏蔽导电材料层5和所述栅极导电材料层8的顶部对应的所述接触孔12的开口12a的底部形成有第二导电类型重掺杂区13。所述沟道引出区未形成在所述肖特基二极管的形成区域中的所述第一外延层2的表面。
如图1所示，在所述开口12a中填充金属形成所述接触孔。形成正面金属层14。
所述接触孔12的金属材料和所述正面金属层14的金属材料相同或不相同。例如：所述接触孔12的金属材料采用钨，在钨和所述沟槽3之间还形成有Ti和TiN层；所述正面金属层14的金属材料采用AlCu。或者，所述接触孔12的金属材料和所述正面金属层14的金属材料都采用AlCu。或者，所述接触孔12和所述正面金属层14都采用其他金属材料，只需要满足，所述接触孔12在所述肖特基二极管的形成区域中能和所述第一外延层2形成肖特基接触以及在所述MOSFET器件单元结构的形成区域都能和底部的掺杂区域如所述源区10、所述沟道引出区或所述第二导电类型重掺杂区13形成欧姆接触即可。
对所述正面金属层14进行图形化形成栅极和源极，所述源区10通过对应的接触孔12连接到所述源极。所述沟道引出区的底部和所述沟道区9接触，所述沟道区9通过所述沟道引出区和顶部对应的所述接触孔12连接到所述源极。
所述肖特基二极管的形成区域中的所述第一外延层2顶部直接通过接触孔12连接到所述源极，所述接触孔12中填充的金属和所述第一外延层2相接触形成所述肖特基二极管。
所述沟道区9底部的所述第一外延层2组成漂移区。
所述屏蔽导电材料层5增加对所述漂移区的耗尽；所述肖特基二极管的形成区域中的所述第一外延层2被所述屏蔽导电材料层5侧面覆盖，能增加器件的耐压和降低器件的导通电阻，并同时缩短器件的反向恢复时间。
正面工艺完成之后，还包括如下背面工艺：
所述半导体衬底1为第一导电类型重掺杂，对所述半导体衬底1进行背面减薄，由减薄后的所述半导体衬底1组成漏区，或者在减薄后的所述半导体衬底1的背面进行离子注入形成所述漏区。
之后在所述漏区的背面形成背面金属层组成漏极。
本发明第二实施例整合肖特基功率MOSFET的制造方法：
本发明第二实施例整合肖特基功率MOSFET的制造方法和本发明第一实施例整合肖特基功率MOSFET的制造方法的区别之处为：
所述沟槽3中的所述屏蔽导电材料层5和所述栅极导电材料层8形成的叠加结构为上下结构。由图1所示结构不同，在上下结构中，所述屏蔽导电材料层5位于所述沟槽3的底部，所述栅极导电材料层8位于所述沟槽3的顶部，所述屏蔽导电材料层5的顶部表面和所述栅极导电材料层8的底部表面通过所述第三隔离介质层7隔离。步骤一中，先将所述屏蔽导电材料层5回刻到位于所述沟槽3的底部，之后回刻所述屏蔽介质层4；之后在所述屏蔽导电材料层5的顶部形成所述第三隔离介质层7，以及形成所述栅介质层3和填充所述栅极导电材料层8。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种整合肖特基功率MOSFET，其特征在于，功率MOSFET包括多个并联的MOSFET器件单元结构，各所述MOSFET器件单元结构包括形成于第一导电类型的第一外延层中的沟槽；
在所述沟槽中形成有屏蔽导电材料层和栅极导电材料层，所述屏蔽导电材料层和所述第一外延层之间隔离有屏蔽介质层，所述栅极导电材料层和所述第一外延层之间隔离有栅介质层，所述屏蔽导电材料层和所述栅极导电材料层之间隔离有第三隔离介质层；
肖特基二极管的形成区域整合在对应的两个所述沟槽之间；
在各所述MOSFET器件单元结构的形成区域中，所述沟槽之间的所述第一外延层表面形成有第二导电类型的沟道区，所述栅极导电材料层的深度大于所述沟道区的结深，被所述栅极导电材料层侧面覆盖的所述沟道区的表面用于形成沟道，所述沟道区在所述功率MOSFET反向偏置时承受电压；在所述沟道区的表面形成有第一导电类型重掺杂的源区；所述源区通过顶部形成的接触孔连接到由正面金属层形成的源极，所述接触孔穿过层间膜；
在所述肖特基二极管的形成区域中，所述第一外延层的表面未形成所述沟道区和所述源区，所述肖特基二极管的形成区域中的所述第一外延层顶部直接通过接触孔连接到所述源极，所述接触孔中填充的金属和所述第一外延层相接触形成所述肖特基二极管；
所述沟道区底部的所述第一外延层组成漂移区；
所述屏蔽导电材料层增加对所述漂移区的耗尽；所述肖特基二极管的形成区域中的所述第一外延层被所述屏蔽导电材料层侧面覆盖，能增加器件的耐压和降低器件的导通电阻，并同时缩短器件的反向恢复时间。
2.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述第一外延层形成于半导体衬底表面，所述半导体衬底为第一导电类型重掺杂，漏区形成于背面减薄后的所述半导体衬底的背面。
3.如权利要求2所述的整合肖特基功率MOSFET，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层；所述屏蔽导电材料层的材料为多晶硅，所述栅极导电材料层为多晶硅，所述屏蔽介质层的材料为氧化层，所述栅介质层的材料为氧化层，第三隔离介质层的材料为氧化层。
4.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述功率MOSFET中，所述肖特基二极管的形成区域的面积占所述功率MOSFET的总面积的比率最小值达10％以下。
5.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述源区顶部的所述接触孔的底部形成有第二导电类型重掺杂的沟道引出区，所述沟道引出区的底部和所述沟道区接触，所述沟道区通过所述沟道引出区和顶部对应的所述接触孔连接到所述源极；所述沟道引出区未形成在所述肖特基二极管的形成区域中的所述第一外延层的表面。
6.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述接触孔的金属材料和所述正面金属层的金属材料相同或不相同。
7.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述沟槽中的所述屏蔽导电材料层和所述栅极导电材料层形成的叠加结构为左右结构或者为上下结构。
8.如权利要求1至7中任一权项所述的整合肖特基功率MOSFET，其特征在于：所述功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种整合肖特基功率MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、形成第一导电类型的第一外延层；功率MOSFET包括多个并联的MOSFET器件单元结构，在所述第一外延层中形成各所述MOSFET器件单元结构对应的沟槽，在所述沟槽中形成屏蔽导电材料层和栅极导电材料层，所述屏蔽导电材料层和所述第一外延层之间隔离有屏蔽介质层，所述栅极导电材料层和所述第一外延层之间隔离有栅介质层，所述屏蔽导电材料层和所述栅极导电材料层之间隔离有第三隔离介质层；
步骤二、进行第二导电类型的离子注入形成沟道区，所述沟道区形成于各所述MOSFET器件单元结构的形成区域中的所述沟槽之间的所述第一外延层表面；肖特基二极管的形成区域位于对应的两个所述沟槽之间，所述肖特基二极管的形成区域中未形成所述沟道区；所述沟道区的形成区域采用光刻工艺定义；
所述栅极导电材料层的深度大于所述沟道区的结深，被所述栅极导电材料层侧面覆盖的所述沟道区的表面用于形成沟道，所述沟道区在所述功率MOSFET反向偏置时承受电压；
步骤三、进行第一导电类型的重掺杂离子注入在所述沟道区的表面形成源区，所述肖特基二极管的形成区域中未形成所述源区；所述沟道区的形成区域采用光刻工艺定义；
步骤四、形成层间膜，接触孔，正面金属层；对所述正面金属层进行图形化形成栅极和源极，所述源区通过对应的接触孔连接到所述源极；
所述肖特基二极管的形成区域中的所述第一外延层顶部直接通过接触孔连接到所述源极，所述接触孔中填充的金属和所述第一外延层相接触形成所述肖特基二极管；
所述沟道区底部的所述第一外延层组成漂移区；
所述屏蔽导电材料层增加对所述漂移区的耗尽；所述肖特基二极管的形成区域中的所述第一外延层被所述屏蔽导电材料层侧面覆盖，能增加器件的耐压和降低器件的导通电阻，并同时缩短器件的反向恢复时间。
10.如权利要求9所述的整合肖特基功率MOSFET的制造方法，其特征在于：所述第一外延层形成于半导体衬底表面，所述半导体衬底为第一导电类型重掺杂，漏区形成于背面减薄后的所述半导体衬底的背面。
11.如权利要求10所述的整合肖特基功率MOSFET的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层；所述屏蔽导电材料层的材料为多晶硅，所述栅极导电材料层为多晶硅，所述屏蔽介质层的材料为氧化层，所述栅介质层的材料为氧化层，第三隔离介质层的材料为氧化层。
12.如权利要求9所述的整合肖特基功率MOSFET的制造方法，其特征在于：所述功率MOSFET中，所述肖特基二极管的形成区域的面积占所述功率MOSFET的总面积的比率最小值达10％以下。
13.如权利要求9所述的整合肖特基功率MOSFET的制造方法，其特征在于：所述源区顶部的所述接触孔的底部形成有第二导电类型重掺杂的沟道引出区，所述沟道引出区的底部和所述沟道区接触，所述沟道区通过所述沟道引出区和顶部对应的所述接触孔连接到所述源极；
所述沟道引出区是在所述源区顶部的所述接触孔的开口打开之后以及金属填充之前形成在所述源区顶部的所述接触孔的底部；所述沟道引出区未形成在所述肖特基二极管的形成区域中的所述第一外延层的表面。
14.如权利要求9所述的整合肖特基功率MOSFET的制造方法，其特征在于：所述接触孔的金属材料和所述正面金属层的金属材料相同或不相同。
15.如权利要求1所述的整合肖特基功率MOSFET的制造方法，其特征在于：所述沟槽中的所述屏蔽导电材料层和所述栅极导电材料层形成的叠加结构为左右结构或者为上下结构。
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