CN113990952B - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制备方法，包括：基底；若干栅极结构，位于所述基底内；若干源区，位于所述栅极结构的两侧的基底内；若干插塞，位于所述源区内；桶状结构的掺杂区，位于所述源区内且包裹所述插塞的底面及侧面的至少部分深度；本发明提高了半导体器件的耐雪崩能力，从而提高了半导体器件的电性能。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
屏蔽栅沟槽型晶体管是一种典型的沟槽型晶体管，在屏蔽栅沟槽型晶体管的栅极、源区及漏区之间会形成寄生三极管，寄生三极管的基极与器件的源区连接，在器件中形成有源极插塞延伸至源区中以将源区引出，源极插塞与源区之间的接触电阻会影响寄生三极管的基极电阻，源极插塞与源区之间的接触电阻越大，寄生三极管的基极电阻越大，寄生三极管的基极电压大，会导致寄生三极管易导通，而寄生三极管易导通会使器件的耐雪崩能力降低，从而影响器件的电性能。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，提高了半导体器件的耐雪崩能力，从而提高了半导体器件的电性能。
为了达到上述目的，本发明提供了一种半导体器件，包括：
基底；
若干栅极结构，位于所述基底内；
若干源区，位于所述栅极结构的两侧的基底内；
若干插塞，位于所述源区内；
桶状结构的掺杂区，位于所述源区内且包裹所述插塞的底面及侧面的至少部分深度。
可选的，所述桶状结构的掺杂区包括对应于所述桶状结构的掺杂区的底面的第一掺杂区和对应于所述桶状结构的掺杂区的侧面的第二掺杂区，所述第一掺杂区接触贴合所述插塞的底面，所述第二掺杂区接触贴合所述插塞的侧面的至少部分深度。
可选的，所述第一掺杂区、所述第二掺杂区及所述源区的离子掺杂类型相同。
可选的，所述插塞为圆柱体或方体。
可选的，所述插塞的材料包括钛、钨、钴或铂中的一种或多种。
一种半导体器件的制备方法，包括：
提供基底；
形成若干栅极结构及源区，均位于所述基底内，且所述源区位于所述栅极结构的两侧；以及，
形成桶状结构的掺杂区及若干插塞，均位于所述源区内，且所述桶状结构的掺杂区包裹所述插塞的底面及侧面的至少部分深度。
可选的，形成所述桶状结构的掺杂区及所述插塞的步骤包括：
形成开口于所述源区中；
采用第一离子注入工艺对所述开口的底部的基底进行离子注入以形成对应于所述桶状结构的掺杂区的底面的第一掺杂区；
采用第二离子注入工艺对所述开口的侧面的至少部分深度的基底进行离子注入以形成对应于所述桶状结构的掺杂区的侧面的第二掺杂区，所述第一掺杂区和所述第二掺杂区构成所述桶状结构的掺杂区；以及，
在所述开口中填充金属材料以形成所述插塞。
可选的，所述第一离子注入工艺的离子注入角度平行于所述开口的深度方向。
可选的，采用所述第一离子注入工艺对所述开口的底部的基底进行至少一次离子注入。
可选的，所述第二离子注入工艺的离子注入角度与所述开口的深度方向的夹角为7°～15°。
可选的，采用所述第二离子注入工艺对所述开口的侧面的至少部分深度的基底进行至少一次的离子注入。
在本发明提供的半导体及其制备方法中，若干栅极结构位于基底内，若干源区位于所述栅极结构的两侧的基底内，若干插塞位于所述源区内，桶状结构的掺杂区位于所述源区内且包裹所述插塞的底面及侧面的至少部分深度，通过所述桶状结构的掺杂区包裹所述插塞的底面及侧面的至少部分深度，能够降低所述插塞的接触电阻，接触电阻降低后使得半导体器件中的寄生三极管的基极电阻降低，寄生三极管的基极电压降低，寄生三极管不易发生导通，以提高半导体器件的耐雪崩击穿能力，从而提高半导体器件的电性能。
附图说明
图1为本发明一实施例提供的半导体器件的制备方法的流程图；
图2A～图2E为本发明一实施例提供的半导体器件的制备方法中相应步骤的剖面示意图，其中，图2E为本发明一实施例提供的半导体器件的剖面示意图；
其中，附图标记为：
10-基底；20-栅极结构；31-源区；32-漏区；40-介质层；51-开口；61-第一掺杂区；62-第二掺杂区；70-插塞。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2E为本实施例提供的半导体器件的剖面示意图。请参考图2E，本实施例提供了一种半导体器件，包括：基底10、若干栅极结构20、若干源区31、若干插塞70及桶状结构的掺杂区。所述基底10的材质包括硅、锗、镓、氮或碳中的一种或多种，在本实施例中，所述基底10可包括外延层和衬底，在衬底上生长形成外延层，外延层具有与衬底相同的晶体结构，纯度更高，晶格缺陷更少，还可以对杂质类型和浓度进行控制。
所述栅极结构20位于所述基底10内，所述栅极结构20中一般包括场氧化层、屏蔽栅多晶硅层、栅极氧化层和栅极多晶硅层(图中未示出具体结构)，在此不对所述栅极结构20中的具体结构作限制，所述半导体器件也可为其它类型的器件。
所述源区31位于所述栅极结构20的两侧的基底10内，以及在所述基底10的背面形成有漏区32。
所述插塞70位于所述源区31内，并且在所述基底10上形成有介质层40，所述插塞70贯穿所述介质层40，即所述插塞70位于所述源区31和所述介质层40内。在本实施例中，所述插塞70的形状包括圆柱体或方体，所述插塞70的材料包括钛、钨、钴或铂中的一种或多种。
所述桶状结构的掺杂区位于所述源区31内且包裹所述插塞70的底面及侧面的至少部分深度。在本实施例中，所述桶状结构的掺杂区包括对应于所述桶状结构的掺杂区的底面的第一掺杂区61和对应于所述桶状结构的掺杂区的侧面的第二掺杂区62，所述第一掺杂区61接触贴合所述插塞70的底面，所述第二掺杂区62接触贴合所述插塞70的侧面的至少部分深度。在本实施例中，所述第一掺杂区61、所述第二掺杂区62及所述源区31的离子掺杂类型相同。
图1为本实施例提供的半导体器件的制备方法的流程图。请参考图1，本实施例提供了一种半导体器件的制备方法，包括：
步骤S1：提供基底；
步骤S2：形成若干栅极结构及源区，均位于所述基底内，且所述源区位于所述栅极结构的两侧；以及，
步骤S3：形成桶状结构的掺杂区及若干插塞，均位于所述源区内，且所述桶状结构的掺杂区包裹所述插塞的底面及侧面的至少部分深度。
图2A～图2E为本实施例提供的半导体器件的制备方法中相应步骤的剖面示意图，下面结合图2A～图2E对本实施例提供的半导体器件的制备方法进行详细说明。
请参考图2A，执行步骤S1：提供所述基底10，所述基底10的材质包括硅、锗、镓、氮或碳中的一种或多种，在本实施例中，所述基底10可包括外延层和衬底，在衬底上生长形成外延层，外延层具有与衬底相同的晶体结构，纯度更高，晶格缺陷更少，还可以对杂质类型和浓度进行控制。
请继续参考图2A，执行步骤S2：在所述基底10内形成若干栅极结构20(图中只示出一个)及位于所述栅极结构20两侧的源区31，所述栅极结构20及所述源区31均形成于外延层中，在所述基底10的背面形成漏区32。具体是先在所述基底10中形成若干栅极沟槽，然后在所述栅极沟槽中形成所述栅极结构20，然后对所述栅极结构20两侧的基底10进行离子注入以在所述栅极结构20两侧的基底10中形成所述源区31，并且对所述基底10的背面进行离子注入以在所述基底10的背面形成所述漏区32。在本实施例中，所述半导体器件为屏蔽栅沟槽型晶体管，所述栅极结构20中一般包括场氧化层、屏蔽栅多晶硅层、栅极氧化层和栅极多晶硅层(图中未示出具体结构)，在此不对所述栅极结构20中的具体结构作限制，所述半导体器件也可为其它类型的器件。
执行步骤S3：形成所述桶状结构的掺杂区及所述插塞的步骤包括：
请参考图2B，在所述基底10上形成介质层40，进而在所述介质层40中形成贯穿所述介质层40的开口51，且所述开口51延伸至所述源区31中，以使所述开口51的部分深度位于所述源区31中。在本实施例中，所述介质层40的材质可为氧化物或氮化物，所述开口51的形状可为圆柱体或方体。
请参考图2C，采用第一离子注入工艺对所述开口51的底部的基底10进行离子注入以形成对应于所述桶状结构的掺杂区的底面的第一掺杂区(图中箭头所指方向为离子注入方向)；在本实施例中，所述第一离子注入工艺的离子注入角度平行于所述开口51的深度方向，以在所述开口51的底部形成第一掺杂区61；采用所述第一离子注入工艺对所述开口51的底部的基底进行至少一次离子注入，为了更好的降低接触电阻可以小剂量多次对所述开口51的底部的基底10进行离子注入。
请参考图2D，执行步骤S4：采用第二离子注入工艺分别对所述开口51的侧面的至少部分深度的基底10进行离子注入以形成对应于所述桶状结构的掺杂区的侧面的第二掺杂区62，所述第一掺杂区61和所述第二掺杂区62构成所述桶状结构的掺杂区，所述桶状结构的掺杂区围绕接触所述开口51的底部和所述开口51的侧面的至少部分深度。在本实施例中，为了形成第二掺杂区62，优选所述第二离子注入工艺的离子注入角度与所述开口51的深度方向的夹角为7°～15°(图中箭头所指方向为离子注入方向)，但不限于此角度范围。
由于所述开口51具有多个方向的侧面，即要求采用第二离子注入工艺对所述开口51的侧面的至少部分深度的基底10进行至少一次的离子注入，以保证所述第二掺杂区62包围所述开口51的侧面的至少部分深度。若所述开口51为圆柱体，可以从所述开口51的多个方向对所述开口51的侧面的至少部分深度的基底10进行至少一次离子注入，比如从四个不同方向对所述开口51的侧面的至少部分深度的基底10进行至少一次离子注入且四个方向相互垂直；若所述开口51为方体，可以分别对所述开口51的四个侧面的至少部分深度的的基底10进行至少一次离子注入，以保证形成的所述第二掺杂区62包围所述开口51的侧面的至少部分深度。在本实施例中，可以是大剂量大角度对所述开口51的侧面的至少部分深度的的基底10进行单次离子注入，也可以是小剂量小角度对所述开口51的侧面的至少部分深度的基底10进行多次离子注入，以使所述第二掺杂区62包围所述开口51位于所述源区31中的侧面的至少部分深度，优选所述第二掺杂区62包围所述开口51位于所述源区31中的侧面。在本实施例中，所述第一掺杂区61、所述第二掺杂区62及所述源区31的离子掺杂类型相同。
请参考图2E，进一步地，在所述开口51中填充金属材料以形成所述插塞70。在本实施例中，在所述开口51中填充的金属包括钛、钨、钴或铂中的一种或多种。所述第一掺杂区61和所述第二掺杂区62接触贴合所述插塞70的底部和所述插塞70的侧面的至少部分深度，能够降低所述插塞70与所述源区31之间的接触电阻。由于在半导体器件的所述栅极结构20、所述源区31及所述漏区32之间会形成寄生三极管(图中未示出)，所述寄生三极管的基极与所述源区31连接，当所述插塞70与所述源区31的接触电阻变小，使得所述寄生三极管的基极电阻变小，所述寄生三极管的基极电压变小，且所述寄生三极管的基极电压越小，所述寄生三极管不易导通，以提高半导体器件的耐雪崩击穿能力，从而提高半导体器件的电性能。
综上，在本发明提供的半导体及其制备方法中，若干栅极结构位于基底内，若干源区位于所述栅极结构的两侧的基底内，若干插塞位于所述源区内，桶状结构的掺杂区位于所述源区内且包裹所述插塞的底面及侧面的至少部分深度，通过所述桶状结构的掺杂区包裹所述插塞的底面及侧面的至少部分深度，能够降低所述插塞的接触电阻，接触电阻降低后使得半导体器件中的寄生三极管的基极电阻降低，寄生三极管的基极电压降低，寄生三极管不易发生导通，以提高半导体器件的耐雪崩击穿能力，从而提高半导体器件的电性能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (5)

1.一种半导体器件的制备方法，其特征在于，包括：
提供基底；
形成若干栅极结构及源区，均位于所述基底内，且所述源区位于所述栅极结构的两侧；以及，
形成桶状结构的掺杂区及若干插塞，均位于所述源区内，且所述桶状结构的掺杂区包裹所述插塞的底面及侧面的至少部分深度；
其中，形成所述桶状结构的掺杂区及所述插塞的步骤包括：
形成开口于所述源区中；
采用第一离子注入工艺对所述开口的底部的基底进行离子注入以形成对应于所述桶状结构的掺杂区的底面的第一掺杂区；
采用第二离子注入工艺对所述开口的侧面的至少部分深度的基底进行离子注入以形成对应于所述桶状结构的掺杂区的侧面的第二掺杂区，所述第一掺杂区和所述第二掺杂区构成所述桶状结构的掺杂区；
在所述开口中填充金属材料以形成所述插塞。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一离子注入工艺的离子注入角度平行于所述开口的深度方向。
3.如权利要求1或2所述的半导体器件的制备方法，其特征在于，采用所述第一离子注入工艺对所述开口的底部的基底进行至少一次离子注入。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第二离子注入工艺的离子注入角度与所述开口的深度方向的夹角为7°～15°。
5.如权利要求1或4所述的半导体器件的制备方法，其特征在于，采用所述第二离子注入工艺对所述开口的侧面的至少部分深度的基底进行至少一次的离子注入。
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