CN102779843A - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，其中，所述晶体管包括：半导体衬底；位于所述半导体衬底内的沟槽，所述沟槽由第一子沟槽、以及位于所述第一子沟槽下方的第二子沟槽构成，所述第二子沟槽与所述第一子沟槽贯通，所述第一子沟槽的开口大于所述第二子沟槽的开口，所述第一子沟槽的侧壁与半导体衬底的表面倾斜，所述第二子沟槽的侧壁与半导体衬底表面垂直；位于所述沟槽侧壁和底部表面的栅介质层；位于所述栅介质层表面，填充满所述沟槽的栅电极层，所述栅电极层的表面与半导体衬底表面齐平；位于所述沟槽两侧的半导体衬底内的源区；位于与所述沟槽相对一侧的半导体衬底内与所述第二子沟槽相对设置的漏区。所述晶体管的阈值电压稳定，性能良好。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
目前，晶体管作为一种基本的半导体器件被广泛应用。而在各种晶体管中，沟槽金属-氧化物-半导体场效应管（Trench Metal-Oxide-Silicon Transistors）作为一种功率器件，被广泛运用于超大规模集成电路中。
现有的沟槽金属-氧化物-半导体场效应管的形成过程的剖面结构示意图，如图1至图4所示，包括：
请参考图1，提供半导体衬底100，所述半导体衬底100内具有沟槽101，所述沟槽101的侧壁与半导体衬底100表面垂直。
请参考图2，在所述沟槽101（如图1）的侧壁和底部表面形成栅介质层102；在所述栅介质层102表面形成填充满所述沟槽101的栅电极层103。
请参考图3，在所述半导体衬底100和栅电极层103表面形成掩膜层104，所述掩膜层104暴露出所述沟槽两侧的部分半导体衬底100表面；
请参考图4，以所述掩膜层104为掩膜，在所述沟槽101（如图1）两侧的半导体衬底100内形成源区105；在形成源区105后，以所述掩膜层104为掩膜，刻蚀所述半导体衬底100，在所述沟槽101两侧的半导体衬底100内形成开口（未示出）；在开口内填充金属，形成导电插塞106。
然而，现有的沟槽金属-氧化物-半导体场效应管的性能不良。
更多沟槽金属-氧化物-半导体场效应管请参考公开号为CN 102110687 A的中国专利文件。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，使沟槽金属-氧化物-半导体场效应管的性能改善。
为解决上述问题，本发明提供一种晶体管，包括：半导体衬底；位于所述半导体衬底内的沟槽，所述沟槽由第一子沟槽、以及位于所述第一子沟槽下方的第二子沟槽构成，所述第二子沟槽与所述第一子沟槽贯通，所述第一子沟槽的开口大于所述第二子沟槽的开口，所述第一子沟槽的侧壁与半导体衬底的表面倾斜，所述第二子沟槽的侧壁与半导体衬底表面垂直；位于所述沟槽侧壁和底部表面的栅介质层；位于所述栅介质层表面，填充满所述沟槽的栅电极层，所述栅电极层的表面与半导体衬底表面齐平；位于所述沟槽两侧的半导体衬底内的源区；位于与所述沟槽相对一侧的半导体衬底内的漏区，所述漏区与所述第二子沟槽相对设置的漏区。
可选地，所述第一子沟槽的侧壁与半导体衬底表面的倾角为10~45°。
可选地，所述第一子沟槽的底部到所述半导体衬底表面的距离为0.15微米~0.5微米。
可选地，所述栅介质层的材料为氧化硅。
可选地，所述栅电极层的材料为多晶硅。
可选地，还包括：位于所述沟槽两侧的源区内的导电插塞，所述导电插塞的顶部不低于所述半导体衬底表面。
可选地，所述导电插塞的深度为4千埃~6千埃。
可选地，还包括：位于所述栅电极层和半导体衬底表面的氧化衬垫层；位于所述氧化衬垫层表面的掩膜层，所述掩膜层和氧化衬垫层暴露出所述导电插塞表面，所述掩膜层的材料为氮化硅、氧化硅和硼磷硅玻璃中的一种或多种，所述氧化衬垫层的材料为氧化硅。
可选地，所述源区的深度为5千埃~7千埃。
可选地，所述第二子沟槽的底部向半导体衬底内凹陷，且表面圆滑。
相应地，本发明还提供一种晶体管的形成方法，包括：提供半导体衬底；
在所述半导体衬底内形成第一子沟槽，所述第一子沟槽顶部开口的尺寸大于底部，且所述第一子沟槽的侧壁与半导体衬底的表面倾斜；在所述第一子沟槽下方形成与所述第一子沟槽贯通的第二子沟槽，所述第二子沟槽的侧壁与半导体衬底表面垂直；在所述第一子沟槽的侧壁、以及所述第二子沟槽的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满所述第一子沟槽和第二子沟槽的栅电极层，所述栅电极层的表面与半导体衬底表面齐平；在所述栅电极层和半导体衬底表面形成掩膜层，所述掩膜层暴露出所述第一子沟槽两侧的部分半导体衬底表面；以所述掩膜层为掩膜，在所述第一子沟槽和第二子沟槽两侧的半导体衬底内形成源区。
可选地，所述第一子沟槽的侧壁与半导体衬底表面的倾角为10~45°。
可选地，所述第一子沟槽的底部到所述半导体衬底表面的距离为0.15微米~0.5微米。
可选地，所述第一子沟槽的形成工艺为各向同性的干法刻蚀或湿法刻蚀工艺。
可选地，所述第二子沟槽的形成工艺为各向异性的干法刻蚀工艺。
可选地，所述栅介质层的材料为氧化硅。
可选地，所述栅电极层的材料为多晶硅。
可选地，所述掩膜层的材料为氮化硅、氧化硅和硼磷硅玻璃中的一种或多种。
可选地，形成位于所述第一子沟槽和第二子沟槽两侧的源区内的导电插塞，所述导电插塞的顶部不低于所述半导体衬底表面。
可选地，所述源区和导电插塞的形成方法包括：在形成所述掩膜层后，以所述掩膜层为掩膜，刻蚀所述半导体衬底并形成开口；对所述开口的侧壁和底部进行第一次离子注入；在第一次离子注入之后，加深所述开口的深度；在加深所述开口深度之后，对所述开口的侧壁和底部进行第二次离子注入；在所述第一子离子注入和第二次离子注入之后进行热退火，形成源区；在形成源区之后，在所述开口内填充金属，形成导电插塞，所述导电插塞的顶部不低于所述半导体衬底表面。
可选地，所述导电插塞的深度为4千埃~6千埃。
可选地，所述源区的深度为5千埃~7千埃。
可选地，在形成栅电极层之后，形成掩膜层之前，还包括：在所述栅电极层和半导体衬底表面形成氧化衬垫层，所述氧化衬垫层的材料为氧化硅。
可选地，所述第二子沟槽的底部向半导体衬底内凹陷，且表面圆滑。
可选地，在形成第二子沟槽之后，采用各向同性的干法刻蚀工艺刻蚀所述第二子沟槽底部，使所述第二子沟槽底部表面圆滑。
可选地，在所述半导体衬底内未形成沟槽一侧形成与所述第二子沟槽相对设置的漏区。
与现有技术相比，本发明的技术方案具有以下优点：
所述晶体管中，用于形成栅介质层和栅电极层的沟槽包括第一子沟槽、以及位于所述第一子沟槽下方的第二子沟槽，所述第二子沟槽与所述第一子沟槽贯通，其中，所述第一子沟槽的开口大于所述第二子沟槽的开口，且所述第一子沟槽的侧壁与所述半导体衬底表面之间具有倾角，使所述第一子沟槽侧壁顶部到掩膜层边缘的距离减小；从而避免了所述源区与所述沟槽侧壁顶部相接触的区域掺杂浓度过低的问题，使所述的晶体管的接触电阻减小，阈值电压稳定，开启电阻较小，性能良好。
所述晶体管的形成方法中，所形成的第一子沟槽顶部开口的尺寸大于底部，且所述第一子沟槽的侧壁与半导体衬底的表面倾斜，从而所述第一子沟槽侧壁顶部到后续形成的掩膜层边缘的距离减小，当以所述掩膜层为掩膜形成源区时，所注入的离子容易与所述第一子沟槽相接触，从而避免了所形成的源区与第一子沟槽侧壁顶部相接触的区域掺杂浓度过低；所形成的晶体管的源区接触电阻较小，阈值电压稳定，开启电阻较小，性能良好。
进一步的，以所述掩膜层为掩膜，在所述第一子沟槽和第二子沟槽两侧形成源区和导电插塞时，首先在所述半导体衬底内形成开口，并对所述开口的侧壁和底部进行第一次离子注入；在第一次离子注入之后，加深所述开口深度，并对所述开口的侧壁和底部进行第二次离子注入；通过第一子离子注入和第二次离子注入对所述开口侧壁进行掺杂，则在后续热退火过程中，所掺杂的离子更易扩散至与栅介质层接触，使形成源区与栅介质层相接触的区域的离子掺杂浓度较高，所形成的晶体管性能更佳，同时能够减少热退火的时间；而且，第二次离子注入工艺对所述开口底部进行掺杂，由于所述热退火的时间减少，能够使所形成的源区的深度可控，掺杂浓度分布均匀，有利于改善晶体管的性能。
附图说明
图1至图4是现有的沟槽金属-氧化物-半导体场效应管的形成过程的剖面结构示意图；
图5是现有技术采用热退火激活所注入的离子，形成源区的示意图；
图6是本发明晶体管的形成方法的实施例的流程示意图；
图7至图13是本发明晶体管的形成过程的实施例的剖面结构示意图；
图14是本发明晶体的实施例的剖面结构示意图。
具体实施方式
如背景技术所述，现有的沟槽金属-氧化物-半导体场效应管的性能不良。
本发明的发明人经过研究发现，请参考图5，现有技术在形成所述掩膜层104后，形成导电插塞106（如图4）之前，以所述掩膜层104为掩膜，对所述沟槽两侧的半导体衬底100进行离子注入，并进行热退火激活所注入的离子，形成源区105；然而，在热退火激活所注入的离子时，离子横向的扩散速率低于纵向的扩散速率；具体的，掺杂离子的横向扩散速率是纵向扩散速率的60~80%；因此为了使所形成的源区105与栅介质层102相接触，会使热退火的时间较长，导致所形成的源区105深度难以控制，造成阈值电压不稳定，从而影响所形成的晶体管的性能；此外，由于所述离子的横向扩散速率较低，使所形成的源区105与所述沟槽开口顶部相接触的区域107的离子掺杂浓度较低，使区域107的接触电阻较高，从而提高了晶体管的开启电阻；此外，区域107的离子掺杂浓度较低还会使晶体管的一些参数无法达到技术指标，包括：栅漏电荷、输入电容和栅源电容，造成频率响应减慢，热损耗增加，导致所形成的晶体管的性能不良。
本发明的发明人经过进一步研究发现，当用于形成栅介质层和栅电极层的沟槽的侧壁顶部到掩膜层边缘的距离减小时，当以所述掩膜层为掩膜，进行离子注入和热退火形成源区时，所注入的离子容易扩散至与所述第一子沟槽的侧壁接触，从而避免了所形成的源区与所述第一子沟槽的侧壁顶部相接触的区域离子的掺杂浓度过低问题；能够降低晶体管的源区接触电阻，使阈值电压稳定，晶体管的性能改善。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图6是本发明实施例晶体管的形成方法的流程示意图，包括步骤：
步骤S101，提供半导体衬底；在所述半导体衬底内形成第一子沟槽，所述第一子沟槽顶部开口的尺寸大于底部，且所述第一子沟槽的侧壁与半导体衬底的表面倾斜；
步骤S102，在所述第一子沟槽下方形成与所述第一子沟槽贯通的第二子沟槽，所述第二子沟槽的侧壁与半导体衬底表面垂直；
步骤S103，在所述第一子沟槽的侧壁、以及所述第二子沟槽的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满所述第一子沟槽和第二子沟槽的栅电极层，所述栅电极层的表面与半导体衬底表面齐平；
步骤S104，在所述栅电极层和半导体衬底表面形成掩膜层，所述掩膜层暴露出所述第一子沟槽两侧的部分半导体衬底表面；
步骤S105，在形成所述掩膜层后，以所述掩膜层为掩膜，刻蚀所述半导体衬底并形成开口；对所述开口的侧壁和底部进行第一次离子注入；
步骤S106，在第一次离子注入之后，加深所述开口的深度；在加深所述开口深度之后，对所述开口的侧壁和底部进行第二次离子注入；在所述第一子离子注入和第二次离子注入之后进行热退火，形成源区；
步骤S107，在形成源区之后，在所述开口内填充金属，形成导电插塞，所述导电插塞的顶部不低于所述半导体衬底表面。
以下将结合附图对本发明实施例晶体管的形成方法进行说明，图7至图12是本发明实施例晶体管的形成过程的剖面结构示意图。
请参考图7，提供半导体衬底200；在所述半导体衬底200内形成第一子沟槽201，所述第一子沟槽201顶部的尺寸大于底部的尺寸，且所述第一子沟槽201的侧壁与半导体衬底200的表面倾斜。
所述半导体衬底200用于为后续工艺提供工作平台；在本实施例中，所述半导体衬底200表面的晶向为<100>；所述半导体衬底200包括衬底层（未示出）和位于所述衬垫层表面的外延层（未示出），后续工艺所形成的半导体器件位于所述外延层内；所述衬垫层的材料为硅、硅锗、碳化硅、绝缘体上硅或III-V族化合物（氮化硅或砷化镓等）；当需要形成n型晶体管时，所述外延层包括n型掺杂离子磷或砷；当需要形成p型晶体管时，所述外延层包括p型掺杂离子硼。
所述第一子沟槽201的形成工艺为各向同性的干法刻蚀或湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为碱性溶液，所述碱性溶液为氢氧化钾（KOH）、氢氧化钠（NaOH）、氢氧化锂（LiOH）、氢氧化锂氨水（NH4OH）或四甲基氢氧化铵（TMAH）；由于本实施例中，所述半导体衬底200表面的晶向为<100>，因此所述湿法刻蚀工艺在垂直于半导体衬底200和平行于半导体衬底200的方向上刻蚀速率较快，而在晶向<111>的方向上刻蚀速率最慢，从而能够形成侧壁与半导体衬底200相倾斜的第一子沟槽201；所述各向同性的干法刻蚀为等离子刻蚀，所用刻蚀气体为SF6、HBr、HCl、C2F6和CF4中的一种或多种，并通过调整刻蚀功率以及等离子的方向实现各向同性刻蚀。
所述第一子沟槽201的深度为0.15~0.5微米，所述第一子沟槽201的侧壁与半导体衬底200表面的倾角为10~45°；由于所述第一子沟槽201的侧壁与半导体衬底200之间具有倾角，而且所述第一子沟槽201的顶部的尺寸大于底部尺寸，因此所述第一子沟槽201顶部到后续形成的掩膜层边缘的距离减小，当以后续形成的掩膜层为掩膜形成源区时，所注入的离子易于扩散至所述第一子沟槽201顶部，并与后续形成于所述第一子沟槽201侧壁的栅介质层相接触，从而避免了所述第一子沟槽201顶部与源区相接触的区域离子掺杂浓度过低的问题，使所形成的晶体管性能稳定。
请参考图8，在所述第一子沟槽201下方形成与所述第一子沟槽201贯通的第二子沟槽202，所述第二子沟槽202的侧壁与半导体衬底200表面垂直。
所述第二子沟槽202的底部到所述半导体衬底200表面的距离为0.8～2微米，所述第二子沟槽202的形成工艺为：采用各向异性的干法刻蚀工艺刻蚀所述第一子沟槽201的底部，从而能够形成侧壁与半导体衬底200垂直的第二子沟槽202；由于所述第二子沟槽202通过刻蚀所述第一子沟槽201底部形成，因此所述第二子沟槽202的开口小于所述第一子沟槽201顶部的开口；所述异性的干法刻蚀，刻蚀气体为氯气、溴化氢或氯气和溴化氢的混合气体；所述干法刻蚀工艺参数为：溴化氢的流量为200~800sccm，氯气的流量为20~100sccm，惰性气体的流量为50~1000sccm，刻蚀腔室的压力为2~200mTorr，刻蚀时间为15~60秒。
在本实施例中，在采用各向异性的干法刻蚀形成所述第二子沟槽202后，采用各向同性的干法刻蚀工艺刻蚀所述第二子沟槽202的底部，使所述第二子沟槽202底部向半导体衬底200内凹陷，且表面圆滑；从而避免了第二子沟槽202底部的顶角造成尖端效应而产生漏电流。
请参考图9，在所述第一子沟槽201（如图8）的侧壁、以及所述第二子沟槽202（如图8）的侧壁和底部表面形成栅介质层203；在所述栅介质层203表面形成填充满所述第一子沟槽201和第二子沟槽202的栅电极层204，所述栅电极层204的表面与半导体衬底200表面齐平。
所述栅介质层203的材料为氧化硅，所述栅电极层204的材料为多晶硅；所述栅介质层203和栅电极层204的形成工艺为：采用化学气相沉积工艺或热氧化工艺在所述半导体衬底200、以及第一子沟槽201和第二子沟槽202的侧壁和底部表面形成介质薄膜；采用化学气相沉积工艺在所述介质薄膜表面形成填充满所述第一子沟槽201和第二子沟槽202的栅电极薄膜；采用化学机械抛光工艺去除高于半导体衬底200表面的介质薄膜和栅电极薄膜，形成栅介质层203和栅电极层204。
由于所述第一子沟槽201的顶部开口的尺寸大于所述第二子沟槽202开口的尺寸，且所述第一子沟槽201的侧壁与半导体衬底200之间具有倾角，因此在形成栅介质层203和栅电极层204的过程中，易于向所述第一子沟槽201和第二子沟槽202内填充介质薄膜和栅电极薄膜，从而使所形成的栅介质层203和栅电极层204内的缺陷较少。
请参考图10，在所述栅电极层204和半导体衬底200表面形成掩膜层205，所述掩膜层205暴露出所述第一子沟槽201两侧的部分半导体衬底200表面。
本实施例中，所述掩膜层205同时作为形成源区和形成导电插塞的掩膜，则无需多次形成掩膜层用以分别形成源区和导电插塞，从而简化了工艺步骤，减少了工艺流程的时间，节约了成本。
由于所述掩膜层205定义了后续形成与所述第一子沟槽201和第二子沟槽202两侧的半导体衬底200内的导电插塞的位置，因此，所述掩膜层205的边缘到所述第一子沟槽201侧壁顶部具有一定距离；然而，当后续工艺采用所述掩膜层205为掩膜形成源区时，所注入的离子难以从半导体衬底200表面扩散至与所述栅介质层203相接触；因此，当本实施例中的第一子沟槽201（如图8）的顶部开口大于所述第二子沟槽202的开口，且所述第一子沟槽201与所述半导体衬底200之间具有倾角，所述第一子沟槽201到所述掩膜层205边缘的距离减小，使所注入的离子易于扩散至所述栅介质层203，所形成的晶体管性能稳定。
所述掩膜层205的材料为氮化硅、氧化硅和硼磷硅玻璃中的一种或多种，所述掩膜层205用于在后续工艺形成源区，以及形成导电插塞时保护半导体衬底200和栅电极层204表面不受损伤。
在本实施例中，所述掩膜层205和半导体衬底200还形成有氧化衬垫层（未示出），所述氧化衬垫层的材料为氧化硅；所述氧化衬垫层用于键合所述半导体衬底200、栅电极层204和掩膜层205，使所述掩膜层205的保护效果更佳。
在本实施例中，所述掩膜层205和氧化衬垫层的形成工艺为：采用热氧化工艺或化学气相沉积工艺在所述栅电极层204和半导体衬底200表面形成氧化薄膜；采用化学气相沉积工艺在所述氧化薄膜表面形成掩膜薄膜；在所述掩膜薄膜表面形成光刻胶层，所述光刻胶层具有开口，所述开口定义出后续需要在所述栅介质层203和栅电极层204两侧形成的导电插塞的位置；以所述光刻胶层为掩膜，刻蚀所述掩膜薄膜和氧化薄膜，直至暴露出半导体衬底200为止，形成掩膜层205和氧化衬垫层。
请参考图11，在形成所述掩膜层205后，以所述掩膜层205为掩膜，刻蚀所述半导体衬底200并形成开口206；对所述开口206的侧壁和底部进行第一次离子注入。
在本实施例中，在形成开口206之前，以所述掩膜层205为掩膜，对所述栅电极层204和栅介质层203两侧的半导体衬底200内进行离子注入，形成阱区（未示出）；所述阱区的底部不低于所述第二子沟槽202（如图8）的底部，所述阱区的深度为0.5～1.5微米；当需要形成n型晶体管时，所注入的离子为p型，当需要形成p型晶体管时，所注入的离子为n型。
所述开口206的深度为0~2千埃，所述开口206的形成工艺为各向异性的干法刻蚀，所述各向异性的干法刻蚀工艺与形成第二子沟槽202（如图8）的各向异性的干法刻蚀工艺相同，在此不做赘述。
在形成所述开口206后，对所述开口206的侧壁和底部进行离子注入，其中，从侧壁注入的离子更易扩散至并栅介质层203接触，使后续在热退火后形成的源区与所述第一子沟槽201的侧壁顶部相接触的区域的离子掺杂浓度较高，从而使所形成的晶体管的接触电阻稳定，晶体管的阈值电压稳定，性能良好；当需要形成n型晶体管时，所注入的离子为n型，当需要形成p型晶体管时，所注入的离子为p型。
请参考图12，在第一次离子注入之后，加深所述开口206（如图11）的深度，形成开口206a；在形成开口206a之后，对所述开口206的侧壁和底部进行第二次离子注入；在所述第一子离子注入和第二次离子注入之后进行热退火，形成源区207a和源区207b。
加深所述开口206（如图11）的工艺为各向异性的干法刻蚀，所述各向异性的干法刻蚀工艺与形成所述开口206的工艺相同，在此不做赘述；加深后所述开口206a的深度为4千埃~6千埃，使后续形成的导电插塞的深度为4千埃~6千埃。
所述第二次离子注入工艺与第一次离子注入工艺相同；而且，在形成开口206a后进行第二次离子注入工艺，能够使热退火后的源区207a和源区207b与第一子沟槽201（如图8）的侧壁顶部相接触的区域离子掺杂浓度较高，同时有效控制所形成的源区207a和源区207b的深度；从而能够避免为了使源区207a和源区207b与第一子沟槽201的侧壁顶部相接触的区域掺杂离子浓度高，而造成所形成的源区207a和源区207b过深的问题。
在第二次离子注入工艺后，进行热退火，用于激活两次离子注入工艺所注入的离子，形成源区207a和源区207b，所述源区207a和源区207b的深度为5千埃~7千埃；由于在所述热退火的过程中，所掺杂的离子在垂直于所述半导体衬底200方向上的扩散速率快于平行于所述半导体衬底200方向上的扩散速率，因此会造成所形成的源区207a和源区207b的深度难以控制，影响所形成的晶体管的性能；在本实施例中，在形成开口206a后对所述开口206a的侧壁进行离子注入，能够使所掺杂的离子更易扩散至与栅介质层203相接触，从而缩短热退火的时间；而对所述开口206a的底部进行离子注入，同时热退火的时间缩短，能够有效控制所形成的源区207a和源区207b的深度，且掺杂浓度均匀；因此，使所形成的晶体管的性能改善。
需要说明的是，在本实施例中，在所述半导体衬底200未形成第一子沟槽201（如图8）和第二子沟槽202（如图8）的一侧表面进行离子注入，并进行热退火，形成与所述第二子沟槽相对设置的漏区（未示出）；因此，所述源区207a、漏区、栅介质层203和栅电极层204构成第一晶体管，所述源区207b、漏区、栅介质层203和栅电极层204构成第二晶体管；而且，所述第一晶体管和第二晶体管共享栅电极层204和漏区；在后续工艺中，将所述源区207a和所述源区207b通过导电插塞电连接，则所述第一晶体管和第二晶体管的源区、漏区和栅电极层204均构成并联，从而使所形成的半导体器件具有较大功率，能够作为功率器件使用。
请参考图13，在形成源区207a和源区207b之后，在所述开口206a内填充金属，形成导电插塞208，所述导电插塞208的顶部不低于所述半导体衬底200表面。
所述导电插塞208用于作为所形成的晶体管的源区207a和源区207b的导线，并在后续工艺中使所述源区207a和源区207b电连接，所述导电插塞208的材料为铜、钨或铝，所述导电插塞208的形成工艺为：采用化学气相沉积工艺或物理气相沉积工艺在所述开口206a内以及掩膜层205表面形成金属层；采用化学机械抛光工艺平坦化高于所述掩膜层205表面的金属层，使所述金属层的顶部不高于所述掩膜层205表面，形成导电插塞208；此外，当所述导电插塞208的材料为铜时，在所述开口206a内以及掩膜层205表面形成金属层时还能够采用铜电镀工艺，则所形成的导电插塞内的缺陷较少。
本实施例所述晶体管的形成方法中，所形成的第一子沟槽201（如图7）的顶部开口的尺寸大于底部尺寸，且所述第一子沟槽201的侧壁与半导体衬底200表面倾斜，从而使后续形成于半导体衬底200和栅电极层204表面的掩膜层205的边缘到所述第一子沟槽201侧壁顶部的距离减小，易于使后续形成源区207a和源区207b时掺杂离子扩散至所述第一子沟槽201侧壁，与栅介质层203相接触；因此所形成的源区207a和源区207b与所述第一子沟槽201的侧壁相接触的区域的离子掺杂浓度较高，从而使所形成的晶体管的性能稳定。
此外，所述源区207a和源区207b的形成工艺为在所述半导体衬底200内形成开口206，并对所述开口206的侧壁和底部进行第一次离子注入；再加深所述开口206的深度，形成206a，并在对所述开口206a的侧壁和底部进行第二次离子注入；从开口206以及开口206a的侧壁所注入的离子在热退火的过程中更易扩散至栅介质层203，从而在缩短热退火的时间的同时，能够使所形成的源区207a和源区207b与栅介质层203相接触的区域掺杂浓度提高，所形成的晶体管性能改善；而且，从所述开口206a的底部注入离子，使热退火的时间减少，能够有效控制源区207a和源区207b的深度，进一步使所形成的晶体管性能良好。
相应地，本发明的发明人还提供一种基于上述方法所形成的晶体管，请参考图14，包括：半导体衬底300；位于所述半导体衬底300内的沟槽，所述沟槽（未示出）由第一子沟槽、以及位于所述第一子沟槽下方的第二子沟槽构成，所述第二子沟槽与所述第一子沟槽贯通，所述第一子沟槽的开口大于所述第二子沟槽的开口，所述第一子沟槽的侧壁与半导体衬底300的表面倾斜，所述第二子沟槽的侧壁与半导体衬底300的表面垂直；位于所述沟槽侧壁和底部表面的栅介质层303；位于所述栅介质层303表面，填充满所述沟槽的栅电极层304，所述栅电极层304的表面与半导体衬底300表面齐平；位于所述栅电极层304和栅介质层303两侧的半导体衬底300内的源区307a和源区307b；位于所述源/漏区307内的导电插塞308，所述导电插塞308的顶部不低于所述半导体衬底300表面；位于所述栅电极层304和半导体衬底300表面的掩膜层305，所述掩膜层305暴露出所述沟槽两侧位于半导体衬底300内的导电插塞308。
在本实施例中，所述半导体衬底300表面的晶向为<100>；所述半导体衬底300包括衬底层（未示出）和位于所述衬垫层表面的外延层（未示出），本实施例所述半导体器件位于所述外延层内；所述衬垫层的材料为硅、硅锗、碳化硅、绝缘体上硅或III-V族化合物（氮化硅或砷化镓等）；当需要形成n型晶体管时，所述外延层包括n型掺杂离子磷或砷；当需要形成p型晶体管时，所述外延层包括p型掺杂离子硼或铟。
所述第一子沟槽的深度为0.35~0.5微米，所述第一子沟槽的侧壁与半导体衬底300表面的倾角为30~45°；所述第二子沟槽的底部到所述半导体衬底300表面的距离为0.8～2微米；在本实施例中，所述第二子沟槽底部向半导体衬底300内凹陷，且表面圆滑。
所述栅介质层303的材料为氧化硅，所述栅电极层304的材料为多晶硅；由于所述第一子沟槽的顶部开口的尺寸大于所述第二子沟槽开口的尺寸，且所述第一子沟槽的侧壁与半导体衬底300之间具有倾角，因此所述栅介质层303和栅电极层304内的缺陷较少。
所述掩膜层305的材料为氮化硅、氧化硅和硼磷硅玻璃中的一种或多种；在本实施例中，所述掩膜层305和半导体衬底300之间还具有氧化衬垫层（未示出），所述氧化衬垫层的材料为氧化硅；所述氧化衬垫层用于键合所述半导体衬底300、栅电极层304和掩膜层305，使所述掩膜层305的保护效果更佳。
在本实施例中，所述栅电极层304和栅介质层303两侧的半导体衬底300内具有阱区（未示出），所述源区307a和源区307b位于所述阱区内，所述源区307a和源区307b的深度为5千埃~7千埃；所述阱区的深度为0.5～1.5微米，且所述阱区的底部不低于所述第二子沟槽的底部。
所述导电插塞308的深度为5千埃~6千埃，所述导电插塞308用于作为所形成的晶体管的源区307a和源区307b的导线，所述导电插塞308的材料为铜、钨或铝。
需要说明的是，在本实施例中，在不具有沟槽的半导体衬底300一侧形成与所述第二子沟槽相对设置的漏区（未示出）；所述源区307a、漏区、栅介质层303和栅电极层304构成第一晶体管，所述源区307b、漏区、栅介质层303和栅电极层304；而且，所述第一晶体管和第二晶体管共享栅电极层204和漏区；将所述源区307a和所述源区307b通过导电插塞308电连接，则所述第一晶体管和第二晶体管的源区、漏区和栅电极层304均构成并联，从而使所形成的半导体器件具有较大功率，能够作为功率器件使用。
本实施例所述晶体管中，由于所述第一子沟槽的开口尺寸大于第二子沟槽的开口尺寸，且所述第一子沟槽的侧壁与所述半导体衬底300表面之间具有倾角，因此所述源区307a和源区307b与所述第一子沟槽侧壁相接触的区域离子掺杂浓度较高，使所述晶体管的接触电阻较低，阈值电压稳定，所述晶体管的性能良好。
综上所述，所述晶体管中，用于形成栅介质层和栅电极层的沟槽包括第一子沟槽、以及位于所述第一子沟槽下方的第二子沟槽，所述第二子沟槽与所述第一子沟槽贯通，其中，所述第一子沟槽的开口大于所述第二子沟槽的开口，且所述第一子沟槽的侧壁与所述半导体衬底表面之间具有倾角，使所述第一子沟槽侧壁顶部到掩膜层边缘的距离减小；从而避免了所述源区与所述沟槽侧壁顶部相接触的区域掺杂浓度过低的问题，使所述的晶体管的接触电阻减小，阈值电压稳定，开启电阻较小，性能良好。
所述晶体管的形成方法中，所形成的第一子沟槽顶部开口的尺寸大于底部，且所述第一子沟槽的侧壁与半导体衬底的表面倾斜，所述第一子沟槽侧壁顶部到后续形成的掩膜层边缘的距离减小，当以所述掩膜层为掩膜形成源区时，所注入的离子容易与所述第一子沟槽相接触，从而避免了所形成的源区与第一子沟槽顶部相接触的区域掺杂浓度过低；所形成的晶体管的源区接触电阻较小，阈值电压稳定，开启电阻较小，性能良好。
进一步的，以所述掩膜层为掩膜，在所述第一子沟槽和第二子沟槽两侧形成源区和导电插塞时，首先在所述半导体衬底内形成开口，并对所述开口的侧壁和底部进行第一次离子注入；在第一次离子注入之后，加深所述开口深度，并对所述开口的侧壁和底部进行第二次离子注入；通过第一子离子注入和第二次离子注入对所述开口侧壁进行掺杂，则在后续热退火过程中，所掺杂的离子更易扩散至与栅介质层接触，使形成源区与栅介质层相接触的区域的离子掺杂浓度较高，所形成的晶体管性能更佳，同时能够减少热退火的时间；而且，第二次离子注入工艺对所述开口底部进行掺杂，由于所述热退火的时间减少，能够使所形成的源区的深度可控，掺杂浓度分布均匀，有利于改善晶体管的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (26)

1.一种晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底内的沟槽，所述沟槽由第一子沟槽、以及位于所述第一子沟槽下方的第二子沟槽构成，所述第二子沟槽与所述第一子沟槽贯通，所述第一子沟槽的开口大于所述第二子沟槽的开口，所述第一子沟槽的侧壁与半导体衬底的表面倾斜，所述第二子沟槽的侧壁与半导体衬底表面垂直；
位于所述沟槽侧壁和底部表面的栅介质层；
位于所述栅介质层表面，填充满所述沟槽的栅电极层，所述栅电极层的表面与半导体衬底表面齐平；
位于所述沟槽两侧的半导体衬底内的源区；
位于与所述沟槽相对一侧的半导体衬底内的漏区，所述漏区与所述第二子沟槽相对设置的漏区。
2.如权利要求1所述晶体管，其特征在于，所述第一子沟槽的侧壁与半导体衬底表面的倾角为10~45°。
3.如权利要求1所述晶体管，其特征在于，所述第一子沟槽的底部到所述半导体衬底表面的距离为0.15微米~0.5微米。
4.如权利要求1所述晶体管，其特征在于，所述栅介质层的材料为氧化硅。
5.如权利要求1所述晶体管，其特征在于，所述栅电极层的材料为多晶硅。
6.如权利要求1所述晶体管，其特征在于，还包括：位于所述沟槽两侧的源区内的导电插塞，所述导电插塞的顶部不低于所述半导体衬底表面。
7.如权利要求6所述晶体管，其特征在于，所述导电插塞的深度为4千埃~6千埃。
8.如权利要求6所述晶体管，其特征在于，还包括：位于所述栅电极层和半导体衬底表面的氧化衬垫层；位于所述氧化衬垫层表面的掩膜层，所述掩膜层和氧化衬垫层暴露出所述导电插塞表面，所述掩膜层的材料为氮化硅、氧化硅和硼磷硅玻璃中的一种或多种，所述氧化衬垫层的材料为氧化硅。
9.如权利要求1所述晶体管，其特征在于，所述源区的深度为5千埃~7千埃。
10.如权利要求1所述晶体管，其特征在于，所述第二子沟槽的底部向半导体衬底内凹陷，且表面圆滑。
11.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底内形成第一子沟槽，所述第一子沟槽顶部开口的尺寸大于底部，且所述第一子沟槽的侧壁与半导体衬底的表面倾斜；
在所述第一子沟槽下方形成与所述第一子沟槽贯通的第二子沟槽，所述第二子沟槽的侧壁与半导体衬底表面垂直；
在所述第一子沟槽的侧壁、以及所述第二子沟槽的侧壁和底部表面形成栅介质层；
在所述栅介质层表面形成填充满所述第一子沟槽和第二子沟槽的栅电极层，所述栅电极层的表面与半导体衬底表面齐平；
在所述栅电极层和半导体衬底表面形成掩膜层，所述掩膜层暴露出所述第一子沟槽两侧的部分半导体衬底表面；
以所述掩膜层为掩膜，在所述第一子沟槽和第二子沟槽两侧的半导体衬底内形成源区。
12.如权利要求11所述晶体管的形成方法，其特征在于，所述第一子沟槽的侧壁与半导体衬底表面的倾角为10~45°。
13.如权利要求11所述晶体管的形成方法，其特征在于，所述第一子沟槽的底部到所述半导体衬底表面的距离为0.15微米~0.5微米。
14.如权利要求11所述晶体管的形成方法，其特征在于，所述第一子沟槽的形成工艺为各向同性的干法刻蚀或湿法刻蚀工艺。
15.如权利要求11所述晶体管的形成方法，其特征在于，所述第二子沟槽的形成工艺为各向异性的干法刻蚀工艺。
16.如权利要求11所述晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅。
17.如权利要求11所述晶体管的形成方法，其特征在于，所述栅电极层的材料为多晶硅。
18.如权利要求11所述晶体管的形成方法，其特征在于，所述掩膜层的材料为氮化硅、氧化硅和硼磷硅玻璃中的一种或多种。
19.如权利要求11所述晶体管的形成方法，其特征在于，形成位于所述第一子沟槽和第二子沟槽两侧的源区内的导电插塞，所述导电插塞的顶部不低于所述半导体衬底表面。
20.如权利要求19所述晶体管的形成方法，其特征在于，所述源区和导电插塞的形成方法包括：在形成所述掩膜层后，以所述掩膜层为掩膜，刻蚀所述半导体衬底并形成开口；对所述开口的侧壁和底部进行第一次离子注入；在第一次离子注入之后，加深所述开口的深度；在加深所述开口深度之后，对所述开口的侧壁和底部进行第二次离子注入；在所述第一子离子注入和第二次离子注入之后进行热退火，形成源区；在形成源区之后，在所述开口内填充金属，形成导电插塞，所述导电插塞的顶部不低于所述半导体衬底表面。
21.如权利要求19所述晶体管的形成方法，其特征在于，所述导电插塞的深度为4千埃~6千埃。
22.如权利要求11所述晶体管的形成方法，其特征在于，所述源区的深度为5千埃~7千埃。
23.如权利要求11所述晶体管的形成方法，其特征在于，在形成栅电极层之后，形成掩膜层之前，还包括：在所述栅电极层和半导体衬底表面形成氧化衬垫层，所述氧化衬垫层的材料为氧化硅。
24.如权利要求11所述晶体管的形成方法，其特征在于，所述第二子沟槽的底部向半导体衬底内凹陷，且表面圆滑。
25.如权利要求24所述晶体管的形成方法，其特征在于，在形成第二子沟槽之后，采用各向同性的干法刻蚀工艺刻蚀所述第二子沟槽底部，使所述第二子沟槽底部表面圆滑。
26.如权利要求11所述晶体管的形成方法，其特征在于，还包括：在所述半导体衬底内未形成沟槽一侧形成与所述第二子沟槽相对设置的漏区。
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