KR101430822B1 - 트렌치 전력 ｍｏｓｆｅｔ - Google Patents

트렌치 전력 ｍｏｓｆｅｔ Download PDF

Info

Publication number
KR101430822B1
KR101430822B1 KR1020120117382A KR20120117382A KR101430822B1 KR 101430822 B1 KR101430822 B1 KR 101430822B1 KR 1020120117382 A KR1020120117382 A KR 1020120117382A KR 20120117382 A KR20120117382 A KR 20120117382A KR 101430822 B1 KR101430822 B1 KR 101430822B1
Authority
KR
South Korea
Prior art keywords
region
trench
dielectric layer
field plate
main gate
Prior art date
Application number
KR1020120117382A
Other languages
English (en)
Other versions
KR20130135710A (ko
Inventor
춘-와이 응
슈에-리앙 초우
류에이-신 류
포-치 수
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130135710A publication Critical patent/KR20130135710A/ko
Application granted granted Critical
Publication of KR101430822B1 publication Critical patent/KR101430822B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Abstract

상기 소자는 제1 전도 유형의 반도체 영역과, 반도체 영역 안으로 연장하는 트렌치와, 트렌치 내의 전계판을 포함하고, 전계판은 전도성이다. 제1 유전층은 반도체 영역으로부터 전계판의 하단 및 측벽을 분리시킨다. 메인 게이트는 트렌치 내에 배치되고, 전계판과 중첩된다. 제2 유전층은 메인 게이트와 전계판 사이에 배치되고, 이러한 메인 게이트와 전계판을 서로 분리시킨다. 제1 전도 유형의 도핑된 드레인(Doped Drain; DD) 영역은 제2 유전층 아래에 있고, 메인 게이트의 에지 부분은 DD 영역과 중첩된다. 본체 영역은 메인 게이트의 일부분과 동일 레벨에 있는 제1 부분과, DD 영역과 동일 레벨에 있고, 이러한 DD 영역에 접촉하는 제2 부분을 포함하고, 본체 영역은 제1 전도 유형과 반대되는 제2 전도 유형이다.

Description

트렌치 전력 ＭＯＳＦＥＴ{TRENCH POWER MOSFET}
본 발명은 트렌치 전력 MOSFET에 대한 것이다.
종래의 분할 게이트(split-gate) 트렌치 전력 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor; MOSFET)에서, 폴리실리콘 게이트는 상부 및 하부로 나누어지고, 이러한 상부 및 하부 모두는 트렌치 내에 형성된다. 이러한 상부 및 하부는 유전층에 의해 서로 분리된다. 상부는 전력 MOSFET의 채널을 제어하기 위한 메인 게이트로서 기능하고, 하부는 표면 전계를 감소시키기 위한 전계판으로서 기능한다. 따라서, 메인 게이트의 깊이는 트렌치의 깊이와 리세스 내에 채워진 유전층의 두께에 종속된다. 트렌치의 깊이와, 유전층의 두께 둘다는 공정 변이로부터 악영향을 받고(suffer from), 제어하기가 어렵다.
전력 MOSFET는 p-본체(p-본체)를 포함하고, 이러한 p-본체 내에서 전력 MOSFET의 채널은 p-본체 위의 소스 영역과 p-본체 아래의 드레인 영역을 연결하도록 형성된다. 채널의 전체가 메인 게이트에 의해 제어될 수 있는 것을 보장하도록, p-본체 아래에 있는 n-형 에피택시층은 적어도 메인 게이트와 동일 레벨에 있는 일부분을 가질 필요가 있다. 메인 게이트의 깊이는 제어하기 어려우므로, 에피택시 영역이 메인 게이트와 동일 레벨에서 적어도 일부분을 가지는 것을 보장하도록 공정창(process window)이 요구된다. 하지만, 큰 공정창은, 게이트에서 드레인으로의 중첩이 또한 커서, 게이트에서 드레인으로의 커패시턴스가 크게 되고, 게이트에서 드레인으로의 커패시턴스의 변이가 또한 큰것을 의미한다. 이것은 전력 MOSFET의 성능의 저하와, 전력 MOSFET의 성능의 큰 변이를 초래한다.
본 발명은 제1 전도 유형의 반도체 영역; 상기 반도체 영역으로 연장되는 트렌치; 상기 트렌치 내의 전도성의 전계판; 상기 전계판의 하단 및 측벽을 상기 반도체 영역으로부터 분리시키는 제1 유전층; 상기 트렌치 내에 배치되고, 상기 전계판과 중첩하는 메인 게이트(main gate); 상기 메인 게이트와 상기 전계판 사이에 배치되고, 상기 메인 게이트와 상기 전계판을 서로 분리시키는 제2 유전층; 상기 제2 유전층 아래에 배치된 상기 제1 전도 유형의 도핑된 드레인(Doped Drain; DD) 영역 - 상기 메인 게이트의 에지 부분은 상기 DD 영역과 중첩함 -; 및 상기 메인 게이트의 일부분과 동일 레벨에 있는 제1 부분과, 상기 DD 영역과 동일레벨에 있고 상기 DD 영역과 접촉하는 제2 부분을 포함하는 본체(body) 영역을 포함하고, 상기 본체 영역은 상기 제1 전도 유형과 반대되는 제2 전도 유형인 것인 소자를 포함한다.
또한, 본 발명은 p형 및 n형으로 이루어진 그룹으로 선택된 제1 전도 유형인 반도체 영역; 상기 반도체 영역의 상단면으로부터 상기 반도체 영역으로 연장되는 트렌치; 상기 트렌치의 하단 및 측벽을 라이닝(lining)하는 제1 유전층; 상기 제1 유전층을 접촉하는 하단 및 측벽을 포함하며 전도성인 전계판; 상기 트렌치 내에 배치되고 상기 전계판과 중첩하는 메인 게이트; 상기 메인 게이트와 상기 전계 플레이트 사이에 배치되고, 상기 메인 게이트와 상기 전계판을 서로 분리시키는 제2 유전층; 및 상기 제1 전도 유형의 도핑된 드레인(Doped Drain; DD) 영역을 포함하고, 상기 DD 영역은 상기 제2 유전층에 접촉하는 상단면과, 상기 제1 유전층에 접촉하는 측벽을 포함하고, 상기 DD 영역은 상기 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 것인 소자를 제공한다.
또한, 본 발명은 제1 전도 유형의 에피택시(epitaxy) 반도체 영역을 에피택샬하게 성장시키는 단계; 상기 에피택시 반도체 영역 내에 제1 트렌치를 형성하는 단계; 상기 트렌치 내에서 연장하고, 상기 트렌치의 에지 부분을 덮는 주입 마스크를 형성하는 단계; 상기 에피택시 반도체 영역 내에 도핑된 드레인(Doped Drain; DD) 영역 - 상기 DD 영역은 상기 주입 마스크에 의해 중첩되는 제1 부분을 포함하고, 상기 DD 영역은 제1 전도 유형임 - 을 형성하도록 경사(tilt) 주입을 수행하는 단계; 상기 트렌치를 상기 에피택시 반도체 영역 내의 더 아래로 연장시키도록 상기 에피택시 반도체 영역을 에칭하는 단계 - 상기 에칭하는 단계는 에칭 마스크로서 상기 주입 마스크를 이용해서 수행됨 -; 상기 에칭하는 단계 이후에, 상기 트렌치의 하단 및 측벽을 라이닝하는 제1 유전층을 형성하는 단계; 상기 트렌치 내에 그리고 상기 제1 유전층 위에 전계판 - 상기 전계판은 상기 유전층에 접촉하는 하단 및 측벽을 포함함 - 을 형성하는 단계; 상기 전계판 위에 제2 유전층을 형성하는 단계; 및 상기 트렌치 내에 그리고 상기 제2 유전층 위에 메인 게이트를 형성하는 단계를 포함한다.
실시예 및 이런 실시예의 이점의 보다 완전한 이해를 위해, 첨부된 도면과 결합되어 이하의 설명이 이제 주어진다.
도 1a 지 도 1j는 일부 예시적 실시예에 따라 트렌치 전력 금속 산화막 전계-효과 트랜지스터(FinFET)를 제조하는 중간 단계들의 단면도이다.
도 2a 및 2b는 대안적인 실시예에 따라 트렌치 전력 MOSFET를 제조하는 중간 단계들의 단면도이다.
도 3a 내지 3h는 대안적인 실시예에 따라 트렌치 전력 MOSFET를 제조하는 중간 단계들의 단면도이다.
본 발명 개시(disclosure)의 실시예의 제조 및 사용이 이하에서 상세히 논의된다. 하지만, 실시예는 폭넓은 특정 환경에서 구현될 수 있는 수 많은 적용가능한 발명 개념을 제공한다는 점을 이해해야 한다. 논의된 특정 실시예는 예증적이고, 본 발명 개시의 범위를 제한하지 않는다.
트렌치 전력 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)와 이러한 트랜지스터를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. 트렌치 전력 MOSFET를 형성하는 중간 단계가 예증된다. 실시예의 변형이 논의된다. 다양한 뷰(view)와 예증적인 실시예 전체를 통해서, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다.
도 1a 내지 1j는 n형 트렌치 전력 MOSFET의 형성시의 중간 단계들의 단면도이다. 도 1a를 참조하면, 반도체 기판의 일부분인 반도체 영역(20)이 제공된다. 반도체 영역(20)과, 각각의 반도체 기판은 결정질 실리콘 구조를 가질 수 있다. 대안적으로, 반도체 영역(20)과, 각각의 반도체 기판은 실리콘 게르마늄과 같은 다른 반도체 물질로부터 형성될 수 있다. 반도체 기판은 벌크 기판일 수 있다. 일부 실시예에서, 반도체 영역(20)은 인 또는 비소와 같은 n형 불순물로 도핑된 고농도 도핑된 층이며, 이러한 고농도는 예를 들면, 약 1019/cm3에서 약 1021/cm3 사이의 불순물 농도이다. 설명된 실시에에서, 용어 "고농도 도핑된"은 약 1019/cm3를 초과하는 불순물 농도를 의미한다. 하지만, 당업자는 "고농도로 도핑된"이 특정 소자 유형, 기술 세대, 최소 특징부(feature) 크기 등에 종속되는 당업계의 용어하는 것을 인정할 것이다. 그러므로, 이 용어는 평가되는 기술의 견지에서 해석되어야 하고, 설명된 실시예에 제한되지 않는 것을 의도한다.
고농도 도핑된 반도체 영역(20) 위에서, 에피택시층(22)이 에피택시를 통해 형성되고, n형 불순물을 이용해 저농도로 도핑된다. 에피택시층(22)의 불순물 농도는 약 1015/cm3에서 약 1018/cm3 사이에 있을 수 있다. 비록 다른 반도체 물질이 이용될 수 있지만, 에피택시층(22)은 결정질 실리콘층일 수 있다. 그런 다음, 패드 산화물층(24)과 하드 마스크(26)가 에피택시층(22) 위에 형성된다. 일부 실시예에서, 패드 산화물층(24)은 에피택시층(22)의 상단층을 열 산화시킴으로써 형성되고, 따라서, 패드 산화물층(24)은 실리콘산화물을 포함한다. 하드 마스크층(26)은 예를 들면 실리콘 질화물로부터 형성될 수 있다. 하드 마스크층(26)은 본 명세서에서 트렌치(28)를 형성하도록 패터닝된다.
다음으로, 도 1b에서, 패드 산화물층(24)과 에피택시층(22)이 에칭 마스크로서 패터닝된 하드 마스크층(26)을 이용해서 에칭되어, 트렌치(28)가 에피택시층(22)으로 연장된다. 그런 다음, 에피택시층(22)의 노출된 표면상에 산화물층(30)을 형성하도록 추가적인 산화가 수행되며, 이러한 노출된 표면은 트렌치(28) 내에 있다. 산화물층(30)은 측벽 부분과 하단 부분을 포함한다. 다음으로, 도 1c를 참조하면, 추가적인 하드 마스크층(32)이 산화물층(30)상에 형성된다. 하드 마스크층(32)은 등각(conformal) 증착 방법을 이용해서 형성될 수 있고, 하드 마스크층(32)의 수평 부분의 두께 T1은 이 층의 수직 부분의 두께 T2와 거의 같다(close). 하드 마스크층(32)은 산화물층(30)의 측벽 부분상에 측벽 부분과, 산화물층(30)의 하단 부분상에 하단 부분을 포함한다. 일부 예시적인 실시예에서, 두께 T2는 약 10 nm와 약 1,000 nm 사이이다. 상세한 설명 전체를 통해 기재된 치수는 단지 예시일뿐이고, 다른 값으로 변경될 수 있다고 인정된다.
도 1d를 참조하면, 하드 마스크층(32)의 하단 부분이 제거된다. 그런 다음, 경사 주입(34)은 n형 불순물을 에피택시층(22)으로 주입하도록 수행되어, N형 도핑된 드레인(N-type Doped Drain; NDD) 영역(36)이 에피택시층(22) 내에 형성되게 된다. NDD 영역(36)은 하드 마스크층(32)에 자가 정렬된다(self-aligned). 주입된 n형 불순물은 인 및/또는 비소를 포함할 수 있다. 경사 주입(34)은 반대쪽 방향들로 기울어지는 2개의 경사 주입을 포함할 수 있다. NDD 영역(36)은 거리 T3 만큼 하드 마스크층(32)의 에지를 넘어 횡으로 연장된다. 일부 예시적인 실시예에서, 비록 거리 T3가 더 크거나 더 작을 수 있지만, 거리 T3는 약 10 nm에서 약 1,000 nm 사이에 있다. NDD 영역(36)의 n형 불순물 농도는 약 1015/cm3에서 약 1018/cm3 사이에 있을 수 있다. 또한, NDD 영역(36) 내의 n형 불순물 농도의, 에피택시 영역(22)의 n형 불순물 농도에 대한 비율은 약 2 차수(order)(100배)보다 클 수 있다.
다음으로, 도 1e를 참조하면, 산화물층(30)의 하단 부분과, 에피택시층(22)의 아래 부분을 에칭하도록 에칭 단계가 수행되어, 트렌치(28)가 에피택시층(22) 안의 아래로 연장되게 된다. 트렌치(28)의 하단 표면(28A)은 일부 실시예에 따라 NDD 영역(36)의 하단 표면(36B)보다 낮을 수 있다. 에칭 단계는 에칭 마스크로서 하드 마스크층(32)을 이용해서 수행된다. 에칭은 실질적으로 이방성일 수 있고, NDD 영역(36)의 일부 부분은 트렌치(28)의 반대쪽상에 남겨진다.
도 1f는 유전층(38)을 형성하기 위한 증착을 예증한다. 일부 실시예에서, 게이트 유전체를 형성하기 위해 적절한 다른 유전 물질이 또한 이용될 수 있지만, 유전층(38)은 실리콘 산화물을 포함한다. 유전층(38)은 트렌치(28)의 하단에 일부분과, 트렌치(28)의 측벽상에 측벽 부분을 포함한다. 유전층(38)은 등각 증착 방법을 이용해서 형성될 수 있다. 유전층(38)의 형성 이후에, 트렌치(28)의 일부분이 채워진다.
도 1f에 또한 예증된 바와 같이, 유전층(38)의 형성 이후에, 전도 물질이 트렌치(28) 안으로 채워지고, 그런 다음, 에칭백된다(etched back). 에칭백 단계에서, 트렌치(28) 내의 전도 물질의 일부분이 에칭되지 않은 채로 남겨지고, 트렌치(28) 외부의 전도 물질의 일부분이 제거된다. 전도 물질의 나머지 부분은 전계판(40)을 형성한다. 일부 실시예에서, 비록 금속, 금속 규화물 등과 같은 다른 전도 물질이 또한 이용될 수 있지만, 전계판(40)은 폴리실리콘을 포함한다.
도 1g를 참조하면, 추가적인 유전층(42)이 형성되고, 그런 다음, 에칭백된다. 다시, 에칭백 단계에서, 트렌치(28) 내의 유전층(42)의 일부분이 남게 되고, 트렌치(28) 외부의 유전층(42)의 일부분이 제거된다. 유전층(42)은 전계판(40) 위에 있다. 유전층(42)은 일부 예시적인 실시예에서 실리콘 산화물로부터 형성될 수 있다. 다음으로, 도 1h를 참조하면, 하드 마스크층(32 및 26)은 예를 들면 희석된 HF 용액을 이용해서 제거된다. 하지만, 패드 산화물층(24), 산화물층(30)과, 유전층(38과 42)은 에칭되지 않는다. 트렌치(28)로부터 하드 마스크층(32)을 제거하기 때문에, 트렌치(28)는 횡으로 확장되고, 패드 산화물층(24), 산화물층(30)과, 유전층(42)이 노출된다.
다음으로, 도 1h에서 또한 도시된 바와 같이, 추가적인 전도 물질이 트렌치(28) 안으로 채워지고, 그런 다음, 에칭백된다. 에칭백 단계에서, 트렌치(28) 내의 전도 물질의 일부분이 남겨지고, 트렌치(28) 외부의 전도 물질의 일부분이 제거된다. 전도 물질의 남겨진 부분은 유전층(42)에 의해 전계판(40)으로부터 분리되는 메인 게이트(44)를 형성한다.
후속 단계들에서, 도 1i에 도시된 바와 같이, 에피택시층(22)의 상단층 내에서 p-본체를 형성하도록 주입이 수행된다. p-본체(46)는 메인 게이트(44)의 반대쪽상에 형성된다. p-본체(46)는 붕소, 인듐 등과 같은 p형 불순물을 포함한다. p-본체(46)의 하단(46A)은 메인 게이트(44)의 하단 표면(44A)보다 낮고, NDD 영역(36)의 하단 표면(36A)보다 높다. 따라서, p-본체(46)는 각각의 NDD 영역(36)과 접촉한다. 일부 실시예에서, p-본체(46)는 약 1015/cm3에서 약 1018/cm3 사이의 p형 불순물 농도를 가진다. 고농도 도핑된 n형 영역(48)을 형성하도록 추가적인 주입이 수행되며, 이러한 영역은 예를 들면, 약 1019/cm3 에서 약 1021/cm3 사이의 n형 불순물 농도를 가질 수 있다. p-본체(46)는 메인 게이트(44)와 수평이 되는 상부(46B)와, NDD 영역(36)과 수평이 되고, 이러한 NDD 영역(36)에 접촉하는 하부(46C)를 포함한다.
다음으로, 도 1j를 참조하면, 층간 유전체(Inter-Layer Dielectric; ILD)(50)는 도 1i에 도시된 구조 위에 형성되고, 메인 게이트(44) 위에 형성된다. ILD(50)는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), TEOS(Tetraethyl Orthosilicate) 산화물 등을 포함할 수 있다. ILD(50)는 블랭킷층으로서 형성될 수 있다. 그런 다음, 접촉 개구{도 1j에서 소스 영역(54)으로 채워짐}는 ILD(50)와, 고농도 도핑된 n형 영역(48)의 일부 부분을 에칭함으로써 형성된다. 접촉 개구의 형성 이후에, 고농도 도핑된 n형 영역(48)의 측벽이 노출되고, p-본체(46)의 상단면이 또한 노출된다.
다음으로, 도 1j에서 또한 도시된 바와 같이, p형 불순물을 접촉 개구 안으로, 그리고 p-본체(46) 안으로 도핑하도록 주입이 수행되어, 고농도 도핑된 p형 영역(52)이 p-본체(46)의 표면 영역 내에 형성된다. 고농도 도핑된 p형 영역(52)은 p-본체(46)의 픽업(pickup) 영역으로서 작용한다. 다음으로, 전도 물질은 소스 영역(54)을 형성하도록 증착된다. 또한, 전도 물질은 드레인 영역(56)을 형성하도록 고농도 도핑된 반도체 영역(20)상에 증착된다. 소스 영역(54)과 드레인 영역(56)은 각각의 웨이퍼/다이의 반대쪽 표면상에 또한 증착될 수 있다. 일부 실시예에서, 소스 영역(54)과 드레인 영역(56)은 알루미늄, 구리, 텅스턴, 니켈 등과 같은 금속 또는 금속합금으로부터 형성된다. 따라서, 전력 MOSFET(60)가 형성된다. 메인 게이트(44)와 전계판(40)으로의 전기 연결은 접촉 플러그를 형성함으로써 형성될 수 있으며, 이러한 접촉 플러그는 도 1j에서 도시된 평면에 있지 않으므로, 도시되지 않는다. 일부 실시예에서, 전계판(40)은 소스 영역(54)에 전기적으로 연결되고, 이러한 영역과 동일한 전압이 인가된다. 대안적인 실시에에서, 전계판(40)은 소스 영역(54)으로부터 연결 해제되고, 소스 영역(54)의 전압으로부터 분리된 전압으로 인가된다.
전력 MOSFET(60)의 온-전류는, 소스 영역(54), 고농도 도핑된 n형 영역(48), p형 본체(46) 내의 채널 영역(46'), NDD 영역(36), 에피택시 영역(22)과, 반도체 영역(20)을 통과해서 드레인 영역(56)에 도달하는 곡선(61)을 이용해서 개략적으로 예증된다.
메인 게이트(44)와 NDD 영역(36)은 중첩된 부분이 있으며, 중첩된 면적의 폭은 NDD 영역(36)의 두께 T3에 의해 영향을 받는다. 중첩 폭과 중첩 폭 변이는 모두 작다. 따라서, NDD 영역(36)이 전력 MOSFET(60)의 드레인 영역의 일부분을 형성하므로, 게이트에서 드레인으로의(gate-to-drain) 커패시턴스가 작다. 중첩 폭은 도 1e 내지 1h에서 도시된 단계들에서 형성된 다양한 특징부의 깊이에서의 공정 변이에 의해 실질적으로 영향을 받지 않는다.
도 2a 및 2b는 대안적인 실시예에 따라 전력 MOSFET의 형성시의 중간 단계들의 단면도를 예증한다. 다르게 지정되지 않으면, 이러한 실시예와 도 3a 내지 3h에서 도시된 실시예의 구성요소의 물질 및 형성 방법은 도 1a 내지 1j에 도시된 실시예에서 유사한 참조 번호에 의해 표시되는, 유사한 구성요소와 실질적으로 동일하다. 따라서, 도 2a 내지 3h에 도시된 유사한 컴포넌트들의 세부사항은 도 1a 내지 1j에 도시된 실시예의 논의에서 발견될 수 있다.
이러한 실시예의 초기 단계는 도 1a 내지 1c에 도시된 것과 본질적으로 동일하다. 다음으로, 도 2a에 도시된 바와 같이, 하드 마스크층(32)의 하단부를 제거하고, 트렌치(28)를 에피택시층(22)으로 연장하도록 에칭 단계가 수행된다. 에칭은 이방성일 수 있고, 잔여 하드 마스크층(32)은 에칭 마스크로서 이용되어, 트렌치(28)의 에지 부분을 덮고, 트렌치(28)의 중앙 영역을 덮여지지 않은 채로 남게 한다. 다음으로, 도 2b에 도시된 바와 같이, NDD 영역(36)은 경사 주입(34)에 의해 형성된다. 일부 실시예에서, NDD 영역(36)을 형성하도록, 마스크 영역(37)이 트렌치(28)의 하단에 형성될 수 있어서, NDD 영역(36)의 하단 표면이 트렌치(28)의 하단보다 높게 된다. 그런 다음, 마스크 영역(37)이 제거된다. 대안적인 실시예에서, 마스크 영역(37)이 형성되지 않고, 적절한 주입 각도가 이용되어, NDD 영역(36)의 하단 표면이 트렌치(28)의 하단보다 높게 된다. NDD 영역(36)은 하드 마스크층(32)에 자가 정렬된다(self-aligned). 이러한 실시예에서의 후속 단계들은 도 1f 내지 1j에 도시된 것과 본질적으로 동일하고, 여기에서 반복되지 않는다.
도 3a 내지 3h는 대안적인 실시예에 따라 트렌치 전력 MOSFET의 형성시의 중간 단계들의 단면도를 예증한다. 이러한 실시예의 초기 단계는 도 1a와 1b에 도시된 것과 본질적으로 동일하다. 다음으로, 도 3a에 도시된 바와 같이, 전도층(62)이 형성된다. 일부 실시예에서, 비록 금속, 금속 합금, 금속 규화물 등과 같은 다른 전도 물질이 또한 이용될 수 있지만, 전도층(62)은 폴리실리콘으로부터 형성되고, 이하 설명에서 폴리실리콘층(62)으로 지칭된다.
도 3b를 참조하면,폴리실리콘층(62)이 에칭된다. 폴리실리콘층(62)의 수평 부분이 제거되고, 폴리실리콘층(62)의 일부 수직 부분은 트렌치(28) 내에 남겨진다. 다음으로, 폴리실리콘층(62)의 잔여 부분은 산화물층(30)과, 에피택시층(22)의 하부 부분을 에칭하도록 마스크로서 이용된다. 따라서, 트렌치(28)는 에피택시층(22) 안으로 연장된다.
도 3c를 참조하면, NDD 영역(36)은 n형 불순물의 경사 주입을 통해 형성된다. 일부 실시예에서, NDD 영역(36)을 형성하도록, 마스크 영역(37)이 트렌치(28)의 하단에 형성될 수 있어서, NDD 영역(36)의 하단 표면이 트렌치(28)의 하단보다 높게 된다. 대안적인 실시예에서, 마스크 영역(37)이 형성되지 않고, 적절한 주입 각도가 이용되어, NDD 영역(36)의 하단 표면이 트렌치(28)의 하단보다 높게 된다. NDD 영역(36)은 하드 마스크층(32)에 자가 정렬된다(self-aligned). 폴리실리콘층(62)의 잔여 부분이 NDD 영역(36)과 중첩된다는 것이 관찰되고, 중첩 폭은 폴리실리콘층(62)의 두께 T5와 NDD 영역(36)의 두께 T3 중 더 작은 두께와 근접하다. 도 3d에서, 트렌치(28)의 하단에서 전계판(40)의 형성에 의해 후속되어, 유전층(38)이 형성된다. 전계판(40)의 형성은 증착 단계와 에칭백 단계를 포함한다. 도 3e에서, 유전층(38)은 에칭백되고, 유전층(42)은 전계판(40)을 덮도록 형성된다.
다음으로, 도 3f에서, 유전층(42)이 에칭백되어, 트렌치(28)의 측벽상에 유전층(42)의 수직 부분과 트렌치(28) 외부에 있는 유전층(42)의 부분이 제거되는 한편, 전계판(40) 위의 부분은 에칭되지 않은 채로 남겨진다. 그런 다음, 전도 물질이 증착되고, 그 후에 에칭백된다. 트렌치(28) 내의 전도 물질의 부분은 메인 게이트(44)를 형성하도록 폴리실리콘층(62)의 잔여 부분과 병합된다. 일부 실시예에서, 전도 물질은 폴리실리콘을 포함한다. 메인 게이트(44)의 두 부분이 상이한 시간에 형성되므로, 가시적인(visible) 계면(44C)이 메인 게이트(44) 내에 존재할 수 있다. 도 3g는 하드 마스크층(26)의 제거를 예증한다. 도 3h는 p-본체(46), 고농도 도핑된 n형 영역(48), ILD(50), 고농도 도핑된 p형 영역(52), 소스 영역(54), 및 드레인 영역(56)의 형성을 예증한다. 공정 세부사항은 여기서 반복되지 않는다.
비록 도 1a 내지 3h에 도시된 실시예가 n형 전력 MOSFET를 형성하는 방법을 제공하지만, 이러한 가르침은 각각의 영역들(20,22, 36, 46, 48, 및 52)의 전도 유형이 반전된 p형 전력 MOSFET의 형성을 위해 쉽게 이용가능하다.
실시예에 따라, 소자는 제1 전도 유형의 반도체 영역과, 반도체 영역 안으로 연장하는 트렌치와, 트렌치 내의 전계판을 포함하고, 전계판은 전도성이다. 제1 유전층은 반도체 영역으로부터 전계판의 하단 및 측벽을 분리시킨다. 메인 게이트는 트렌치 내에 배치되고, 전계판과 중첩된다. 제2 유전층은 메인 게이트와 전계판 사이에 배치되고, 이러한 메인 게이트와 전계판을 서로 분리시킨다. 제1 전도 유형의 도핑된 드레인(Doped Drain; DD) 영역은 제2 유전층 아래에 있고, 메인 게이트의 에지 부분은 DD 영역과 중첩된다. 본체 영역은 메인 게이트의 일부분과 동일 레벨에 있는 제1 부분과, DD 영역과 동일 레벨에 있고, 이러한 DD 영역에 접촉하는 제2 부분을 포함하고, 본체 영역은 제1 전도 유형과 반대되는 제2 전도 유형이다.
다른 실시예에 따라, 소자는 본질적으로 p형 및 n형으로 이루어진 그룹으로부터 선택된 제1 전도 유형의 반도체 영역과, 반도체 영역의 상단면으로부터 반도체 영역 안으로 연장되는 트렌치를 포함한다. 제1 유전층은 트렌치의 하단과 측벽에 배치된다. 전계판은 제1 유전층에 접촉하는 하단 및 측벽을 포함하고, 전계판은 전도성이다. 메인 게이트는 트렌치 내에 배치되고, 전계판과 중첩된다. 제2 유전층은 메인 게이트와 전계판 사이에 배치되고, 이러한 메인 게이트와 전계판을 서로 분리시킨다. 제1 전도 유형의 DD 영역은 제2 유전층에 접촉하는 상단면과, 제1 유전층에 접촉하는 측벽을 포함한다. DD 영역은 반도체 영역의 불순물보다 높은 불순물 농도를 가진다.
다른 실시예에 따라, 방법은 제1 전도 유형의 에피택시 반도체 영역을 에피택샬하게 성장시키는 단계, 에피택시 반도체 영역 내에 제1 트렌치를 형성하는 단계와, 트렌치 안으로 연장되고, 트렌치의 에지 부분을 덮는 주입 마스크를 형성하는 단계를 포함한다. 경사 주입은 에피택시 반도체 영역 내에 DD 영역을 형성하도록 수행되고, DD 영역은 주입 마스크에 의해 중첩되는 부분을 포함하고, DD 영역은 제1 전도 유형이다. 에피택시 반도체 영역은 에피택시 반도체 영역 안으로 연장하도록 에칭되고, 에칭 단계는 에칭 마스크로서 주입 마스크를 이용해서 수행된다. 에칭 단계 이후에, 제1 유전층은 트렌치의 하단과 측벽을 라이닝(lining)하면서 형성된다. 전계판은 트렌치 내에, 그리고 제1 유전층 위에 형성되고, 전계판은 제1 유전층에 접촉하는 하단 및 측벽을 포함한다. 제2 유전층은 전계판 위에 형성된다. 메인 게이트는 트렌치 내에, 그리고 제2 유전층 위에 형성된다.
본 발명의 실시예 및 이에 관한 이점을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 실시예의 정신 및 범위로부터 이탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 명세서에서 설명된 공정, 기계, 제조와, 물질, 수단, 방법과 단계의 특정 실시예에 제한되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 기계, 제조, 물질, 수단, 방법, 또는 단계의 조합이 본 발명의 개시(disclosure)로부터 활용될 수 있다는 것을 본 발명개시로부터 쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각 청구항은 분리된 실시예를 구성하고, 다양한 청구항과 실시예의 조합은 본 발명의 개시의 범위 내에 있다.

Claims (10)

  1. 제1 전도 유형의 반도체 영역;
    상기 반도체 영역으로 연장되는 트렌치;
    상기 트렌치 내의 전도성의 전계판;
    상기 전계판의 바닥 및 측벽들을 상기 반도체 영역으로부터 분리시키는 제1 유전체층;
    상기 트렌치 내에 배치되고, 상기 전계판과 중첩하는(overlapping) 메인 게이트(main gate);
    상기 메인 게이트와 상기 전계판 사이에 배치되고, 상기 메인 게이트와 상기 전계판을 서로 분리시키는 제2 유전체층;
    상기 제2 유전체층 아래에 배치된 상기 제1 전도 유형의 도핑된 드레인(Doped Drain; DD) 영역 - 상기 메인 게이트의 바닥면의 에지 부분은 상기 DD 영역과 중첩함 -; 및
    상기 메인 게이트의 일부분과 동일 레벨에 있는 제1 부분과, 상기 DD 영역과 동일 레벨에 있고 상기 DD 영역과 접촉하는 제2 부분을 포함하는 본체(body) 영역 - 상기 본체 영역은 상기 제1 전도 유형과 반대의 제2 전도 유형임 - 을
    포함하는 소자.
  2. 제1항에 있어서, 상기 메인 게이트, 상기 DD 영역 및 상기 본체 영역은 전력 금속-산화막-반도체 전계 효과 트랜지스터(metal-oxide-Semiconductor Field Effect Transistor; MOSFET)를 형성하고, 상기 전력 MOSFET는 상기 본체 영역 위의 소스 및 상기 반도체 영역 아래의 드레인을 포함하는 것인 소자.
  3. 제1항에 있어서, 상기 메인 게이트는 상기 DD 영역과 상기 제1 유전체층 사이의 계면에 정렬된 구별 가능한 수직 계면을 포함하는 것인 소자.
  4. 제1항에 있어서, 상기 DD 영역은 상기 전계판의 바닥면보다 높은 바닥면을 갖는 것인 소자.
  5. p형 및 n형으로 구성된 그룹으로부터 선택된 제1 전도 유형의 반도체 영역;
    상기 반도체 영역의 상면으로부터 상기 반도체 영역으로 연장되는 트렌치;
    상기 트렌치의 바닥 및 측벽들을 라이닝(lining)하는 제1 유전체층;
    상기 제1 유전체층과 접촉하는 바닥 및 측벽들을 포함하며, 전도성인 전계판;
    상기 트렌치 내에 배치되고 상기 전계판과 중첩하는 메인 게이트;
    상기 메인 게이트와 상기 전계판 사이에 배치되고, 상기 메인 게이트와 상기 전계판을 서로 분리시키는 제2 유전체층; 및
    상기 제1 전도 유형의 도핑된 드레인(Doped Drain; DD) 영역 - 상기 DD 영역은 상기 제2 유전체층과 접촉하는 상면과, 상기 제1 유전체층과 접촉하는 측벽을 포함하고, 상기 DD 영역은 상기 반도체 영역의 불순물 농도보다 높은 불순물 농도를 가짐 - 을 포함하며,
    상기 메인 게이트의 바닥면의 에지 부분은 상기 DD 영역과 중첩하는 것인 소자.
  6. 제5항에 있어서, 상기 메인 게이트의 일부분과 동일 레벨에 있는 제1 부분 및 상기 DD 영역과 동일 레벨에 있고 상기 DD 영역과 접촉하는 제2 부분을 포함하는 본체 영역을 더 포함하고, 상기 본체 영역은 상기 제1 전도 유형과 반대의 제2 전도 유형인 것인 소자.
  7. 제1 전도 유형의 에피택시(epitaxy) 반도체 영역을 에피택셜하게 성장시키는 단계;
    상기 에피택시 반도체 영역 내에 제1 트렌치를 형성하는 단계;
    상기 트렌치로 연장하고, 상기 트렌치의 에지 부분들을 덮는 주입 마스크를 형성하는 단계;
    상기 에피택시 반도체 영역 내에 도핑된 드레인(Doped Drain; DD) 영역 - 상기 DD 영역은 상기 주입 마스크에 의해 중첩되는 제1 부분들을 포함하고, 상기 DD 영역은 제1 전도 유형임 - 을 형성하도록 경사(tilt) 주입을 수행하는 단계;
    상기 트렌치를 상기 에피택시 반도체 영역의 더 아래로 연장하도록 상기 에피택시 반도체 영역을 에칭하는 단계 - 상기 에칭하는 단계는 에칭 마스크로서 상기 주입 마스크를 이용해서 수행됨 -;
    상기 에칭하는 단계 이후에, 상기 트렌치의 바닥 및 측벽들을 라이닝하는 제1 유전체층을 형성하는 단계;
    상기 트렌치 내에 그리고 상기 제1 유전체층 위에 전계판 - 상기 전계판은 상기 제1 유전체층에 접촉하는 바닥 및 측벽들을 포함함 - 을 형성하는 단계;
    상기 전계판 위에 제2 유전체층을 형성하는 단계; 및
    상기 트렌치 내에 그리고 상기 제2 유전체층 위에 메인 게이트를 형성하는 단계를 포함하고, 상기 메인 게이트의 바닥면의 에지 부분은 상기 DD 영역과 중첩하는 것인 방법.
  8. 제7항에 있어서, 상기 제1 전도 유형과 반대의 제2 전도 유형의 본체 영역을 형성하도록 상기 에피택시 영역의 상부 부분을 주입하는 단계를 더 포함하고, 상기 본체 영역은 상기 메인 게이트의 일부분과 동일 선상에 있는 일부분을 포함하고, 상기 본체 영역은 상기 DD 영역에 연결되는(join) 것인 방법.
  9. 제7항에 있어서,
    상기 에피택시 반도체 영역 위에 소스 영역을 형성하는 단계; 및
    상기 에피택시 반도체 영역 아래에 드레인 영역을 형성하는 단계를
    더 포함하고,
    상기 소스 영역, 상기 드레인 영역, 상기 DD 영역, 상기 전계판, 및 상기 메인 게이트는 전력 금속-산화막-반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor; MOSFET)를 형성하는 것인 방법.
  10. 제1 전도 유형의 에피택시(epitaxy) 반도체 영역을 에피택셜하게 성장시키는 단계;
    상기 에피택시 반도체 영역 내에 제1 트렌치를 형성하는 단계;
    상기 트렌치로 연장하고, 상기 트렌치의 에지 부분들을 덮는 주입 마스크를 형성하는 단계;
    상기 에피택시 반도체 영역 내에 도핑된 드레인(Doped Drain; DD) 영역 - 상기 DD 영역은 상기 주입 마스크에 의해 중첩되는 제1 부분들을 포함하고, 상기 DD 영역은 제1 전도 유형임 - 을 형성하도록 경사(tilt) 주입을 수행하는 단계;
    상기 트렌치를 상기 에피택시 반도체 영역의 더 아래로 연장하도록 상기 에피택시 반도체 영역을 에칭하는 단계 - 상기 에칭하는 단계는 에칭 마스크로서 상기 주입 마스크를 이용해서 수행됨 -;
    상기 에칭하는 단계 이후에, 상기 트렌치의 바닥 및 측벽들을 라이닝하는 제1 유전체층을 형성하는 단계;
    상기 트렌치 내에 그리고 상기 제1 유전체층 위에 전계판 - 상기 전계판은 상기 제1 유전체층에 접촉하는 바닥 및 측벽들을 포함함 - 을 형성하는 단계;
    상기 전계판 위에 제2 유전체층을 형성하는 단계; 및
    상기 트렌치 내에 그리고 상기 제2 유전체층 위에 메인 게이트를 형성하는 단계를 포함하고,
    상기 주입 마스크는 전도성 물질을 포함하며, 상기 메인 게이트를 형성하는 단계 이후에, 상기 주입 마스크는 상기 메인 게이트의 일부분을 형성하는 것인 방법.
KR1020120117382A 2012-06-01 2012-10-22 트렌치 전력 ｍｏｓｆｅｔ KR101430822B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/486,681 2012-06-01
US13/486,681 US8896060B2 (en) 2012-06-01 2012-06-01 Trench power MOSFET

Publications (2)

Publication Number Publication Date
KR20130135710A KR20130135710A (ko) 2013-12-11
KR101430822B1 true KR101430822B1 (ko) 2014-08-18

Family

ID=49669175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120117382A KR101430822B1 (ko) 2012-06-01 2012-10-22 트렌치 전력 ｍｏｓｆｅｔ

Country Status (3)

Country Link
US (5) US8896060B2 (ko)
KR (1) KR101430822B1 (ko)
CN (1) CN103456791B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969955B2 (en) 2012-06-01 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFET and methods for forming the same
US8896060B2 (en) 2012-06-01 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Trench power MOSFET
JP2016152255A (ja) * 2015-02-16 2016-08-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6514567B2 (ja) * 2015-05-15 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI615889B (zh) * 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
TWI577010B (zh) 2016-05-18 2017-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體
TWI643253B (zh) * 2016-05-18 2018-12-01 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600911B2 (en) 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600879B2 (en) 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
US11289596B2 (en) * 2019-02-25 2022-03-29 Maxpower Semiconductor, Inc. Split gate power device and its method of fabrication
CN109888003A (zh) * 2019-03-12 2019-06-14 电子科技大学 一种分离栅增强的功率mos器件
US11387348B2 (en) 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
TWI746007B (zh) * 2020-06-12 2021-11-11 新唐科技股份有限公司 功率元件
US11677011B2 (en) * 2020-12-18 2023-06-13 Omnivision Technologies, Inc. Fabrication process of vertical-channel, silicon, field-effect transistors
CN114420565A (zh) * 2022-03-28 2022-04-29 深圳市美浦森半导体有限公司 增强型分离栅沟槽mos器件及其制造方法
CN114420564A (zh) * 2022-03-28 2022-04-29 深圳市美浦森半导体有限公司 一种分离栅沟槽mos器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050001268A1 (en) 2000-06-23 2005-01-06 Baliga Bantval Jayant Power semiconductor devices having linear transfer characteristics when regions therein are in velocity saturation modes and methods of forming and operating same
KR20080015863A (ko) * 2005-05-26 2008-02-20 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계 효과 트랜지스터 및 그 형성 방법
US20080258213A1 (en) 2005-06-10 2008-10-23 Hamza Yilmaz Shielded Gate Field Effect Transistor
US8482061B2 (en) * 2010-06-10 2013-07-09 Fuji Electric Co., Ltd. Semiconductor device and the method of manufacturing the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243356A (ja) 1999-02-23 2000-09-08 Hamamatsu Photonics Kk ホローカソードランプ
CN1163973C (zh) 1999-03-01 2004-08-25 通用半导体公司 沟槽式双扩散金属氧化物半导体器件及其制造方法
US6812526B2 (en) 2000-03-01 2004-11-02 General Semiconductor, Inc. Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface
JP3772066B2 (ja) 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
EP1514300A1 (en) * 2002-05-31 2005-03-16 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of manufacturing
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7427795B2 (en) 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
JP2006128506A (ja) 2004-10-29 2006-05-18 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
DE112006000832B4 (de) * 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
US7361561B2 (en) * 2005-06-24 2008-04-22 Freescale Semiconductor, Inc. Method of making a metal gate semiconductor device
US7348256B2 (en) * 2005-07-25 2008-03-25 Atmel Corporation Methods of forming reduced electric field DMOS using self-aligned trench isolation
DE102006013203B3 (de) 2006-03-22 2008-01-10 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung
US20070262395A1 (en) * 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US7747445B2 (en) 2006-07-12 2010-06-29 Nuance Communications, Inc. Distinguishing among different types of abstractions consisting of plurality of commands specified by particular sequencing and or timing or no timing and sequencing using voice commands
KR100808376B1 (ko) 2006-08-30 2008-03-03 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7812459B2 (en) 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
JP5634001B2 (ja) 2007-03-28 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
JP5767430B2 (ja) * 2007-08-10 2015-08-19 ローム株式会社 半導体装置および半導体装置の製造方法
US8278731B2 (en) 2007-11-20 2012-10-02 Denso Corporation Semiconductor device having SOI substrate and method for manufacturing the same
WO2009154882A2 (en) * 2008-06-20 2009-12-23 Maxpower Semiconductor Inc. Semiconductor power switches having trench gates
US8237195B2 (en) * 2008-09-29 2012-08-07 Fairchild Semiconductor Corporation Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
US9293577B2 (en) 2010-03-30 2016-03-22 Volterra Semiconductor LLC LDMOS with no reverse recovery
US8304825B2 (en) 2010-09-22 2012-11-06 Monolithic Power Systems, Inc. Vertical discrete devices with trench contacts and associated methods of manufacturing
US8471331B2 (en) * 2011-08-15 2013-06-25 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device with source-substrate connection and structure
US8525354B2 (en) 2011-10-13 2013-09-03 United Microelectronics Corporation Bond pad structure and fabricating method thereof
US8969955B2 (en) 2012-06-01 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFET and methods for forming the same
US8896060B2 (en) 2012-06-01 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Trench power MOSFET

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050001268A1 (en) 2000-06-23 2005-01-06 Baliga Bantval Jayant Power semiconductor devices having linear transfer characteristics when regions therein are in velocity saturation modes and methods of forming and operating same
KR20080015863A (ko) * 2005-05-26 2008-02-20 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계 효과 트랜지스터 및 그 형성 방법
US20080258213A1 (en) 2005-06-10 2008-10-23 Hamza Yilmaz Shielded Gate Field Effect Transistor
US8482061B2 (en) * 2010-06-10 2013-07-09 Fuji Electric Co., Ltd. Semiconductor device and the method of manufacturing the same

Also Published As

Publication number Publication date
US20150044837A1 (en) 2015-02-12
US20160027900A1 (en) 2016-01-28
US9412844B2 (en) 2016-08-09
US10109732B2 (en) 2018-10-23
US20190051745A1 (en) 2019-02-14
CN103456791A (zh) 2013-12-18
US20160351691A1 (en) 2016-12-01
US20130320435A1 (en) 2013-12-05
US8896060B2 (en) 2014-11-25
CN103456791B (zh) 2016-11-16
KR20130135710A (ko) 2013-12-11
US10510880B2 (en) 2019-12-17
US9171931B2 (en) 2015-10-27

Similar Documents

Publication Publication Date Title
KR101430822B1 (ko) 트렌치 전력 ｍｏｓｆｅｔ
US7750398B2 (en) Trench MOSFET with trench termination and manufacture thereof
US10141421B2 (en) Vertical power MOSFET and methods of forming the same
US9892974B2 (en) Vertical power MOSFET and methods of forming the same
TWI648789B (zh) 複合屏蔽自對準的溝槽mosfet及其製備方法
US10636883B2 (en) Semiconductor device including a gate trench and a source trench
US8164139B2 (en) MOSFET structure with guard ring
KR101832334B1 (ko) 반도체소자 및 그 제조방법
US9178041B2 (en) Power MOSFET and methods for forming the same
US8492221B2 (en) Method for fabricating power semiconductor device with super junction structure
TWI469193B (zh) 高密度溝槽式功率半導體結構與其製造方法
KR101469343B1 (ko) 수직 파워 ｍｏｓｆｅｔ 및 그 제조 방법
US20130307064A1 (en) Power transistor device and fabricating method thereof
US9818859B2 (en) Quasi-vertical power MOSFET and methods of forming the same
CN105981144B (zh) 终止结构及其制作方法
US9269895B2 (en) Semiconductor device and fabrication method thereof
US8008729B2 (en) Integrated circuit with a contact structure including a portion arranged in a cavity of a semiconductor structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170727

Year of fee payment: 4