JP5634001B2 - 半導体装置の製造方法 - Google Patents
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Description
しかし、前記セルトランジスタに溝型トランジスタを採用した場合のN領域形成方法は、溝とゲートパターンの目合わせ位置ズレが生じることがあることから、ゲートエッジに対してセルフアライメント手法でエクステンション領域を形成するよりも、ゲート材料を成膜後、そのゲート材料膜上からイオン注入して形成する方が好ましいと考えられる。この場合、同一のフォトリソグラフィ工程で溝型トランジスタのチャネル領域へのイオン注入も可能な利点があると考えられる。
その後、前記溝部113の内部側を含む半導体基板101表面に一般的な酸化法などによりゲート絶縁膜110が形成され、更にその上にゲート材料層111がCVD成膜法などにより形成されている。なお、前記溝部113の内部は、ゲート絶縁膜110を介してゲート材料層111が充填された状態になる。
この状態から図3に示す如くセル領域106を除いた領域をフォトレジスト膜117で覆い隠した後、セル領域106に対して基板上から矢印Aに示す如くイオン注入することにより、素子分離領域102、103の間の領域において前記溝部113の両側部分にN型の拡散層118が形成される。
この後、図示していないが、ゲート側壁にサイドウォールを形成し、セルトランジスタ以外のNMOSのソースドレインにN+拡散層を形成することが、一般的である。
図3〜図5に示す工程によれば、セル領域106と高耐圧のNMOS領域107のエクステンション領域を同一工程で形成することが、不可能になるため、図5に示すような高耐圧NMOS領域107のエクステンション領域すなわちN−拡散層129形成のためのフォトリソグラフィ工程が別途必要となり、製造コストが高くなるという不具合があった。
また、先に説明した特許文献1〜3に記載された技術を適用しても、先の図3〜図5を基に説明した製造工程の簡略化には寄与しない問題がある。
本発明は、前記溝型セルトランジスタ領域と前記高耐圧トランジスタ領域にエクステンション領域を形成した後、前記ゲート絶縁膜と前記ゲート材料層をパターニングして目的の形状とすることを特徴とする。
図1と図2は、本発明に係る半導体装置の製造方法を説明するための図である。ここでは、DRAMを例にとって説明する。まず、P型半導体基板1の表面にSTI(Shallow Trench Isolation)法などにより、例えば深さ250nmの素子分離層2、3、4、5を形成する。なお、図中左からセルトランジスタ領域6、高耐圧トランジスタ領域(高耐圧NMOS領域)7、通常耐圧トランジスタ領域(通常NMOS領域)8を示す。また、簡略化のため、セルトランジスタ領域と高耐圧NMOS領域と高耐圧ではない通常NMOS領域にある各々一つのトランジスタを隣接させて図示するが、一般的に存在すると考えられるPMOS領域や、通常は一方のセルトランジスタと対となって記載されるもう片方のセルトランジスタなどは、図示しない。
この後、溝型セルトランジスタ領域6に例えば深さ200nmの溝型セル形成のための溝10を形成する。次にトランジスタ領域7、8の基板表面に適宜チャネル注入を行った後、熱酸化法などに方法により半導体基板1の表面部分にゲート絶縁膜13を形成する。なお、溝10の内面部分にもゲート絶縁膜13を形成する。
この後、セルトランジスタ領域6に例えば深さ200nmの溝型セルトランジスタ形成のための溝10をフォトリソグラフィ技術およびドライエッチング技術などを用いて形成する。次にトランジスタ領域7、8の基板表面に適宜チャネル注入を行った後、熱酸化法などに方法により溝10の内面部分を含む半導体基板1の表面部分にゲート絶縁膜13を形成する。
次いで、ゲート絶縁膜13上に、例えば、厚さ100nm、濃度2×1020/cm3のリンドープポリシリコンからなるゲート材料層14を成膜する。ここでゲート材料層14は溝10の内部も埋めるように形成する。
この後、フォトリソグラフィ技術を用いて通常耐圧トランジスタ領域8の全体と高耐圧トランジスタ領域7のチャネル領域15のみをフォトレジスト層16で覆う。換言すると、少なくとも溝型セルトランジスタ領域6と高耐圧トランジスタ領域7のエクステンション領域となるべき部分(エクステンション領域形成部)を除いた領域にフォトレジスト層16を形成する。なお、図1では溝型セルトランジスタ領域6の全体と、高耐圧トランジスタ領域7のチャネル領域15を除いた部分の全体を開放し、その他の部分をフォトレジスト層16で覆っているが、フォトレジスト層16で覆うことなく開放しておくのは、溝型セルトランジスタ領域6のうち、溝型セルトランジスタのエクステンション領域形成部と、高耐圧トランジスタ領域のエクステンション領域形成部であるので、これらの部分以外を全てフォトレジスト層で覆っても良い。図1ではこの概念の中において、通常耐圧トランジスタ領域8の全体と高耐圧トランジスタ領域7のチャネル領域15のみをフォトレジスト層16で覆った例を示している。
なお、本実施形態において前記のボロン注入は、高耐圧トランジスタ領域7では、P型半導体基板1の不純物濃度を濃くする方向のみに作用するので、半導体基板1には特に影響を与えない。この状態を図1中の符号19に示す。
図6に示す半導体装置の一例構造において、先の実施形態で説明した構成要素と同じ要素には同一の符号を付して説明を簡略化する。
この例の構造において、半導体基板1上に形成されているゲート電極14a、14b、14cを覆って第1の層間絶縁膜31が形成され、その上に第2の層間絶縁膜32と第3の層間絶縁膜33が積層されるとともに、ゲート電極14aのエクステンション領域17、17に第1の層間絶縁膜31を上下に貫通するコンタクトプラグ34、35が形成され、一方のコンタクトプラグ34が第2の層間絶縁膜上に形成されたビット配線などの配線部36に延長接続され、他方のコンタクトプラグ35が第3の層間絶縁膜33上に設けられている容量部37に延長接続されている。この例の構造において容量部37は、例えば、下部電極38と容量絶縁膜39と上部電極40からなるキャパシタ構造とされている。
また、前記ゲート電極14bのエクステンション領域18、18は、第1と第2の層間絶縁膜31、32を貫通したコンタクトプラグ41、42により第2の層間絶縁膜32上に形成された配線部45、46に接続され、前記ゲート電極14cのエクステンション領域21、21は、第1と第2の層間絶縁膜31、32を貫通したコンタクトプラグ47、48により第2の層間絶縁膜32上に形成された配線部49、50に接続されている。
この一例構造の半導体装置にあっては、ビット配線となる配線部36の電位と、ワード配線の一部となるゲート電極の電位の上下に応じて変化する容量部37の電荷量に応じてメモリ動作を行うことができるように構成されている。
Claims (3)
- 半導体基板に溝型トランジスタと高耐圧トランジスタと通常耐圧トランジスタを設けてなる半導体装置の製造方法において、半導体基板表面に素子分離層を設け、次いで前記溝型トランジスタ領域に溝を形成し、その後に前記溝内を含む半導体基板上にゲート絶縁膜とゲート材料層を形成した後、前記溝型トランジスタ領域のエクステンション領域形成部の前記ゲート材料層と前記高耐圧トランジスタ領域のエクステンション領域形成部の前記ゲート材料層を露出させたフォトレジスト層を前記半導体基板上に形成し、前記溝型トランジスタ領域の半導体基板表面と前記高耐圧トランジスタ領域の半導体基板表面にイオン注入を行って各領域のエクステンション領域を形成した後、ゲート材料層を所望のパターンにパターニングし各々のゲート電極を形成し、前記溝型トランジスタ領域と高耐圧トランジスタ領域とをフォトレジスト層で覆って前記通常耐圧トランジスタ領域に前記ゲート材料層を介してイオン注入を行って該領域のエクステンション領域を形成することを特徴とする半導体装置の製造方法。
- 前記通常耐圧トランジスタ領域と前記高耐圧トランジスタ領域のチャネル部とをフォトレジスト層で覆った後、エクステンション領域形成用のイオン注入を行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記溝型セルトランジスタ領域と前記高耐圧トランジスタ領域にエクステンション領域を形成した後、前記ゲート絶縁膜と前記ゲート材料層をパターニングして目的の形状とすることを特徴とする請求項1または2に記載の半導体装置の製造方法。
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