JP2006310695A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2006310695A JP2006310695A JP2005134276A JP2005134276A JP2006310695A JP 2006310695 A JP2006310695 A JP 2006310695A JP 2005134276 A JP2005134276 A JP 2005134276A JP 2005134276 A JP2005134276 A JP 2005134276A JP 2006310695 A JP2006310695 A JP 2006310695A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- misfet
- film
- region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】 半導体装置の性能を向上させる。
【解決手段】 不揮発性メモリセルのメモリトランジスタのゲート絶縁膜25a用のONO膜を形成し、その上にメモリトランジスタのゲート電極20aを形成し、ゲート電極20aの側面を急速熱酸化により酸化して絶縁膜23を形成する。制御用トランジスタおよび高耐圧用のMISFETのゲート絶縁膜25b,25d用の酸化シリコン膜を熱酸化と該熱酸化後のCVDにより形成してから、この酸化シリコン膜をMISFET形成領域1Bで除去し、その後、熱酸化処理によりMISFET形成領域1Bにゲート絶縁膜25c用の酸化シリコン膜を形成する。ゲート絶縁膜25b,25dの膜厚は、ゲート絶縁膜25cよりも厚い。
【選択図】 図12
【解決手段】 不揮発性メモリセルのメモリトランジスタのゲート絶縁膜25a用のONO膜を形成し、その上にメモリトランジスタのゲート電極20aを形成し、ゲート電極20aの側面を急速熱酸化により酸化して絶縁膜23を形成する。制御用トランジスタおよび高耐圧用のMISFETのゲート絶縁膜25b,25d用の酸化シリコン膜を熱酸化と該熱酸化後のCVDにより形成してから、この酸化シリコン膜をMISFET形成領域1Bで除去し、その後、熱酸化処理によりMISFET形成領域1Bにゲート絶縁膜25c用の酸化シリコン膜を形成する。ゲート絶縁膜25b,25dの膜厚は、ゲート絶縁膜25cよりも厚い。
【選択図】 図12
Description
本発明は、半導体装置の製造方法に関し、特に、MISFETを有する半導体装置の製造方法に適用して有効な技術に関する。
不揮発性メモリのメモリトランジスタのゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜(ONO膜)により形成され、このONO膜上にメモリトランジスタのゲート電極が形成される。不揮発性メモリが形成される半導体基板には、周辺回路を構成する種々のMISFETも形成される。
特開2002−270705号公報(特許文献1)には、ゲート電極とONO膜の側壁にゲート表面保護用のシリコン酸化膜を形成する技術が記載されている。
特開2003−229567号公報(特許文献2)には、ポリサイドゲート構造を有するゲート電極の側壁に窒素中RTA(Rapid Thermal annealing)によりSiN皮膜を形成した後、RTO(Rapid Thermal Oxidation)処理を行う技術が記載されている。
特開2002−151686号公報(特許文献3)には、ポリシリコンと高融点金属または高融点金属シリサイドを積層したゲート電極の下層電極の側面にRTOにより側面酸化膜を形成する技術が記載されている。
特開2002−170950号公報(特許文献4)には、ポリシリコン層およびケイ素タングステン層を備えるゲートパターンの側壁上に急速加熱酸化層(rapid thermal oxide)が形成された技術が記載されている。
特開2000−236093号公報(特許文献5)には、RTOの実施により、ポリサイドゲートのポリシリコン層及びシリコン化タングステン層の側壁に薄い酸化層が設けられた技術が記載されている。
特開2002−270705号公報
特開2003−229567号公報
特開2002−151686号公報
特開2002−170950号公報
特開2000−236093号公報
本発明者の検討によれば、次のことが分かった。
不揮発性メモリのメモリトランジスタのゲート電極は、多結晶シリコン膜をパターニングすることにより形成され、その下部には、ゲート絶縁膜としてONO膜が形成されているが、ゲート電極加工後の種々の酸化工程で、ゲート電極の下面の端部近傍が酸化してしまう。これにより、ONO膜うちの上部側の酸化シリコン膜の膜厚が、ゲート電極の端部近傍で相対的に厚くなり、ゲート電極の下部の酸化シリコン膜(ONO膜のうちの上部側の酸化シリコン膜)の膜厚が不均一化してしまう。
本発明者の検討によれば、メモリトランジスタのゲート電極の加工後の酸化工程のうち、特に、メモリトランジスタのゲート電極の側壁を酸化して保護膜としての酸化シリコン膜を形成する工程や、耐圧が異なる複数種類のMISFETを同じ半導体基板に形成する場合に、高耐圧用のMISFETの比較的厚いゲート絶縁膜を形成する際の酸化工程で、上記のようなゲート電極の下面の端部近傍の酸化が促進されることが分かった。
ゲート電極の端部近傍でONO膜の上部側の酸化シリコン膜が相対的に厚い状態になっていると、そこに印加される電界が相対的に弱くなるため、メモリトランジスタの消去動作を行っても消去が充分には行われず、ゲート電極の端部近傍の下部においてONO膜の窒化シリコン膜と下部側の酸化シリコン膜との界面に、電子が蓄積されていく。このため、書き換え動作を繰り返していくと、この蓄積された電子の影響で、書き換え後の読み出し電流が低下し、不揮発性メモリを有する半導体装置の性能を低下させる可能性がある。
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる第1のMISFETのゲート絶縁膜用の第1絶縁膜を形成し、第1絶縁膜上に第1のMISFETのゲート電極を形成し、熱酸化と該熱酸化後のCVDとにより酸化シリコンからなる第2のMISFETのゲート絶縁膜用の第2絶縁膜を形成し、酸化シリコンからなる第3のMISFETのゲート絶縁膜用の第3絶縁膜を形成するものである。そして、第2のMISFETのゲート絶縁膜の膜厚が第3のMISFETのゲート絶縁膜の膜厚よりも厚い。
また、本発明は、半導体基板上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる第1のMISFETのゲート絶縁膜用の第1絶縁膜を形成し、第1絶縁膜上に第1のMISFETのゲート電極を形成し、該ゲート電極のシリコンの露出部を急速熱酸化処理により酸化し、熱酸化と該熱酸化後のCVDとにより酸化シリコンからなる第2のMISFETのゲート絶縁膜用の第2絶縁膜を形成し、酸化シリコンからなる第3のMISFETのゲート絶縁膜用の第3絶縁膜を形成するものである。そして、第2のMISFETのゲート絶縁膜の膜厚が第3のMISFETのゲート絶縁膜の膜厚よりも厚い。
また、本発明は、半導体基板上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる第1のMISFETのゲート絶縁膜用の第1絶縁膜を形成し、第1絶縁膜上に第1のMISFETのゲート電極を形成し、該ゲート電極のシリコンの露出部を急速熱酸化処理により酸化し、熱酸化と該熱酸化後のCVDとにより酸化シリコンからなる第2のMISFETのゲート絶縁膜用の第2絶縁膜を形成し、熱酸化と該熱酸化後のCVDとにより酸化シリコンからなる第3のMISFETのゲート絶縁膜用の第3絶縁膜を形成し、酸化シリコンからなる第4のMISFETのゲート絶縁膜用の第4絶縁膜を形成するものである。そして、第2のMISFETのゲート絶縁膜の膜厚が第3のMISFETのゲート絶縁膜の膜厚よりも厚くかつ第3のMISFETのゲート絶縁膜の膜厚が第4のMISFETのゲート絶縁膜の膜厚よりも厚い。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の性能を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図1は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図2〜図14は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図1には、半導体装置の製造工程のうち、ゲート電極20a形成工程からゲート電極20b,20c,20d形成工程までの工程フローが示されている。
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図1は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図2〜図14は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図1には、半導体装置の製造工程のうち、ゲート電極20a形成工程からゲート電極20b,20c,20d形成工程までの工程フローが示されている。
まず、図2に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備する。本実施の形態の半導体装置が形成される半導体基板1は、不揮発性メモリのメモリセルとなるMISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成されるメモリセル形成領域1A(第1の領域)を有している。半導体基板1は、更に、一般的なMISFET(ここではnチャネル型MISFETを例示)が形成されるMISFET形成領域1B(第3の領域)と、高耐圧系のMISFET(ここではnチャネル型MISFETを例示)が形成される高耐圧MISFET形成領域1C(第2の領域)とを有している。後述するように、半導体基板1のメモリセル形成領域1Aに形成されるMISFETにより、不揮発性メモリのメモリセルが形成され、MISFET形成領域1Bや高耐圧MISFET形成領域1Cに形成されるMISFETにより、周辺回路などが形成される。
次に、半導体基板1の主面に素子分離領域2を形成する。素子分離領域2は酸化シリコンなどからなり、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などにより形成することができる。
次に、イオン注入法などを用いて、半導体基板1にn型半導体領域5、p型半導体領域6、n型半導体領域7およびp型半導体領域8を形成する。n型半導体領域5は、n型アイソレーション領域として機能することができる。p型半導体領域6は、メモリセル形成領域1Aのp型ウエル領域として機能することができる。n型半導体領域7は、n型アイソレーション領域として機能することができる。p型半導体領域8は、高耐圧MISFET形成領域1Cのp型ウエル領域として機能することができる。また、必要に応じて、p型半導体領域6やp型半導体領域8の表層部分などにイオン注入法によって不純物を導入し、p型半導体領域6およびp型半導体領域8に形成されるチャネル領域の不純物濃度を調整することもできる。
次に、図3に示されるように、メモリセル形成領域1Aを含む半導体基板1上に絶縁膜(ゲート絶縁膜)11を形成する。絶縁膜11は、下から順に、酸化シリコン膜11a、窒化シリコン膜11bおよび酸化シリコン膜11cの積層膜(ONO膜)からなる。絶縁膜11のうち、酸化シリコン膜11a,11cは、例えば酸化処理(熱酸化処理)により形成することができ、窒化シリコン膜11bは、例えばCVD(Chemical Vapor Deposition:化学的気相成長)法により形成することができる。絶縁膜11は、メモリセル形成領域1Aに形成されるメモリトランジスタ(後述するMISFET50a)のゲート絶縁膜用の絶縁膜である。なお、酸化シリコン膜11aを熱酸化で形成した場合は、シリコンの露出部が酸化して酸化シリコン膜11aが形成されるので、酸化シリコンからなる素子分離領域2上には酸化シリコン膜11aは形成されないが、簡略化のため、図3では素子分離領域2上にも酸化シリコン膜11aを図示してある。酸化シリコン膜11aは、少なくとも、メモリセル形成領域1Aのメモリトランジスタ(後述するMISFET50a)のゲート絶縁膜(後述するゲート絶縁膜25a)形成予定領域を含む領域上に形成する。窒化シリコン膜11bをCVD法により形成した場合、窒化シリコン膜11bは、半導体基板1の主面の全面上に形成される。酸化シリコン膜11cを熱酸化により形成した場合、窒化シリコン膜11bの上層部分が酸化シリコン膜11cとなる。
次に、図4に示されるように、半導体基板1の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜(シリコン膜)15のようなシリコン膜を形成する。この多結晶シリコン膜15に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜(多結晶シリコン膜15、導電性材料膜)とした後、多結晶シリコン膜15上に絶縁膜17を形成し、絶縁膜17上にキャップ保護膜(絶縁膜)18を形成する。絶縁膜17は、例えば酸化シリコン膜およびその上の窒化シリコン膜の積層膜などからなる。キャップ保護膜18は、例えば酸化シリコン膜などからなる。
次に、図5に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜(図示せず)をエッチングマスクとして用いて、キャップ保護膜18、絶縁膜17および多結晶シリコン膜15をドライエッチングしてパターニング(パターン化、加工、選択的に除去)する。すなわち、メモリトランジスタ(後述するMISFET50a)のゲート加工を行う。これにより、パターニングされた多結晶シリコン膜15からなるゲート電極20aが、メモリセル形成領域1Aに形成される(ステップS1)。従って、ゲート電極20aは、シリコン膜を含有するゲート電極である。多結晶シリコン膜15のドライエッチングの際には、絶縁膜11の窒化シリコン膜11bがエッチングストッパ膜として機能することができる。
次に、熱酸化処理を行って、図6に示されるように、パターニングされた多結晶シリコン膜15(すなわちゲート電極20a)の露出する側面(側壁)に、酸化シリコン膜からなる絶縁膜(酸化シリコン膜)23を形成する(ステップS2)。すなわち、熱酸化処理により、ゲート電極20aのシリコンの露出部(ここでは側面)を酸化して酸化シリコン膜(絶縁膜23)を形成する。
本実施の形態では、このステップS2の酸化工程を、RTO(Rapid Thermal Oxidation:急速熱酸化)により行う。RTOは、熱源としてランプ(加熱用ランプ)を用いており、半導体基板1(半導体ウエハ)をランプ加熱するので、半導体基板1の昇温速度が速い。このため、ステップS2では、酸化処理をRTOにより行うことで、半導体基板1を比較的短時間で熱酸化処理することができる。すなわち、ステップS2の酸化工程を比較的短時間で行うことができる。例えば、半導体基板1(半導体ウエハ)を乾燥酸素(ドライO2)雰囲気中で加熱用ランプなどで加熱(ランプ加熱)することで、半導体基板1が比較的短時間で熱酸化処理されてシリコンの露出部が酸化され、それによって、ゲート電極20aの側面に酸化シリコン膜からなる絶縁膜23が形成される。
ステップS2の酸化時間(熱酸化時間)は、20秒程度以下であればより好ましく、例えば10秒程度である。すなわち、ランプ加熱を用いた酸化時間20秒以下の急速熱酸化処理(RTO)により、ゲート電極20aのシリコンの露出部(すなわち側面)を酸化して酸化シリコン膜(絶縁膜23)を形成することがより好ましい。また、ステップS2の酸化工程の熱処理温度(酸化温度)は、例えば1000℃程度とすることができる。また、ステップS2で形成される絶縁膜23の膜厚は、例えば3nm程度とすることができる。
次に、図7に示されるように、ゲート電極20aによって覆われずに露出する絶縁膜11、特に窒化シリコン膜11bを除去する(ステップS3)。この際、例えば熱りん酸などを用いて窒化シリコン膜11bを除去することができる。ゲート電極20aの側壁には絶縁膜23が形成されて保護されているので、熱りん酸などによる窒化シリコン11bの除去(エッチング)工程で、ゲート電極20aがダメージを受けるのを防止することができる。ゲート電極20aの下には、絶縁膜11が残存し、このゲート電極20aの下の絶縁膜11により、メモリトランジスタ(後述するMISFET50a)のゲート絶縁膜25aが形成される。従って、ゲート絶縁膜25aは、下から順に酸化シリコン膜11a、窒化シリコン膜11bおよび酸化シリコン膜11cの積層膜(ONO膜)からなる。
次に、熱酸化処理(犠牲酸化)を行う(ステップS4)。この熱酸化処理により、ステップS3などでダメージを受けたゲート絶縁膜25a(ゲート電極20aの端部の下部近傍のゲート絶縁膜25a、特に絶縁膜11a)を修復することができる。ステップS4の熱酸化処理は、例えば、半導体基板1(半導体ウエハ)を水蒸気(H2O)を含む雰囲気中で例えば800℃程度で熱処理することにより、行うことができる。このステップS4の熱酸化により形成され得る酸化膜(酸化シリコン膜)の厚みは、例えば6nm程度とすることができる。
次に、イオン注入法などを用いて、半導体基板1にp型半導体領域27を形成する(ステップS5)。p型半導体領域27は、MISFET形成領域1Bのp型ウエル領域として機能することができる。その後、必要に応じて、キャップ保護膜18を除去する。他の形態として、絶縁膜11形成工程の前に、p型半導体領域27を形成することもできる。
次に、図8に示されるように、半導体基板1の表面に(すなわちp型半導体領域6,8,27の表面に)、絶縁膜(酸化シリコン膜)31を形成する(ステップS6)。絶縁膜31は、酸化シリコン膜からなる。絶縁膜31は、メモリセル形成領域1Aに形成される制御用トランジスタ(後述するMISFET50b)および高耐圧MISFET形成領域1Cに形成される高耐圧用MISFET(後述するMISFET50d)のゲート絶縁膜用の絶縁膜である。
本実施の形態では、絶縁膜31は、半導体基板1の主面(p型半導体領域6,8,27の表面)に、熱酸化処理により所定の厚みの熱酸化膜(熱酸化で形成された酸化シリコン膜)を形成した後、形成された熱酸化膜上に更にCVD(Chemical Vapor Deposition:化学的気相成長)法で酸化シリコン膜を堆積させることにより形成する。従って、絶縁膜31は、熱酸化膜(熱酸化法で形成された酸化シリコン膜)とその上のCVD酸化膜(CVD法で形成された酸化シリコン膜)との積層膜により形成することができる。
すなわち、熱酸化とその後のCVDにより、ステップS6の酸化工程を行う。ステップS6のうちの熱酸化は、例えば、半導体基板1(半導体ウエハ)を乾燥酸素(ドライO2)雰囲気中で熱処理(ドライ酸化)することにより行うことができ、その熱処理温度(熱酸化温度)は、例えば800℃程度とすることができる。ステップS6で形成された熱酸化膜(熱酸化法で形成された酸化シリコン膜)の厚みは、1〜10nmであることが好ましく、例えば5nm程度とすることができる。ステップS6で形成されたCVD酸化膜(CVD法で形成された酸化シリコン膜)の厚みは、5nm以上であることが好ましく、例えば14nm程度とすることができる。従って、熱酸化膜とCVD酸化膜との積層膜からなる絶縁膜31の膜厚は、6nm以上であることが好ましく、例えば19nm程度とすることができる。また、他の形態として、ステップS6のうちの熱酸化を、水蒸気(H2O)含有雰囲気中での熱処理(ウェット酸化)などにより行うことも可能である。
次に、図9に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜(図示せず)をエッチングマスクとして用いて絶縁膜31をエッチングする(ステップS7)。これにより、MISFET形成領域1Bのp型半導体領域27上の絶縁膜31を除去し、メモリセル形成領域1Aのp型半導体領域6および高耐圧MISFET形成領域1Cのp型半導体領域8上に絶縁膜31を残す。
次に、半導体基板1の熱酸化処理を行うことにより、半導体基板1の主面上に酸化シリコン膜を形成する(ステップS8)。すなわち、熱酸化により、ステップS8の酸化工程を行う。これにより、図10に示されるように、MISFET形成領域1Bのp型半導体領域27上に酸化シリコン膜(熱酸化膜)からなる絶縁膜(酸化シリコン膜)32がゲート絶縁膜として形成されるとともに、メモリセル形成領域1Aのp型半導体領域6および高耐圧MISFET形成領域1Cのp型半導体領域8上の絶縁膜31が厚くなって絶縁膜31aとなる。絶縁膜32は、MISFET形成領域1Bに形成されるMISFET(後述するMISFET50c)のゲート絶縁膜用の絶縁膜であり、その膜厚は、例えば4nm程度とすることができる。
ステップS8の熱酸化は、例えば、半導体基板1(半導体ウエハ)を水蒸気(H2O)を含む雰囲気中で例えば700℃程度で熱処理(ウェット酸化)することにより行うことができる。この水蒸気(H2O)含有雰囲気中での熱処理後には、必要に応じて、例えば850℃程度で酸化窒素含有雰囲気中での熱処理(アニール)を行うこともできる。このステップS8の熱酸化により形成され得る酸化膜(酸化シリコン膜)の厚みは、ステップS6で形成された絶縁膜31の膜厚(熱酸化膜およびCVD酸化膜の合計膜厚)よりも薄いことが好ましく、例えば1〜5nm程度とすることができる。この場合、ステップS8で形成された絶縁膜32の膜厚は、例えば1〜5nm程度となり、絶縁膜31aの膜厚のうち、ステップS8で増加した分(ステップS8後の絶縁膜31aの厚みとステップS8前の絶縁膜31の厚みとの差)は、例えば5nm程度以下となる。
絶縁膜31aは、ステップS6の熱酸化およびCVDとステップS8の熱酸化により形成された酸化シリコン膜であり、絶縁膜32は、ステップS8の熱酸化により形成された酸化シリコン膜である。絶縁膜31aの膜厚t1は、絶縁膜32の膜厚t2よりも厚い(t1>t2)。また、絶縁膜31(31a),32の形成工程(ステップS6およびステップS8)で、絶縁膜17を構成する窒化シリコン膜の上部に酸化シリコン膜が形成されるため、絶縁膜17は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。また、絶縁膜31(31a),32の形成工程(ステップS6およびステップS8)で、ゲート電極20a上の酸化シリコン膜(すなわち絶縁膜23)の厚みが厚くなる。
次に、図11に示されるように、半導体基板1の主面の全面上に(すなわち絶縁膜31a,32上を含む領域上に)、導電性材料膜として例えば多結晶シリコン膜(シリコン膜)35のようなシリコン膜を形成(堆積)する。この多結晶シリコン膜35に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜(多結晶シリコン膜35、導電性材料膜)とした後、多結晶シリコン膜35上にキャップ保護膜(絶縁膜)36を形成する。キャップ保護膜36は、例えば酸化シリコン膜などの絶縁膜からなる。
次に、図12に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜(図示せず)をエッチングマスクとして用いて、キャップ保護膜36および多結晶シリコン膜35をドライエッチングしてパターニングする(ステップS9)。すなわち、ゲート加工を行う。これにより、パターニングされた多結晶シリコン膜35からなるゲート電極20bがメモリセル形成領域1Aに形成され、パターニングされた多結晶シリコン膜35からなるゲート電極20cがMISFET形成領域1Bに形成され、パターニングされた多結晶シリコン膜35からなるゲート電極20dが高耐圧MISFET形成領域1Cに形成される(ステップS9)。従って、ゲート電極20b,20c,20dは、シリコン膜を含有するゲート電極である。ゲート電極20bの下の絶縁膜31aがゲート絶縁膜25bとなり、ゲート電極20cの下の絶縁膜32がゲート絶縁膜25cとなり、ゲート電極20dの下の絶縁膜31aがゲート絶縁膜25dとなる。
従って、絶縁膜31aの膜厚t1がゲート絶縁膜25b,25dの膜厚に対応し、絶縁膜32の膜厚t2がゲート絶縁膜25cの膜厚に対応する。上記のように、絶縁膜31aの膜厚t1は絶縁膜32の膜厚t2よりも厚い(t1>t2)ので、メモリセル形成領域1Aおよび高耐圧MISFET形成領域1Cのゲート絶縁膜20b,20dの膜厚は、MISFET形成領域1Bのゲート絶縁膜25cの膜厚よりも相対的に厚くなる。
なお、多結晶シリコン膜35のドライエッチング工程後、ゲート電極20aの側壁上にサイドウォール状に多結晶シリコン膜35が残存した場合は、ゲート電極20a近傍を露出し、他の領域を覆うフォトレジスト膜(図示せず)をエッチングマスクとしたエッチングによって、除去することができる。この際、必要に応じて、ゲート電極20aの側壁上の絶縁膜23を除去することも可能である。
次に、図13に示されるように、n型不純物をイオン注入することなどにより、メモリセル形成領域1Aのゲート電極20a,20bの両側の領域にn型半導体領域41aを形成し、MISFET形成領域1Bのゲート電極20cの両側の領域にn型半導体領域42aを形成し、高耐圧MISFET形成領域1Cのゲート電極20dの両側の領域にn型半導体領域43aを形成する。イオン注入するn型不純物としては、例えばリン(P)などを用いることができる。n型半導体領域41a、n型半導体領域42aおよびn型半導体領域43aは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
次に、半導体基板1上に絶縁膜(例えば酸化シリコン膜)を堆積し、その絶縁膜を異方的にエッチング(エッチバック)することなどにより、その絶縁膜をゲート電極20a,20b,20c,20dの側壁に残し、サイドウォール(側壁スペーサ、サイドウォールスペーサ)44を形成する。また、このサイドウォール44形成の際の異方性エッチング工程で、ゲート電極20a上の絶縁膜17と、ゲート電極20b,20c,20d上のキャップ保護膜36とが除去され得る。また、サイドウォール44と絶縁膜23とは酸化シリコンで形成されているので、図13では、簡略化のために、ゲート電極20aの側壁に形成されたサイドウォール44に、絶縁膜23を含めて図示している。
次に、例えばリン(P)などのn型不純物のイオン注入を行う。これにより、ソース・ドレインとして、メモリセル形成領域1Aのゲート電極20a,20bおよびサイドウォール44の両側の領域にn+型半導体領域41bを形成し、MISFET形成領域1Bのゲート電極20cおよびサイドウォール44の両側の領域にn+型半導体領域42bを形成し、高耐圧MISFET形成領域1Cのゲート電極20dおよびサイドウォール44の両側の領域にn+型半導体領域43bを形成する。n+型半導体領域41b、n+型半導体領域42bおよびn+型半導体領域43bは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。n+型半導体領域41bはn型半導体領域41aよりも不純物濃度が高く、n+型半導体領域42bは、n型半導体領域42aよりも不純物濃度が高く、n+型半導体領域43bは、n型半導体領域43aよりも不純物濃度が高い。
このようにして、メモリセル形成領域1Aにおいてはメモリセルを構成するMISFET50aとMISFET50bとが形成され、MISFET形成領域1Bにはnチャネル型のMISFET50cが形成され、高耐圧MISFET形成領域1Cには、nチャネル型のMISFET50dが形成される。ゲート電極20aおよびゲート絶縁膜25aがMISFET50aのゲート電極およびゲート絶縁膜に対応する。また、ゲート電極20bおよびゲート絶縁膜25bがMISFET50bのゲート電極およびゲート絶縁膜に対応し、ゲート電極20cおよびゲート絶縁膜25cがMISFET50cのゲート電極およびゲート絶縁膜に対応し、ゲート電極20dおよびゲート絶縁膜25dがMISFET50dのゲート電極およびゲート絶縁膜に対応する。
MISFET50aは、そのゲート絶縁膜25a(絶縁膜11)が酸化シリコン膜11a、窒化シリコン膜11bおよび酸化シリコン膜11cの積層膜(ONO膜)からなり、窒化シリコン膜を電荷蓄積層とするMONOS(Metal Oxide Nitride Oxide Semiconductor)構造を有しており、不揮発性メモリ用のトランジスタ(メモリトランジスタ)である。MISFET50bは、MISFET50aのスイッチまたは制御用のトランジスタである。MISFET形成領域1BのMISFET50cや高耐圧MISFET形成領域1CのMISFET50dは、例えば周辺回路のトランジスタである。
上記のように、高耐圧MISFET形成領域1CのMISFET50dのゲート絶縁膜25dの膜厚は、MISFET形成領域1BのMISFET50cのゲート絶縁膜25cの膜厚よりも相対的に厚い。このため、高耐圧MISFET形成領域1CのMISFET50dは、MISFET形成領域1BのMISFET50cよりも耐圧性が高い。
次に、ゲート電極20a,20b,20c,20dおよびn+型半導体領域41b,42b,43bの表面を露出させ、例えばコバルト(Co)膜を堆積して熱処理することによって、ゲート電極20a,20b,20c,20dおよびn+型半導体領域41b,42b,43bの表面に、それぞれ金属シリサイド膜(例えばコバルトシリサイド(CoSi2))51を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。
次に、半導体基板1上に絶縁膜61を形成する。すなわち、ゲート電極20a,20b,20c,20dを覆うように、金属シリサイド膜51上を含む半導体基板1上に、絶縁膜61を形成する。絶縁膜61は、例えば相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。絶縁膜61を酸化シリコン膜の単体膜などとすることもできる。絶縁膜61は層間絶縁膜として機能することができる。
次に、フォトリソグラフィ法を用いて絶縁膜61上に形成したフォトレジスト膜(図示せず)をエッチングマスクとして、絶縁膜61をドライエッチングすることにより、n+型半導体領域(ソース、ドレイン)41b,42b,43bの上部などにコンタクトホール(開口部)62を形成する。コンタクトホール62の底部では、半導体基板1の主面の一部、例えばn+型半導体領域41b,42b,43b(の表面上の金属シリサイド膜51)の一部や、ゲート電極20a,20b,20c,20d(の表面上の金属シリサイド膜51)の一部などが露出される。
次に、コンタクトホール62内に、タングステン(W)などからなるプラグ63を形成する。プラグ63は、例えば、コンタクトホール62の内部を含む絶縁膜61上にバリア膜(例えば窒化チタン膜)を形成した後、タングステン膜をCVD法などによってバリア膜上にコンタクトホール62を埋めるように形成し、絶縁膜61上の不要なタングステン膜およびバリア膜をCMP(Chemical Mechanical Polishing)法またはエッチバック法などによって除去することにより形成することができる。
次に、プラグ63が埋め込まれた絶縁膜61上に、配線(第1配線層)64を形成する。例えば、プラグ63が埋め込まれた絶縁膜61上に、タングステン(W)膜を形成し、フォトリソグラフィ法およびドライエッチング法などを用いてこのタングステン膜をパターニングすることにより、配線64を形成することができる。配線64は、プラグ63を介してn+型半導体領域41b,42b,43bや、ゲート電極20a,20b,20c,20dなどと電気的に接続される。配線64は、上記のようなタングステン配線に限定されず種々変更可能であり、例えばアルミニウム配線や銅配線(例えばダマシン法で形成した埋込銅配線)とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。
次に、本実施の形態の効果について、より詳細に説明する。
ステップS1のメモリトランジスタ(MISFET50a)のゲート加工(多結晶シリコン膜15のパターニング)を行った後、ステップS2,S4,S6,S8で酸化工程(酸化シリコン膜の形成工程)を行う必要がある。
ステップS1で加工されたゲート電極20aは、シリコン膜を含有するゲート電極であり、パターニングされた多結晶シリコン膜15からなる。ステップS2の酸化工程は、ステップS1で加工されたゲート電極20aが、ステップS3のエッチング工程でダメージを受けないようにするために、ゲート電極20aのシリコンの露出部を酸化して酸化シリコン膜(絶縁膜23)を形成するために行われる。絶縁膜11のうちの窒化シリコン膜11bをエッチングするには、熱りん酸などを用いる必要があるが、この熱りん酸によるエッチングの際に、シリコンの露出部があると、そこがダメージを受けてしまう。本実施の形態では、ステップS2の酸化工程によりゲート電極20aのシリコンの露出部(側壁)に絶縁膜23を形成することで、絶縁膜23がステップS3でゲート電極20aの保護膜として機能し、ゲート電極20aがダメージを受けるのを防止することができる。また、窒化シリコン膜11bは、不揮発性のメモリトランジスタ(MISFET50a)の電荷蓄積層として機能するが、ゲート電極20aの下部以外の領域では不要であるため、ステップS3で不要な窒化シリコン膜11b(ゲート電極20aの下部以外の窒化シリコン膜11b)を除去することができる。
ステップS4の酸化工程は、犠牲酸化処理であり、ステップS4の酸化工程により、ゲート電極20aの端部の下部近傍のゲート絶縁膜25a(酸化シリコン膜11a)を修復することができる。
また、本実施の形態では、厚みが異なるゲート絶縁膜を形成する必要があるため、ゲート絶縁膜形成用の酸化工程をステップS6およびステップS8に分けて行う。ステップS6およびステップS8により、相対的に厚い酸化シリコン膜(絶縁膜31a)からなるゲート絶縁膜20b,20dを形成し、ステップS8により、相対的に薄い酸化シリコン膜(絶縁膜32)からなるゲート絶縁膜20cを形成することができる。
本発明者の検討によれば、ステップS1のメモリトランジスタ(MISFET50a)のゲート加工後の種々の酸化工程により、ゲート電極20aの端部近傍において、酸化シリコン膜がバーズビーク状に形成される可能性があることが分かった。
図15は、比較例の製造工程で形成されたゲート電極20a近傍の状態を模式的に示す要部断面図である。図16は、比較例の製造工程における各酸化工程の酸化条件を示す説明図(表)である。図17は、本実施の形態の製造工程で形成されたゲート電極20a近傍の状態を模式的に示す要部断面図である。図18は、本実施の形態の製造工程における各酸化工程の酸化条件を示す説明図(表)である。なお、図15および図17では、簡略化のために、サイドウォール44や絶縁膜61などは図示を省略している。
比較例の半導体装置の製造工程では、図16に示されるように、ステップS2の酸化工程は、一般的な酸化炉の炉体中で行い、ステップS6は、熱酸化のみにより行っている。それに対して、本実施の形態の半導体装置の製造工程では、ステップS2の酸化工程は、RTO(Rapid Thermal Oxidation:急速熱酸化)により行い、ステップS6は、熱酸化とその後のCVDとにより行っている。
図16に示されるような比較例の製造工程で半導体装置を製造した場合、図15に示されるように、ゲート電極20a(多結晶シリコン膜15)が、その下面の端部近傍において、ステップS2、S4,S6,S8の酸化工程で酸化し、酸化シリコン膜11cの膜厚が、ゲート電極の端部近傍で相対的に厚くなってしまう。すなわち、ゲート電極20aの下面の端部近傍でゲート電極20aを構成するシリコンが酸化して酸化シリコン膜となった分だけ、酸化シリコン膜11cの厚みが部分的に厚くなってゲート電極20aの下部の酸化シリコン膜11cの膜厚が不均一化してしまう。これにより、ゲート電極20aの端部近傍での酸化シリコン膜11cの厚みt3が、ゲート電極20aの中央部近傍での酸化シリコン膜11cの厚みt4よりも厚くなり(t3>t4)、ゲート電極20aの端部近傍で酸化シリコン膜11cがいわゆるバーズビーク形状となってしまう。特に、ステップS4,S6,S8に比べてステップS2の熱酸化の酸化温度が高いことから、ステップS2において、ゲート電極20aの下面の端部近傍での酸化が促進されやすい。また、ステップS2,S4,S8に比べてステップS6で形成する熱酸化膜の膜厚が厚いことから、ステップS6においては酸化時間が長くなり、ゲート電極20aの下面の端部近傍の酸化が促進されやすい。このため、比較例の製造工程では、ゲート電極20aの端部近傍での酸化シリコン膜11cの厚みt3とゲート電極20aの中央部近傍での酸化シリコン膜11cの厚みt4の差(|t3−t4|)が大きくなりやすい。
それに対して、本実施の形態では、図18にも示されるように、ステップS2の酸化工程をRTOにより行っており、比較的短時間で行うことができる。このため、ステップS2の酸化工程では、酸化温度は比較的高温(例えば1000℃程度)であるが、酸化時間が例えば10秒程度と比較的短いため、酸化種がゲート電極20aの下の奥深くには進入せず、ステップS2におけるゲート電極20aの下面の端部近傍での酸化を抑制することができる。
更に、本実施の形態では、図18にも示されるように、ステップS6の酸化工程を、熱酸化とその後のCVDとにより行っている。熱酸化工程では、酸化種がゲート電極20aと酸化シリコン膜11cとの界面などに進入してゲート電極20aの下部と反応し、ゲート電極20aの下面の端部近傍が酸化される可能性があるが、CVD工程では、半導体基板1の温度が熱酸化工程の温度よりもかなり低いので、ゲート電極20aの下面端部近傍はほとんど酸化されない。このため、ステップS6を熱酸化のみによって行った場合(図15および図16の比較例の場合)に比べて、本実施の形態のようにステップS6の酸化工程を熱酸化とその後のCVDにより行った方が、熱酸化時間を短縮でき、あるいは熱酸化温度を低くできるので、ステップS6におけるゲート電極20aの下面の端部近傍の酸化を抑制することができる。
また、本実施の形態とは異なり、ステップS6においてCVD法のみによって絶縁膜31を形成することも考えられるが、この場合(絶縁膜31がCVD酸化膜のみで構成される場合)、CVD酸化膜からなる絶縁膜31(31a)とp型半導体領域8との界面に界面準位が形成されやすく、ゲート絶縁膜25b,25dの機能に不具合を生じてしまう可能性がある。
それに対して、本実施の形態では、ステップS6の酸化工程を、熱酸化とその後のCVDとにより行い、絶縁膜31を熱酸化膜とその上のCVD酸化膜との積層膜により構成している。このため、ゲート絶縁膜25b,25dの最下層部が熱酸化膜により構成され、この熱酸化膜がp型半導体領域6,8と接触してゲート絶縁膜25b,25dとp型半導体領域6,8との界面を形成することになる。従って、ゲート絶縁膜25b,25dとp型半導体領域6,8との界面に界面準位が形成されるのを防止でき、ゲート絶縁膜25b,25dにゲート絶縁膜としての機能をより的確に発揮させることができる。
また、ステップS6では、熱酸化とその後のCVDにより、熱酸化膜とその上のCVD酸化膜の積層膜からなる絶縁膜31を形成するが、絶縁膜31のうちの熱酸化膜の厚みは、1〜10nmであることがより好ましい。絶縁膜31のうちの熱酸化膜の厚みを1nm以上とすることで、p型半導体領域6,8上に確実に熱酸化膜を形成してゲート絶縁膜25b,25dとp型半導体領域6,8との界面に界面準位が形成されるのをより的確に防止することができる。また、絶縁膜31のうちの熱酸化膜の厚みを10nm以下とすることで、熱酸化中のゲート電極20aの下面の端部近傍の酸化をより的確に抑制することができる。また、絶縁膜31のうちのCVD酸化膜の厚み(堆積厚み)は、5nm以上であることがより好ましい。これにより、ゲート電極20aの下面の端部近傍の酸化を抑制しながら絶縁膜31の厚みを厚くすることができ、比較的厚いゲート絶縁膜が必要な高耐圧用のMISFETをより的確に形成することができる。
また、高耐圧用のMISFET50dのゲート絶縁膜20dとなる絶縁膜31aは、その厚みを比較的厚くする必要がある。絶縁膜31の膜厚は、ステップS6で形成された絶縁膜31の膜厚と、ステップS8での絶縁膜31の膜厚の増加分との合計である。本実施の形態では、絶縁膜31を熱酸化膜とCVD酸化膜との積層膜により形成し、CVD酸化膜により絶縁膜31の膜厚を厚くすることができる。このため、ステップS6の熱酸化工程の熱酸化温度を高くしたり、あるいは熱酸化時間を長くしたりせずとも、ステップS6で形成されるCVD酸化膜の膜厚を厚くすることで、絶縁膜31aの膜厚を厚くすることができる。このため、ゲート電極20aの下面の端部近傍の酸化の抑制(すなわちゲート電極20aの下部の酸化シリコン膜11cの膜厚の均一化)と、ゲート絶縁膜20b,20dの厚膜化との両立が可能となる。
このように、本実施の形態では、ステップS2の酸化工程をRTOにより比較的短時間で行い、ステップS6の酸化工程を、熱酸化とその後のCVDとにより行っているので、ゲート電極20aの下面の端部近傍の酸化を抑制または防止でき、ゲート電極20aの端部近傍において酸化シリコン膜11cが相対的に厚くなってバーズビーク形状となってしまうのを抑制または防止することができる。このため、本実施の形態では、図17に示されるように、ゲート電極20aの下部の酸化シリコン膜11cの膜厚をより均一化することができる。すなわち、図15の比較例の場合に比べて、本実施の形態では、図17に示されるように、ゲート電極20aの端部近傍での酸化シリコン膜11cの厚みt3を、ゲート電極20aの中央部近傍での酸化シリコン膜11cの厚みt4に近いものとすることができ、ゲート電極20aの下部の酸化シリコン膜11cの厚みt3と厚みt4の差(|t3−t4|)をより小さくすることができる。
次に、ゲート電極20aの端部近傍において、酸化シリコン膜11cが相対的に厚くなってバーズビーク状に形成された場合の問題点について説明する。
図19は、書き換えを繰り返したときのメモリセル形成領域1Aのメモリセルの読み出し電流を示すグラフである。図19のグラフの横軸は、メモリセルの書き換え回数に対応し、図19のグラフの縦軸は、消去側のメモリ読み出し電流Idsに対応する。また、図19のグラフには、図15および図16に示される比較例の場合(図19では「比較例」として黒三角で示してある)と、本実施の形態の製造工程で製造した場合(図19では「本実施の形態」として黒丸で示してある)とが示されている。
図15の比較例のように、ゲート電極20aの端部近傍で酸化シリコン膜11cが相対的に厚い場合(バーズビーク量が大きい場合)、ゲート電極20aの端部近傍の酸化シリコン膜11aに印加される電界が相対的に弱くなる。このため、メモリトランジスタ(MISFET50a)の消去動作を行っても消去が充分には行われず、ゲート電極20aの端部近傍において酸化シリコン膜11aと窒化シリコン膜11bとの間に、図15に示されるように、電子71が蓄積されていく。このため、図19の比較例(黒三角)で示されるように、書き換え動作を繰り返していくと、この蓄積された電子71の影響で、書き換え後の読み出し電流Idsが低下していく。この蓄積された電子71の影響による書き換え後の読み出し電流の低下を防止するには、n型半導体領域41a形成のためのイオン注入を斜めイオン注入により行い、n型半導体領域41aとゲート電極20aとのオーバーラップ量を大きくすることが有効である。しかしながら、n型半導体領域41aとゲート電極20aとのオーバーラップ量を大きくすると、短チャネル特性が低下し、ゲート長を短くすることができなくなる。
本実施の形態では、上記のように、ゲート電極20aの下面の端部近傍の酸化を抑制または防止でき、最終的に形成されたゲート電極20aの端部近傍において、酸化シリコン膜11cが相対的に厚くなってバーズビーク形状となるのを抑制または防止することができる。すなわち、最終的に形成されたゲート電極20aの下部の酸化シリコン膜11cの膜厚を均一化できる。このため、ゲート電極20aの端部近傍の酸化シリコン膜11aに印加される電界が弱くなるのを抑制または防止して、酸化シリコン膜11cに印加される電界を均一化できる。従って、メモリトランジスタ(MISFET50a)の消去動作を行ったときに消去が充分に行われ、ゲート電極20aの端部近傍において酸化シリコン膜11aと窒化シリコン膜11bとの界面に電子が蓄積されるのを防止できる。すなわち、消去動作後に酸化シリコン膜11aと窒化シリコン膜11bとの界面に電子が蓄積された状態となってしまうのを防止できる。このため、図19の本実施の形態(黒丸)で示されるように、書き換え動作を繰り返しても、書き換え後の読み出し電流Idsが低下するのを抑制または防止できる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、本実施の形態では、n型半導体領域41a形成のためのイオン注入を斜めイオン注入により行う必要がなく、n型半導体領域41aとゲート電極20aとのオーバーラップ量を大きくしなくともよいので、短チャネル効果を向上でき、またゲート長を短くすることが可能になる。また、書き換えによる読み出し電流の低下を抑制または防止できるので、メモリトランジスタ(MISFET50a)のソース・ドレイン間の距離を小さくすることが可能になる。これにより、メモリセル形成領域1Aに形成される不揮発性メモリのメモリセルを小さくすることができ、不揮発性メモリを有する半導体装置の大容量化や小型化が可能になる。
また、ゲート電極20aの端部近傍において酸化シリコン膜11cが相対的に厚くなってバーズビーク形状となっていると、ゲート絶縁膜25aの端部近傍で多結晶シリコン膜35のエッチング残りが生じやすい。ゲート絶縁膜25aの端部近傍に多結晶シリコン膜35のエッチング残りがあると、メモリセルの書き換え動作を繰り返したときに、この多結晶シリコン膜35のエッチング残り部分に電子が蓄積されていき、読み出し電流が低下する可能性がある。本実施の形態では、ゲート電極20aの端部近傍において酸化シリコン膜11cが相対的に厚くなってバーズビーク形状となるのを抑制または防止しているので、ゲート絶縁膜25aの端部近傍に、多結晶シリコン膜35のエッチング残りが残存するのを防止することができる。これにより、メモリセルの書き換え動作を繰り返したときに、読み出し電流が低下するのを抑制または防止することができる。
また、ステップS2の酸化工程をRTOにより比較的短時間で行うことと、ステップS6の酸化工程を熱酸化とその後のCVDとにより行うこととは、それぞれ単独で行った場合であっても、図15および図16の比較例の場合に比べて、ゲート電極20aの下面の端部近傍の酸化の抑制効果を得ることができる。これにより、図15および図16の比較例の場合に比べて、書き換え動作を繰り返したときに読み出し電流が低下する現象を抑制できる。しかしながら、ステップS2の酸化工程をRTOにより比較的短時間で行うことと、ステップS6の酸化工程を熱酸化とその後のCVDとにより行うことの両方を行うことで、ゲート電極20aの下面の端部近傍の酸化の抑制効果が極めて顕著となり、ゲート電極20a下部の酸化シリコン膜11cの膜厚の均一化の効果が顕著となる。すなわち、ゲート電極20aの端部近傍において酸化シリコン膜11cが相対的に厚くなってバーズビーク形状となるのを抑制するには、ステップS2の酸化工程をRTOにより比較的短時間で行うことと、ステップS6の酸化工程を熱酸化とその後のCVDとにより行うことの両方を行うことが、極めて有効である。書き換え動作を繰り返したときに読み出し電流が低下する現象を抑制するには、ゲート電極20aの下部の酸化シリコン膜11cの膜厚を均一化し、上記厚みt3と厚みt4の差(|t3−t4|)を小さくすることが重要である。このため、本実施の形態のように、ステップS2の酸化工程をRTOにより比較的短時間で行うことと、ステップS6の酸化工程を熱酸化とその後のCVDとにより行うことの両方を行うことで、書き換え動作を繰り返したときに読み出し電流が低下する現象をより効果的に抑制することができ、優れた性能の不揮発性メモリを有する半導体装置を製造することが可能となる。
(実施の形態2)
上記実施の形態1では、半導体基板1のメモリセル形成領域1Aに不揮発性メモリのメモリセルとなるMISFET50a,50bが形成され、MISFET形成領域1Bに一般的なMISFET50cが形成され、高耐圧MISFET形成領域1Cに高耐圧系のMISFET50dが形成されていた。本実施の形態では、それらに加えて、更に、半導体基板1の中耐圧MISFET形成領域1Dに中耐圧系のMISFET50eも形成される。
上記実施の形態1では、半導体基板1のメモリセル形成領域1Aに不揮発性メモリのメモリセルとなるMISFET50a,50bが形成され、MISFET形成領域1Bに一般的なMISFET50cが形成され、高耐圧MISFET形成領域1Cに高耐圧系のMISFET50dが形成されていた。本実施の形態では、それらに加えて、更に、半導体基板1の中耐圧MISFET形成領域1Dに中耐圧系のMISFET50eも形成される。
図20は、本実施の形態の半導体装置の製造工程を示す工程フロー図であり、上記実施の形態1の図1に対応するものである。図21〜図28は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図20には、半導体装置の製造工程のうち、ゲート電極20a形成工程からゲート電極20b,20c,20d,20e形成工程までの工程フローが示されている。
本実施の形態の半導体装置が形成される半導体基板1は、上記実施の形態1と同様のメモリセル形成領域1A、MISFET形成領域1Bおよび高耐圧MISFET形成領域1Cに加えて、更に、中耐圧MISFET形成領域1Dを有している。中耐圧MISFET形成領域1Dに形成されるMISFET50eの耐圧は、MISFET形成領域1Bに形成されるMISFET50cの耐圧よりも高く、高耐圧MISFET形成領域1Cに形成されるMISFET50dの耐圧よりも低い。
本実施の形態では、イオン注入法などを用いて半導体基板1の中耐圧MISFET形成領域1Dにp型ウエル領域として機能するp型半導体領域9を形成したこと以外は、上記実施の形態1とほぼ同様の工程をおこなって、上記図7に対応する図21の構造を得る。
次に、上記実施の形態1のステップS6と同様にして、図22に示されるように、半導体基板1の表面に(すなわちp型半導体領域6,8,9,27の表面に)、酸化シリコン膜からなる絶縁膜31を形成する(ステップS6)。絶縁膜31は、メモリセル形成領域1Aに形成されるMISFET50bおよび高耐圧MISFET形成領域1Cに形成されるMISFET50dのゲート絶縁膜25b,25d用の絶縁膜である。絶縁膜31の形成法は、上記実施の形態1とほぼ同様であり、熱酸化により所定の厚みの熱酸化膜(酸化シリコン膜)を形成した後、形成された熱酸化膜(酸化シリコン膜)上に更にCVD法で酸化シリコン膜を堆積させることにより形成する。すなわち、熱酸化とその後のCVDにより、ステップS6の酸化工程を行う。
しかし、後述するように、本実施の形態では前述の実施の形態1に比べて、中耐圧MISFETのゲート絶縁膜形成のために絶縁膜33を形成する工程を追加しているため、前述の実施の形態1と同様のステップS6工程で形成した場合、高耐圧MISFETのゲート絶縁膜の膜厚が厚く形成されてしまう。すなわち、前述の実施の形態1の絶縁膜31の膜厚にする必要はない。また、CVD法による酸化膜の堆積は膜厚のバラツキが大きくなる恐れがある。したがって、本実施の形態においては、ステップS6の工程を熱酸化法のみにより行い、絶縁膜31を単層の酸化シリコン膜で形成することもできる。
次に、図23に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜(図示せず)をエッチングマスクとして用いて絶縁膜31をエッチングする(ステップS7a)。これにより、本実施の形態では、MISFET形成領域1Bのp型半導体領域27上と中耐圧MISFET形成領域1Dのp型半導体領域9上の絶縁膜31を除去し、メモリセル形成領域1Aのp型半導体領域6および高耐圧MISFET形成領域1Cのp型半導体領域8上に絶縁膜31を残す。
次に、図24に示されるように、半導体基板1の主面上に酸化シリコン膜を形成する(ステップS21)。ステップS21の酸化シリコン膜の形成工程は、前述の実施の形態1のステップS6と同様に、熱酸化とその後のCVDにより行う。すなわち、ステップS21では、熱酸化により所定の厚みの熱酸化膜(熱酸化法で形成した酸化シリコン膜)を形成した後、形成された熱酸化膜上に更にCVD法で酸化シリコン膜を堆積させる。これにより、MISFET形成領域1Bのp型半導体領域27および中耐圧MISFET形成領域1Dのp型半導体領域9上に、熱酸化膜とその上のCVD酸化膜との積層膜からなる絶縁膜(酸化シリコン膜)33が形成されるとともに、メモリセル形成領域1Aのp型半導体領域6および高耐圧MISFET形成領域1Cのp型半導体領域8上の絶縁膜31が厚くなって絶縁膜31bとなる。絶縁膜33は、酸化シリコン膜からなり、中耐圧MISFET形成領域1Dに形成されるMISFET50eのゲート絶縁膜25e用の絶縁膜である。
次に、図25に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜(図示せず)をエッチングマスクとして用いて絶縁膜33をエッチングする(ステップS22)。これにより、MISFET形成領域1Bのp型半導体領域27上の絶縁膜33を除去し、中耐圧MISFET形成領域1Dのp型半導体領域9上の絶縁膜33とメモリセル形成領域1Aのp型半導体領域6および高耐圧MISFET形成領域1Cのp型半導体領域8上の絶縁膜31bとを残す。
次に、図26に示されるように、上記実施の形態1のステップS8と同様にして、半導体基板1の熱酸化処理を行うことにより、半導体基板1の主面上に酸化シリコン膜を形成する(ステップS8)。これにより、MISFET形成領域1Bのp型半導体領域27上に酸化シリコン膜(熱酸化膜)からなる絶縁膜32が形成されるとともに、中耐圧MISFET形成領域1Dのp型半導体領域9上の絶縁膜33が厚くなって絶縁膜33aとなり、メモリセル形成領域1Aのp型半導体領域6および高耐圧MISFET形成領域1Cのp型半導体領域8上の絶縁膜31bが厚くなって絶縁膜31cとなる。すなわち、熱酸化により、ステップS8の酸化工程を行う。絶縁膜32は、MISFET形成領域1Bに形成されるMISFET50cのゲート絶縁膜25c用の絶縁膜である。
絶縁膜31cは、ステップS6の熱酸化およびCVDとステップS21の熱酸化およびCVDとステップS8の熱酸化により形成された酸化シリコン膜である。絶縁膜33aは、ステップS21の熱酸化およびCVDとステップS8の熱酸化により形成された酸化シリコン膜である。絶縁膜32は、ステップS8の熱酸化により形成された酸化シリコン膜である。従って、絶縁膜31cの膜厚t11は、絶縁膜33aの膜厚t12よりも厚く、絶縁膜33aの膜厚t12は、絶縁膜32の膜厚t13よりも厚くなる(t11>t12>t13)。一例として、絶縁膜31cの膜厚t11を19nm程度、絶縁膜33aの膜厚t12を12nm程度、絶縁膜32の膜厚t13を4nm程度とすることができる。
次に、上記実施の形態1とほぼ同様に、図27に示されるように、半導体基板1の主面の全面上に多結晶シリコン膜35およびキャップ保護膜36を形成して、これらをパターニングすることにより、パターニングされた多結晶シリコン膜35からなるゲート電極20b,20c,20d,20eを形成する(ステップS9a)。ゲート電極20bはメモリセル形成領域1Aに形成され、ゲート電極20cはMISFET形成領域1Bに形成され、ゲート電極20dは高耐圧MISFET形成領域1Cに形成され、ゲート電極20eは中耐圧MISFET形成領域1Dに形成される。ゲート電極20bの下の絶縁膜31cがゲート絶縁膜25bとなり、ゲート電極20cの下の絶縁膜32がゲート絶縁膜25cとなり、ゲート電極20dの下の絶縁膜31cがゲート絶縁膜25dとなり、ゲート電極20eの下の絶縁膜33aがゲート絶縁膜25eとなる。
従って、絶縁膜33cの膜厚t11がゲート絶縁膜25b,25dの膜厚に対応し、絶縁膜32の膜厚t13がゲート絶縁膜25cの膜厚に対応し、絶縁膜33aの膜厚t12がゲート絶縁膜25eの膜厚に対応する。このため、メモリセル形成領域1Aおよび高耐圧MISFET形成領域1Cのゲート絶縁膜25b,25dの膜厚は、中耐圧MISFET形成領域1Dのゲート絶縁膜25eの膜厚よりも厚く、中耐圧MISFET形成領域1Dのゲート絶縁膜25eの膜厚は、MISFET形成領域1Bのゲート絶縁膜25cの膜厚よりも厚くなる。
その後の工程は、上記実施の形態1とほぼ同様である。すなわち、上記実施の形態1とほぼ同様にしてn型半導体領域41a,42a,43aを形成するが、この際、中耐圧MISFET形成領域1Dのゲート電極20eの両側の領域にn型半導体領域45aを形成する。それから、上記実施の形態1とほぼ同様にしてサイドウォール44を形成するが、この際、ゲート電極20eの側壁上にもサイドウォール44を形成する。そして、上記実施の形態1とほぼ同様にしてn+型半導体領域41b,42b,43bを形成するが、この際、中耐圧MISFET形成領域1Dのゲート電極20eおよびサイドウォール44の両側の領域にn+型半導体領域45bを形成する。n+型半導体領域45bは、n型半導体領域45aよりも不純物濃度が高い。
このようにして、メモリセル形成領域1Aにおいてはメモリセルを構成するMISFET50aとMISFET50bとが形成され、MISFET形成領域1Bにはnチャネル型のMISFET50cが形成され、高耐圧MISFET形成領域1Cには、nチャネル型のMISFET50dが形成され、中耐圧MISFET形成領域1Dには、nチャネル型のMISFET50eが形成される。上記実施の形態1と同様、MISFET50aは不揮発性メモリ用のトランジスタ(メモリトランジスタ)であり、MISFET50bはMISFET50aの制御用のトランジスタである。MISFET形成領域1BのMISFET50c、高耐圧MISFET形成領域1CのMISFET50dおよび中耐圧MISFET形成領域1DのMISFET50eは、例えば周辺回路のトランジスタである。
上記のように、高耐圧MISFET形成領域1CのMISFET50dのゲート絶縁膜20dの膜厚は、中耐圧MISFET形成領域1DのMISFET50eのゲート絶縁膜20eの膜厚よりも厚く、中耐圧MISFET形成領域1DのMISFET50eのゲート絶縁膜20eの膜厚は、MISFET形成領域1BのMISFET50cのゲート絶縁膜25cの膜厚よりも厚い。このため、高耐圧MISFET形成領域1CのMISFET50dは、中耐圧MISFET形成領域1DのMISFET50eよりも耐圧性が高く、中耐圧MISFET形成領域1DのMISFET50eは、MISFET形成領域1BのMISFET50cよりも耐圧性が高い。
その後、上記実施の形態1とほぼ同様にして、ゲート電極20a,20b,20c,20d,20eおよびn+型半導体領域41b,42b,43b,45bの表面に、それぞれ金属シリサイド膜51を形成し、半導体基板1上に絶縁膜61を形成し、絶縁膜61にコンタクトホール62およびそれを埋め込むプラグ63を形成し、プラグ63が埋め込まれた絶縁膜61上に配線(第1配線層)64を形成する。
このように、本実施の形態においても、上記実施の形態1と同様に、ステップS2の酸化工程をRTOにより比較的短時間で行い、ステップS6およびステップS21の酸化工程を、熱酸化とその後のCVDとにより行っている。このため、本実施の形態においても、上記実施の形態1とほぼ同様の効果を得ることができる。すなわち、ゲート電極20aの下面の端部近傍の酸化を抑制または防止でき、ゲート電極20aの端部近傍において酸化シリコン膜11cが相対的に厚くなってバーズビーク形状となってしまうのを抑制または防止することができる。このため、ゲート電極20aの下部の酸化シリコン膜11cの膜厚をより均一化することができる。これにより、メモリセルの書き換え動作を繰り返したときに読み出し電流が低下する現象を抑制することができ、不揮発性メモリを有する半導体装置の性能を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、MISFETを有する半導体装置の製造方法に適用して好適なものである。
1 半導体基板
1A メモリセル形成領域
1B MISFET形成領域
1C 高耐圧MISFET形成領域
1D 中耐圧MISFET形成領域
2 素子分離領域
5 n型半導体領域
6 p型半導体領域
7 n型半導体領域
8 p型半導体領域
9 p型半導体領域
11 絶縁膜
11a 酸化シリコン膜
11b 窒化シリコン膜
11c 酸化シリコン膜
15 多結晶シリコン膜
17 絶縁膜
18 キャップ保護膜
20a ゲート電極
20b ゲート電極
20c ゲート電極
20d ゲート電極
20e ゲート電極
23 絶縁膜
25a ゲート絶縁膜
25b ゲート絶縁膜
25c ゲート絶縁膜
25d ゲート絶縁膜
25e ゲート絶縁膜
27 p型半導体領域
31 絶縁膜
31a 絶縁膜
31b 絶縁膜
31c 絶縁膜
32 絶縁膜
33 絶縁膜
33a 絶縁膜
35 多結晶シリコン膜
36 キャップ保護膜
41a n型半導体領域
41b n+型半導体領域
42a n型半導体領域
42b n+型半導体領域
43a n型半導体領域
43b n+型半導体領域
44 サイドウォール
45a n型半導体領域
45b n+型半導体領域
50a MISFET
50b MISFET
50c MISFET
50d MISFET
50e MISFET
51 金属シリサイド膜
61 絶縁膜
62 コンタクトホール
63 プラグ
64 配線
1A メモリセル形成領域
1B MISFET形成領域
1C 高耐圧MISFET形成領域
1D 中耐圧MISFET形成領域
2 素子分離領域
5 n型半導体領域
6 p型半導体領域
7 n型半導体領域
8 p型半導体領域
9 p型半導体領域
11 絶縁膜
11a 酸化シリコン膜
11b 窒化シリコン膜
11c 酸化シリコン膜
15 多結晶シリコン膜
17 絶縁膜
18 キャップ保護膜
20a ゲート電極
20b ゲート電極
20c ゲート電極
20d ゲート電極
20e ゲート電極
23 絶縁膜
25a ゲート絶縁膜
25b ゲート絶縁膜
25c ゲート絶縁膜
25d ゲート絶縁膜
25e ゲート絶縁膜
27 p型半導体領域
31 絶縁膜
31a 絶縁膜
31b 絶縁膜
31c 絶縁膜
32 絶縁膜
33 絶縁膜
33a 絶縁膜
35 多結晶シリコン膜
36 キャップ保護膜
41a n型半導体領域
41b n+型半導体領域
42a n型半導体領域
42b n+型半導体領域
43a n型半導体領域
43b n+型半導体領域
44 サイドウォール
45a n型半導体領域
45b n+型半導体領域
50a MISFET
50b MISFET
50c MISFET
50d MISFET
50e MISFET
51 金属シリサイド膜
61 絶縁膜
62 コンタクトホール
63 プラグ
64 配線
Claims (6)
- (a)第1のMISFETが形成されるべき第1の領域と、第2のMISFETが形成されるべき第2の領域と、第3のMISFETが形成されるべき第3の領域とを有する半導体基板を準備する工程、
(b)前記半導体基板の前記第1の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第1のMISFETのゲート絶縁膜用の第1絶縁膜を形成する工程、
(c)前記半導体基板の前記第1の領域の前記第1絶縁膜上に、前記第1のMISFETのゲート電極を形成する工程、
(d)前記(c)工程後、熱酸化と該熱酸化後のCVDとにより、前記半導体基板の前記第2の領域上に酸化シリコンからなる前記第2のMISFETのゲート絶縁膜用の第2絶縁膜を形成する工程、
(e)前記(d)工程後、前記半導体基板の前記第3の領域上に酸化シリコンからなる前記第3のMISFETのゲート絶縁膜用の第3絶縁膜を形成する工程、
(f)前記半導体基板の前記第2の領域の前記第2絶縁膜上に前記第2のMISFETのゲート電極を形成し、前記半導体基板の前記第3の領域の前記第3絶縁膜上に前記第3のMISFETのゲート電極を形成する工程、
を有し、
前記(e)工程後、前記第2絶縁膜の膜厚が前記第3絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。 - (a)第1のMISFETが形成されるべき第1の領域と、第2のMISFETが形成されるべき第2の領域と、第3のMISFETが形成されるべき第3の領域とを有する半導体基板を準備する工程、
(b)前記半導体基板の前記第1の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第1のMISFETのゲート絶縁膜用の第1絶縁膜を形成する工程、
(c)前記半導体基板の前記第1の領域の前記第1絶縁膜上に、シリコン膜を含有する前記第1のMISFETのゲート電極を形成する工程、
(d)急速熱酸化処理により、前記第1のMISFETのゲート電極のシリコンの露出部を酸化して酸化シリコン膜を形成する工程、
(e)前記(d)工程後、熱酸化と該熱酸化後のCVDとにより、前記半導体基板の前記第2の領域上に酸化シリコンからなる前記第2のMISFETのゲート絶縁膜用の第2絶縁膜を形成する工程、
(f)前記(e)工程後、前記半導体基板の前記第3の領域上に、酸化シリコンからなる前記第3のMISFETのゲート絶縁膜用の第3絶縁膜を形成する工程、
(g)前記半導体基板の前記第2の領域の前記第2絶縁膜上に前記第2のMISFETのゲート電極を形成し、前記半導体基板の前記第3の領域の前記第3絶縁膜上に前記第3のMISFETのゲート電極を形成する工程、
を有し、
前記(f)工程後、前記第2絶縁膜の膜厚が前記第3絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。 - (a)第1のMISFETが形成されるべき第1の領域と、第2のMISFETが形成されるべき第2の領域と、第3のMISFETが形成されるべき第3の領域とを有する半導体基板を準備する工程、
(b)前記半導体基板の前記第1の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第1のMISFETのゲート絶縁膜用の第1絶縁膜を形成する工程、
(c)前記半導体基板の前記第1の領域の前記第1絶縁膜上に、シリコン膜を含有する前記第1のMISFETのゲート電極を形成する工程、
(d)ランプ加熱を用いた急速熱酸化処理により、前記第1のMISFETのゲート電極のシリコンの露出部を酸化して酸化シリコン膜を形成する工程、
(e)前記(d)工程後、前記第1のMISFETのゲート電極で覆われていない領域で、前記第1絶縁膜の前記窒化シリコン膜を除去し、前記第1のMISFETのゲート電極の下に前記第1絶縁膜を残す工程、
(f)前記(e)工程後、熱酸化と該熱酸化後のCVDとにより、前記半導体基板の前記第2の領域上に酸化シリコンからなる前記第2のMISFETのゲート絶縁膜用の第2絶縁膜を形成する工程、
(g)前記(f)工程後、熱酸化により、前記半導体基板の前記第3の領域上に酸化シリコンからなる前記第3のMISFETのゲート絶縁膜用の第3絶縁膜を形成する工程、
(h)前記半導体基板の前記第2の領域の前記第2絶縁膜上に前記第2のMISFETのゲート電極を形成し、前記半導体基板の前記第3の領域の前記第3絶縁膜上に前記第3のMISFETのゲート電極を形成する工程、
を有し、
前記(g)工程後、前記第2絶縁膜の膜厚が前記第3絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。 - (a)第1のMISFETが形成されるべき第1の領域と、第2のMISFETが形成されるべき第2の領域と、第3のMISFETが形成されるべき第3の領域とを有する半導体基板を準備する工程、
(b)前記半導体基板の前記第1の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第1のMISFETのゲート絶縁膜用の第1絶縁膜を形成する工程、
(c)前記半導体基板の前記第1の領域の前記第1絶縁膜上に、シリコン膜を含有する前記第1のMISFETのゲート電極を形成する工程、
(d)急速熱酸化処理により、前記第1のMISFETのゲート電極のシリコンの露出部を酸化して酸化シリコン膜を形成する工程、
(e)前記(d)工程後、前記第1のMISFETのゲート電極で覆われていない領域で、前記第1絶縁膜の前記窒化シリコン膜を除去し、前記第1のMISFETのゲート電極の下に前記第1絶縁膜を残す工程、
(f)前記(e)工程後、熱酸化と該熱酸化後のCVDとにより、前記半導体基板の前記第2の領域上に酸化シリコンからなる前記第2のMISFETのゲート絶縁膜用の第2絶縁膜を形成する工程、
(g)前記(f)工程後、熱酸化により、前記半導体基板の前記第3の領域上に酸化シリコンからなる前記第3のMISFETのゲート絶縁膜用の第3絶縁膜を形成し、前記半導体基板の前記第2の領域上の前記第2絶縁膜の厚みを厚くする工程、
(h)前記半導体基板の前記第2の領域の前記第2絶縁膜上に前記第2のMISFETのゲート電極を形成し、前記半導体基板の前記第3の領域の前記第3絶縁膜上に前記第3のMISFETのゲート電極を形成する工程、
を有し、
前記(f)工程では、熱酸化により1〜10nmの酸化シリコン膜を形成してからCVDにより5nm以上の酸化シリコン膜を堆積することにより、前記第2絶縁膜が形成され、
前記(g)工程後、前記第2絶縁膜の膜厚が前記第3絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。 - (a)第1のMISFETが形成されるべき第1の領域と、第2のMISFETが形成されるべき第2の領域と、第3のMISFETが形成されるべき第3の領域と、第4のMISFETが形成されるべき第4の領域とを有する半導体基板を準備する工程、
(b)前記半導体基板の前記第1の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第1のMISFETのゲート絶縁膜用の第1絶縁膜を形成する工程、
(c)前記半導体基板の前記第1の領域の前記第1絶縁膜上に、シリコン膜を含有する前記第1のMISFETのゲート電極を形成する工程、
(d)急速熱酸化処理により、前記第1のMISFETのゲート電極のシリコンの露出部を酸化して酸化シリコン膜を形成する工程、
(e)前記(d)工程後、熱酸化と該熱酸化後のCVDとにより、前記半導体基板の前記第2の領域上に酸化シリコンからなる前記第2のMISFETのゲート絶縁膜用の第2絶縁膜を形成する工程、
(f)前記(e)工程後、熱酸化と該熱酸化後のCVDとにより、前記半導体基板の前記第3の領域上に酸化シリコンからなる前記第3のMISFETのゲート絶縁膜用の第3絶縁膜を形成し、前記半導体基板の前記第2の領域上の前記第2絶縁膜の厚みを厚くする工程、
(g)前記(f)工程後、熱酸化により、前記半導体基板の前記第4の領域上に酸化シリコンからなる前記第4のMISFETのゲート絶縁膜用の第4絶縁膜を形成する工程、
(h)前記半導体基板の前記第2の領域の前記第2絶縁膜上に前記第2のMISFETのゲート電極を形成し、前記半導体基板の前記第3の領域の前記第3絶縁膜上に前記第3のMISFETのゲート電極を形成し、前記半導体基板の前記第4の領域の前記第4絶縁膜上に前記第4のMISFETのゲート電極を形成する工程、
を有し、
前記(g)工程後、前記第2絶縁膜の膜厚が前記第3絶縁膜の膜厚よりも厚く、前記第3絶縁膜の膜厚が前記第4絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。 - (a)第1のMISFETが形成されるべき第1の領域と、第2のMISFETが形成されるべき第2の領域と、第3のMISFETが形成されるべき第3の領域と、第4のMISFETが形成されるべき第4の領域とを有する半導体基板を準備する工程、
(b)前記第1の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる第1絶縁膜を形成する工程、
(c)前記第1の領域の前記第1絶縁膜上に、シリコン膜を含有する前記第1のMISFETのゲート電極を形成する工程、
(d)急速熱酸化処理により、前記第1のMISFETのゲート電極のシリコンの露出部に酸化シリコン膜を形成する工程、
(e)熱酸化法により、前記半導体基板の前記第2、第3および第4の領域上に第2絶縁膜を形成する工程、
(f)前記第3および第4の領域上の前記第2絶縁膜を除去する工程、
(g)熱酸化法およびCVD法とにより、前記第2、第3および第4の領域上に第3絶縁膜を形成する工程、
(h)前記第4の領域の前記第3絶縁膜を除去する工程、
(i)熱酸化法により、前記第2、第3および第4の領域上に第4絶縁膜を形成する工程、
(j)前記第2の領域の前記第2、第3および第4絶縁膜上に前記第2のMISFETのゲート電極を形成し、前記第3の領域の前記第3および第4絶縁膜上に前記第3のMISFETのゲート電極を形成し、前記第4の領域の前記第4絶縁膜上に前記第4のMISFETのゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005134276A JP2006310695A (ja) | 2005-05-02 | 2005-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005134276A JP2006310695A (ja) | 2005-05-02 | 2005-05-02 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006310695A true JP2006310695A (ja) | 2006-11-09 |
Family
ID=37477215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005134276A Pending JP2006310695A (ja) | 2005-05-02 | 2005-05-02 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006310695A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244341A (ja) * | 2007-03-28 | 2008-10-09 | Elpida Memory Inc | 半導体装置の製造方法 |
CN113594030A (zh) * | 2021-07-27 | 2021-11-02 | 中国科学院微电子研究所 | 一种场效应晶体管器件的栅极结构制作方法及场效应晶体管器件 |
-
2005
- 2005-05-02 JP JP2005134276A patent/JP2006310695A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244341A (ja) * | 2007-03-28 | 2008-10-09 | Elpida Memory Inc | 半導体装置の製造方法 |
CN113594030A (zh) * | 2021-07-27 | 2021-11-02 | 中国科学院微电子研究所 | 一种场效应晶体管器件的栅极结构制作方法及场效应晶体管器件 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9536992B2 (en) | Semiconductor structure including a ferroelectric transistor and method for the formation thereof | |
JP4901729B2 (ja) | ナノクラスタ電荷蓄積デバイスの形成方法 | |
KR101078013B1 (ko) | 수직형 eeprom 디바이스 | |
JP5076548B2 (ja) | 半導体装置とその製造方法 | |
JP2005123518A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP5538828B2 (ja) | 半導体装置およびその製造方法 | |
TWI582841B (zh) | 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置 | |
JP5047786B2 (ja) | 半導体装置の製造方法 | |
JP2006019661A (ja) | 半導体装置及びその製造方法 | |
US9299569B2 (en) | Manufacturing method of semiconductor device | |
JP2018026455A (ja) | 半導体装置及びその製造方法 | |
JP2006253643A (ja) | 半導体素子のゲート電極パターン形成方法 | |
JP2006310695A (ja) | 半導体装置の製造方法 | |
KR20040055360A (ko) | 플래쉬 메모리의 제조방법 | |
TW201820545A (zh) | 半導體裝置之製造方法 | |
JP2010040792A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH10261773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP5379366B2 (ja) | 半導体装置およびその製造方法 | |
JP2009049138A (ja) | 半導体装置の製造方法 | |
JP4191203B2 (ja) | 半導体装置及びその製造方法 | |
JP2007165480A (ja) | 半導体装置及びその製造方法 | |
JP2006060173A (ja) | 半導体装置及びその製造方法 | |
JP2005093530A (ja) | 半導体装置の製造方法 | |
JP2019102520A (ja) | 半導体装置の製造方法 | |
JP7180425B2 (ja) | 炭化珪素半導体装置 |