JP2006310695A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 半導体装置の性能を向上させる。
【解決手段】 不揮発性メモリセルのメモリトランジスタのゲート絶縁膜２５ａ用のＯＮＯ膜を形成し、その上にメモリトランジスタのゲート電極２０ａを形成し、ゲート電極２０ａの側面を急速熱酸化により酸化して絶縁膜２３を形成する。制御用トランジスタおよび高耐圧用のＭＩＳＦＥＴのゲート絶縁膜２５ｂ，２５ｄ用の酸化シリコン膜を熱酸化と該熱酸化後のＣＶＤにより形成してから、この酸化シリコン膜をＭＩＳＦＥＴ形成領域１Ｂで除去し、その後、熱酸化処理によりＭＩＳＦＥＴ形成領域１Ｂにゲート絶縁膜２５ｃ用の酸化シリコン膜を形成する。ゲート絶縁膜２５ｂ，２５ｄの膜厚は、ゲート絶縁膜２５ｃよりも厚い。
【選択図】 図１２

Description

本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造方法に適用して有効な技術に関する。

不揮発性メモリのメモリトランジスタのゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜（ＯＮＯ膜）により形成され、このＯＮＯ膜上にメモリトランジスタのゲート電極が形成される。不揮発性メモリが形成される半導体基板には、周辺回路を構成する種々のＭＩＳＦＥＴも形成される。

特開２００２−２７０７０５号公報（特許文献１）には、ゲート電極とＯＮＯ膜の側壁にゲート表面保護用のシリコン酸化膜を形成する技術が記載されている。

特開２００３−２２９５６７号公報（特許文献２）には、ポリサイドゲート構造を有するゲート電極の側壁に窒素中ＲＴＡ（Rapid Thermal annealing）によりＳｉＮ皮膜を形成した後、ＲＴＯ（Rapid Thermal Oxidation）処理を行う技術が記載されている。

特開２００２−１５１６８６号公報（特許文献３）には、ポリシリコンと高融点金属または高融点金属シリサイドを積層したゲート電極の下層電極の側面にＲＴＯにより側面酸化膜を形成する技術が記載されている。

特開２００２−１７０９５０号公報（特許文献４）には、ポリシリコン層およびケイ素タングステン層を備えるゲートパターンの側壁上に急速加熱酸化層（rapid thermal oxide）が形成された技術が記載されている。

特開２０００−２３６０９３号公報（特許文献５）には、ＲＴＯの実施により、ポリサイドゲートのポリシリコン層及びシリコン化タングステン層の側壁に薄い酸化層が設けられた技術が記載されている。
特開２００２−２７０７０５号公報 特開２００３−２２９５６７号公報 特開２００２−１５１６８６号公報 特開２００２−１７０９５０号公報 特開２０００−２３６０９３号公報

本発明者の検討によれば、次のことが分かった。

不揮発性メモリのメモリトランジスタのゲート電極は、多結晶シリコン膜をパターニングすることにより形成され、その下部には、ゲート絶縁膜としてＯＮＯ膜が形成されているが、ゲート電極加工後の種々の酸化工程で、ゲート電極の下面の端部近傍が酸化してしまう。これにより、ＯＮＯ膜うちの上部側の酸化シリコン膜の膜厚が、ゲート電極の端部近傍で相対的に厚くなり、ゲート電極の下部の酸化シリコン膜（ＯＮＯ膜のうちの上部側の酸化シリコン膜）の膜厚が不均一化してしまう。

本発明者の検討によれば、メモリトランジスタのゲート電極の加工後の酸化工程のうち、特に、メモリトランジスタのゲート電極の側壁を酸化して保護膜としての酸化シリコン膜を形成する工程や、耐圧が異なる複数種類のＭＩＳＦＥＴを同じ半導体基板に形成する場合に、高耐圧用のＭＩＳＦＥＴの比較的厚いゲート絶縁膜を形成する際の酸化工程で、上記のようなゲート電極の下面の端部近傍の酸化が促進されることが分かった。

ゲート電極の端部近傍でＯＮＯ膜の上部側の酸化シリコン膜が相対的に厚い状態になっていると、そこに印加される電界が相対的に弱くなるため、メモリトランジスタの消去動作を行っても消去が充分には行われず、ゲート電極の端部近傍の下部においてＯＮＯ膜の窒化シリコン膜と下部側の酸化シリコン膜との界面に、電子が蓄積されていく。このため、書き換え動作を繰り返していくと、この蓄積された電子の影響で、書き換え後の読み出し電流が低下し、不揮発性メモリを有する半導体装置の性能を低下させる可能性がある。

本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、半導体基板上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる第１のＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成し、第１絶縁膜上に第１のＭＩＳＦＥＴのゲート電極を形成し、熱酸化と該熱酸化後のＣＶＤとにより酸化シリコンからなる第２のＭＩＳＦＥＴのゲート絶縁膜用の第２絶縁膜を形成し、酸化シリコンからなる第３のＭＩＳＦＥＴのゲート絶縁膜用の第３絶縁膜を形成するものである。そして、第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚が第３のＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚い。

また、本発明は、半導体基板上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる第１のＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成し、第１絶縁膜上に第１のＭＩＳＦＥＴのゲート電極を形成し、該ゲート電極のシリコンの露出部を急速熱酸化処理により酸化し、熱酸化と該熱酸化後のＣＶＤとにより酸化シリコンからなる第２のＭＩＳＦＥＴのゲート絶縁膜用の第２絶縁膜を形成し、酸化シリコンからなる第３のＭＩＳＦＥＴのゲート絶縁膜用の第３絶縁膜を形成するものである。そして、第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚が第３のＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚い。

また、本発明は、半導体基板上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる第１のＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成し、第１絶縁膜上に第１のＭＩＳＦＥＴのゲート電極を形成し、該ゲート電極のシリコンの露出部を急速熱酸化処理により酸化し、熱酸化と該熱酸化後のＣＶＤとにより酸化シリコンからなる第２のＭＩＳＦＥＴのゲート絶縁膜用の第２絶縁膜を形成し、熱酸化と該熱酸化後のＣＶＤとにより酸化シリコンからなる第３のＭＩＳＦＥＴのゲート絶縁膜用の第３絶縁膜を形成し、酸化シリコンからなる第４のＭＩＳＦＥＴのゲート絶縁膜用の第４絶縁膜を形成するものである。そして、第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚が第３のＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚くかつ第３のＭＩＳＦＥＴのゲート絶縁膜の膜厚が第４のＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚い。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の性能を向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図２〜図１４は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図１には、半導体装置の製造工程のうち、ゲート電極２０ａ形成工程からゲート電極２０ｂ，２０ｃ，２０ｄ形成工程までの工程フローが示されている。

まず、図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、不揮発性メモリのメモリセルとなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されるメモリセル形成領域１Ａ（第１の領域）を有している。半導体基板１は、更に、一般的なＭＩＳＦＥＴ(ここではｎチャネル型ＭＩＳＦＥＴを例示）が形成されるＭＩＳＦＥＴ形成領域１Ｂ（第３の領域）と、高耐圧系のＭＩＳＦＥＴ(ここではｎチャネル型ＭＩＳＦＥＴを例示)が形成される高耐圧ＭＩＳＦＥＴ形成領域１Ｃ（第２の領域）とを有している。後述するように、半導体基板１のメモリセル形成領域１Ａに形成されるＭＩＳＦＥＴにより、不揮発性メモリのメモリセルが形成され、ＭＩＳＦＥＴ形成領域１Ｂや高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴにより、周辺回路などが形成される。

次に、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。

次に、イオン注入法などを用いて、半導体基板１にｎ型半導体領域５、ｐ型半導体領域６、ｎ型半導体領域７およびｐ型半導体領域８を形成する。ｎ型半導体領域５は、ｎ型アイソレーション領域として機能することができる。ｐ型半導体領域６は、メモリセル形成領域１Ａのｐ型ウエル領域として機能することができる。ｎ型半導体領域７は、ｎ型アイソレーション領域として機能することができる。ｐ型半導体領域８は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｐ型ウエル領域として機能することができる。また、必要に応じて、ｐ型半導体領域６やｐ型半導体領域８の表層部分などにイオン注入法によって不純物を導入し、ｐ型半導体領域６およびｐ型半導体領域８に形成されるチャネル領域の不純物濃度を調整することもできる。

次に、図３に示されるように、メモリセル形成領域１Ａを含む半導体基板１上に絶縁膜（ゲート絶縁膜）１１を形成する。絶縁膜１１は、下から順に、酸化シリコン膜１１ａ、窒化シリコン膜１１ｂおよび酸化シリコン膜１１ｃの積層膜（ＯＮＯ膜）からなる。絶縁膜１１のうち、酸化シリコン膜１１ａ，１１ｃは、例えば酸化処理（熱酸化処理）により形成することができ、窒化シリコン膜１１ｂは、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成することができる。絶縁膜１１は、メモリセル形成領域１Ａに形成されるメモリトランジスタ（後述するＭＩＳＦＥＴ５０ａ）のゲート絶縁膜用の絶縁膜である。なお、酸化シリコン膜１１ａを熱酸化で形成した場合は、シリコンの露出部が酸化して酸化シリコン膜１１ａが形成されるので、酸化シリコンからなる素子分離領域２上には酸化シリコン膜１１ａは形成されないが、簡略化のため、図３では素子分離領域２上にも酸化シリコン膜１１ａを図示してある。酸化シリコン膜１１ａは、少なくとも、メモリセル形成領域１Ａのメモリトランジスタ（後述するＭＩＳＦＥＴ５０ａ）のゲート絶縁膜（後述するゲート絶縁膜２５ａ）形成予定領域を含む領域上に形成する。窒化シリコン膜１１ｂをＣＶＤ法により形成した場合、窒化シリコン膜１１ｂは、半導体基板１の主面の全面上に形成される。酸化シリコン膜１１ｃを熱酸化により形成した場合、窒化シリコン膜１１ｂの上層部分が酸化シリコン膜１１ｃとなる。

次に、図４に示されるように、半導体基板１の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜（シリコン膜）１５のようなシリコン膜を形成する。この多結晶シリコン膜１５に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜１５、導電性材料膜）とした後、多結晶シリコン膜１５上に絶縁膜１７を形成し、絶縁膜１７上にキャップ保護膜（絶縁膜）１８を形成する。絶縁膜１７は、例えば酸化シリコン膜およびその上の窒化シリコン膜の積層膜などからなる。キャップ保護膜１８は、例えば酸化シリコン膜などからなる。

次に、図５に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜（図示せず）をエッチングマスクとして用いて、キャップ保護膜１８、絶縁膜１７および多結晶シリコン膜１５をドライエッチングしてパターニング（パターン化、加工、選択的に除去）する。すなわち、メモリトランジスタ（後述するＭＩＳＦＥＴ５０ａ）のゲート加工を行う。これにより、パターニングされた多結晶シリコン膜１５からなるゲート電極２０ａが、メモリセル形成領域１Ａに形成される（ステップＳ１）。従って、ゲート電極２０ａは、シリコン膜を含有するゲート電極である。多結晶シリコン膜１５のドライエッチングの際には、絶縁膜１１の窒化シリコン膜１１ｂがエッチングストッパ膜として機能することができる。

次に、熱酸化処理を行って、図６に示されるように、パターニングされた多結晶シリコン膜１５（すなわちゲート電極２０ａ）の露出する側面（側壁）に、酸化シリコン膜からなる絶縁膜（酸化シリコン膜）２３を形成する（ステップＳ２）。すなわち、熱酸化処理により、ゲート電極２０ａのシリコンの露出部（ここでは側面）を酸化して酸化シリコン膜（絶縁膜２３）を形成する。

本実施の形態では、このステップＳ２の酸化工程を、ＲＴＯ（Rapid Thermal Oxidation：急速熱酸化）により行う。ＲＴＯは、熱源としてランプ（加熱用ランプ）を用いており、半導体基板１（半導体ウエハ）をランプ加熱するので、半導体基板１の昇温速度が速い。このため、ステップＳ２では、酸化処理をＲＴＯにより行うことで、半導体基板１を比較的短時間で熱酸化処理することができる。すなわち、ステップＳ２の酸化工程を比較的短時間で行うことができる。例えば、半導体基板１（半導体ウエハ）を乾燥酸素（ドライＯ_２）雰囲気中で加熱用ランプなどで加熱（ランプ加熱）することで、半導体基板１が比較的短時間で熱酸化処理されてシリコンの露出部が酸化され、それによって、ゲート電極２０ａの側面に酸化シリコン膜からなる絶縁膜２３が形成される。

ステップＳ２の酸化時間（熱酸化時間）は、２０秒程度以下であればより好ましく、例えば１０秒程度である。すなわち、ランプ加熱を用いた酸化時間２０秒以下の急速熱酸化処理（ＲＴＯ）により、ゲート電極２０ａのシリコンの露出部（すなわち側面）を酸化して酸化シリコン膜（絶縁膜２３）を形成することがより好ましい。また、ステップＳ２の酸化工程の熱処理温度（酸化温度）は、例えば１０００℃程度とすることができる。また、ステップＳ２で形成される絶縁膜２３の膜厚は、例えば３ｎｍ程度とすることができる。

次に、図７に示されるように、ゲート電極２０ａによって覆われずに露出する絶縁膜１１、特に窒化シリコン膜１１ｂを除去する（ステップＳ３）。この際、例えば熱りん酸などを用いて窒化シリコン膜１１ｂを除去することができる。ゲート電極２０ａの側壁には絶縁膜２３が形成されて保護されているので、熱りん酸などによる窒化シリコン１１ｂの除去（エッチング）工程で、ゲート電極２０ａがダメージを受けるのを防止することができる。ゲート電極２０ａの下には、絶縁膜１１が残存し、このゲート電極２０ａの下の絶縁膜１１により、メモリトランジスタ（後述するＭＩＳＦＥＴ５０ａ）のゲート絶縁膜２５ａが形成される。従って、ゲート絶縁膜２５ａは、下から順に酸化シリコン膜１１ａ、窒化シリコン膜１１ｂおよび酸化シリコン膜１１ｃの積層膜（ＯＮＯ膜）からなる。

次に、熱酸化処理（犠牲酸化）を行う（ステップＳ４）。この熱酸化処理により、ステップＳ３などでダメージを受けたゲート絶縁膜２５ａ（ゲート電極２０ａの端部の下部近傍のゲート絶縁膜２５ａ、特に絶縁膜１１ａ）を修復することができる。ステップＳ４の熱酸化処理は、例えば、半導体基板１（半導体ウエハ）を水蒸気（Ｈ_２Ｏ）を含む雰囲気中で例えば８００℃程度で熱処理することにより、行うことができる。このステップＳ４の熱酸化により形成され得る酸化膜（酸化シリコン膜）の厚みは、例えば６ｎｍ程度とすることができる。

次に、イオン注入法などを用いて、半導体基板１にｐ型半導体領域２７を形成する（ステップＳ５）。ｐ型半導体領域２７は、ＭＩＳＦＥＴ形成領域１Ｂのｐ型ウエル領域として機能することができる。その後、必要に応じて、キャップ保護膜１８を除去する。他の形態として、絶縁膜１１形成工程の前に、ｐ型半導体領域２７を形成することもできる。

次に、図８に示されるように、半導体基板１の表面に（すなわちｐ型半導体領域６，８，２７の表面に）、絶縁膜（酸化シリコン膜）３１を形成する（ステップＳ６）。絶縁膜３１は、酸化シリコン膜からなる。絶縁膜３１は、メモリセル形成領域１Ａに形成される制御用トランジスタ（後述するＭＩＳＦＥＴ５０ｂ）および高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成される高耐圧用ＭＩＳＦＥＴ（後述するＭＩＳＦＥＴ５０ｄ）のゲート絶縁膜用の絶縁膜である。

本実施の形態では、絶縁膜３１は、半導体基板１の主面（ｐ型半導体領域６，８，２７の表面）に、熱酸化処理により所定の厚みの熱酸化膜（熱酸化で形成された酸化シリコン膜）を形成した後、形成された熱酸化膜上に更にＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法で酸化シリコン膜を堆積させることにより形成する。従って、絶縁膜３１は、熱酸化膜（熱酸化法で形成された酸化シリコン膜）とその上のＣＶＤ酸化膜（ＣＶＤ法で形成された酸化シリコン膜）との積層膜により形成することができる。

すなわち、熱酸化とその後のＣＶＤにより、ステップＳ６の酸化工程を行う。ステップＳ６のうちの熱酸化は、例えば、半導体基板１（半導体ウエハ）を乾燥酸素（ドライＯ_２）雰囲気中で熱処理（ドライ酸化）することにより行うことができ、その熱処理温度（熱酸化温度）は、例えば８００℃程度とすることができる。ステップＳ６で形成された熱酸化膜（熱酸化法で形成された酸化シリコン膜）の厚みは、１〜１０ｎｍであることが好ましく、例えば５ｎｍ程度とすることができる。ステップＳ６で形成されたＣＶＤ酸化膜（ＣＶＤ法で形成された酸化シリコン膜）の厚みは、５ｎｍ以上であることが好ましく、例えば１４ｎｍ程度とすることができる。従って、熱酸化膜とＣＶＤ酸化膜との積層膜からなる絶縁膜３１の膜厚は、６ｎｍ以上であることが好ましく、例えば１９ｎｍ程度とすることができる。また、他の形態として、ステップＳ６のうちの熱酸化を、水蒸気（Ｈ_２Ｏ）含有雰囲気中での熱処理（ウェット酸化）などにより行うことも可能である。

次に、図９に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜（図示せず）をエッチングマスクとして用いて絶縁膜３１をエッチングする（ステップＳ７）。これにより、ＭＩＳＦＥＴ形成領域１Ｂのｐ型半導体領域２７上の絶縁膜３１を除去し、メモリセル形成領域１Ａのｐ型半導体領域６および高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｐ型半導体領域８上に絶縁膜３１を残す。

次に、半導体基板１の熱酸化処理を行うことにより、半導体基板１の主面上に酸化シリコン膜を形成する（ステップＳ８）。すなわち、熱酸化により、ステップＳ８の酸化工程を行う。これにより、図１０に示されるように、ＭＩＳＦＥＴ形成領域１Ｂのｐ型半導体領域２７上に酸化シリコン膜（熱酸化膜）からなる絶縁膜（酸化シリコン膜）３２がゲート絶縁膜として形成されるとともに、メモリセル形成領域１Ａのｐ型半導体領域６および高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｐ型半導体領域８上の絶縁膜３１が厚くなって絶縁膜３１ａとなる。絶縁膜３２は、ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ（後述するＭＩＳＦＥＴ５０ｃ）のゲート絶縁膜用の絶縁膜であり、その膜厚は、例えば４ｎｍ程度とすることができる。

ステップＳ８の熱酸化は、例えば、半導体基板１（半導体ウエハ）を水蒸気（Ｈ_２Ｏ）を含む雰囲気中で例えば７００℃程度で熱処理（ウェット酸化）することにより行うことができる。この水蒸気（Ｈ_２Ｏ）含有雰囲気中での熱処理後には、必要に応じて、例えば８５０℃程度で酸化窒素含有雰囲気中での熱処理（アニール）を行うこともできる。このステップＳ８の熱酸化により形成され得る酸化膜（酸化シリコン膜）の厚みは、ステップＳ６で形成された絶縁膜３１の膜厚（熱酸化膜およびＣＶＤ酸化膜の合計膜厚）よりも薄いことが好ましく、例えば１〜５ｎｍ程度とすることができる。この場合、ステップＳ８で形成された絶縁膜３２の膜厚は、例えば１〜５ｎｍ程度となり、絶縁膜３１ａの膜厚のうち、ステップＳ８で増加した分（ステップＳ８後の絶縁膜３１ａの厚みとステップＳ８前の絶縁膜３１の厚みとの差）は、例えば５ｎｍ程度以下となる。

絶縁膜３１ａは、ステップＳ６の熱酸化およびＣＶＤとステップＳ８の熱酸化により形成された酸化シリコン膜であり、絶縁膜３２は、ステップＳ８の熱酸化により形成された酸化シリコン膜である。絶縁膜３１ａの膜厚ｔ_１は、絶縁膜３２の膜厚ｔ_２よりも厚い（ｔ_１＞ｔ_２）。また、絶縁膜３１（３１ａ），３２の形成工程（ステップＳ６およびステップＳ８）で、絶縁膜１７を構成する窒化シリコン膜の上部に酸化シリコン膜が形成されるため、絶縁膜１７は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。また、絶縁膜３１（３１ａ），３２の形成工程（ステップＳ６およびステップＳ８）で、ゲート電極２０ａ上の酸化シリコン膜（すなわち絶縁膜２３）の厚みが厚くなる。

次に、図１１に示されるように、半導体基板１の主面の全面上に（すなわち絶縁膜３１ａ，３２上を含む領域上に）、導電性材料膜として例えば多結晶シリコン膜（シリコン膜）３５のようなシリコン膜を形成（堆積）する。この多結晶シリコン膜３５に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜３５、導電性材料膜）とした後、多結晶シリコン膜３５上にキャップ保護膜（絶縁膜）３６を形成する。キャップ保護膜３６は、例えば酸化シリコン膜などの絶縁膜からなる。

次に、図１２に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜（図示せず）をエッチングマスクとして用いて、キャップ保護膜３６および多結晶シリコン膜３５をドライエッチングしてパターニングする（ステップＳ９）。すなわち、ゲート加工を行う。これにより、パターニングされた多結晶シリコン膜３５からなるゲート電極２０ｂがメモリセル形成領域１Ａに形成され、パターニングされた多結晶シリコン膜３５からなるゲート電極２０ｃがＭＩＳＦＥＴ形成領域１Ｂに形成され、パターニングされた多結晶シリコン膜３５からなるゲート電極２０ｄが高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成される（ステップＳ９）。従って、ゲート電極２０ｂ，２０ｃ，２０ｄは、シリコン膜を含有するゲート電極である。ゲート電極２０ｂの下の絶縁膜３１ａがゲート絶縁膜２５ｂとなり、ゲート電極２０ｃの下の絶縁膜３２がゲート絶縁膜２５ｃとなり、ゲート電極２０ｄの下の絶縁膜３１ａがゲート絶縁膜２５ｄとなる。

従って、絶縁膜３１ａの膜厚ｔ_１がゲート絶縁膜２５ｂ，２５ｄの膜厚に対応し、絶縁膜３２の膜厚ｔ_２がゲート絶縁膜２５ｃの膜厚に対応する。上記のように、絶縁膜３１ａの膜厚ｔ_１は絶縁膜３２の膜厚ｔ_２よりも厚い（ｔ_１＞ｔ_２）ので、メモリセル形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのゲート絶縁膜２０ｂ，２０ｄの膜厚は、ＭＩＳＦＥＴ形成領域１Ｂのゲート絶縁膜２５ｃの膜厚よりも相対的に厚くなる。

なお、多結晶シリコン膜３５のドライエッチング工程後、ゲート電極２０ａの側壁上にサイドウォール状に多結晶シリコン膜３５が残存した場合は、ゲート電極２０ａ近傍を露出し、他の領域を覆うフォトレジスト膜（図示せず）をエッチングマスクとしたエッチングによって、除去することができる。この際、必要に応じて、ゲート電極２０ａの側壁上の絶縁膜２３を除去することも可能である。

次に、図１３に示されるように、ｎ型不純物をイオン注入することなどにより、メモリセル形成領域１Ａのゲート電極２０ａ，２０ｂの両側の領域にｎ型半導体領域４１ａを形成し、ＭＩＳＦＥＴ形成領域１Ｂのゲート電極２０ｃの両側の領域にｎ型半導体領域４２ａを形成し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのゲート電極２０ｄの両側の領域にｎ型半導体領域４３ａを形成する。イオン注入するｎ型不純物としては、例えばリン（Ｐ）などを用いることができる。ｎ型半導体領域４１ａ、ｎ型半導体領域４２ａおよびｎ型半導体領域４３ａは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。

次に、半導体基板１上に絶縁膜（例えば酸化シリコン膜）を堆積し、その絶縁膜を異方的にエッチング（エッチバック）することなどにより、その絶縁膜をゲート電極２０ａ，２０ｂ，２０ｃ，２０ｄの側壁に残し、サイドウォール（側壁スペーサ、サイドウォールスペーサ）４４を形成する。また、このサイドウォール４４形成の際の異方性エッチング工程で、ゲート電極２０ａ上の絶縁膜１７と、ゲート電極２０ｂ，２０ｃ，２０ｄ上のキャップ保護膜３６とが除去され得る。また、サイドウォール４４と絶縁膜２３とは酸化シリコンで形成されているので、図１３では、簡略化のために、ゲート電極２０ａの側壁に形成されたサイドウォール４４に、絶縁膜２３を含めて図示している。

次に、例えばリン（Ｐ）などのｎ型不純物のイオン注入を行う。これにより、ソース・ドレインとして、メモリセル形成領域１Ａのゲート電極２０ａ，２０ｂおよびサイドウォール４４の両側の領域にｎ^＋型半導体領域４１ｂを形成し、ＭＩＳＦＥＴ形成領域１Ｂのゲート電極２０ｃおよびサイドウォール４４の両側の領域にｎ^＋型半導体領域４２ｂを形成し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのゲート電極２０ｄおよびサイドウォール４４の両側の領域にｎ^＋型半導体領域４３ｂを形成する。ｎ^＋型半導体領域４１ｂ、ｎ^＋型半導体領域４２ｂおよびｎ^＋型半導体領域４３ｂは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。ｎ^＋型半導体領域４１ｂはｎ型半導体領域４１ａよりも不純物濃度が高く、ｎ^＋型半導体領域４２ｂは、ｎ型半導体領域４２ａよりも不純物濃度が高く、ｎ^＋型半導体領域４３ｂは、ｎ型半導体領域４３ａよりも不純物濃度が高い。

このようにして、メモリセル形成領域１Ａにおいてはメモリセルを構成するＭＩＳＦＥＴ５０ａとＭＩＳＦＥＴ５０ｂとが形成され、ＭＩＳＦＥＴ形成領域１Ｂにはｎチャネル型のＭＩＳＦＥＴ５０ｃが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃには、ｎチャネル型のＭＩＳＦＥＴ５０ｄが形成される。ゲート電極２０ａおよびゲート絶縁膜２５ａがＭＩＳＦＥＴ５０ａのゲート電極およびゲート絶縁膜に対応する。また、ゲート電極２０ｂおよびゲート絶縁膜２５ｂがＭＩＳＦＥＴ５０ｂのゲート電極およびゲート絶縁膜に対応し、ゲート電極２０ｃおよびゲート絶縁膜２５ｃがＭＩＳＦＥＴ５０ｃのゲート電極およびゲート絶縁膜に対応し、ゲート電極２０ｄおよびゲート絶縁膜２５ｄがＭＩＳＦＥＴ５０ｄのゲート電極およびゲート絶縁膜に対応する。

ＭＩＳＦＥＴ５０ａは、そのゲート絶縁膜２５ａ（絶縁膜１１）が酸化シリコン膜１１ａ、窒化シリコン膜１１ｂおよび酸化シリコン膜１１ｃの積層膜（ＯＮＯ膜）からなり、窒化シリコン膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有しており、不揮発性メモリ用のトランジスタ（メモリトランジスタ）である。ＭＩＳＦＥＴ５０ｂは、ＭＩＳＦＥＴ５０ａのスイッチまたは制御用のトランジスタである。ＭＩＳＦＥＴ形成領域１ＢのＭＩＳＦＥＴ５０ｃや高耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴ５０ｄは、例えば周辺回路のトランジスタである。

上記のように、高耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴ５０ｄのゲート絶縁膜２５ｄの膜厚は、ＭＩＳＦＥＴ形成領域１ＢのＭＩＳＦＥＴ５０ｃのゲート絶縁膜２５ｃの膜厚よりも相対的に厚い。このため、高耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴ５０ｄは、ＭＩＳＦＥＴ形成領域１ＢのＭＩＳＦＥＴ５０ｃよりも耐圧性が高い。

次に、ゲート電極２０ａ，２０ｂ，２０ｃ，２０ｄおよびｎ^＋型半導体領域４１ｂ，４２ｂ，４３ｂの表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極２０ａ，２０ｂ，２０ｃ，２０ｄおよびｎ^＋型半導体領域４１ｂ，４２ｂ，４３ｂの表面に、それぞれ金属シリサイド膜（例えばコバルトシリサイド（ＣｏＳｉ_２））５１を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。

次に、半導体基板１上に絶縁膜６１を形成する。すなわち、ゲート電極２０ａ，２０ｂ，２０ｃ，２０ｄを覆うように、金属シリサイド膜５１上を含む半導体基板１上に、絶縁膜６１を形成する。絶縁膜６１は、例えば相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。絶縁膜６１を酸化シリコン膜の単体膜などとすることもできる。絶縁膜６１は層間絶縁膜として機能することができる。

次に、フォトリソグラフィ法を用いて絶縁膜６１上に形成したフォトレジスト膜（図示せず）をエッチングマスクとして、絶縁膜６１をドライエッチングすることにより、ｎ^＋型半導体領域（ソース、ドレイン）４１ｂ，４２ｂ，４３ｂの上部などにコンタクトホール（開口部）６２を形成する。コンタクトホール６２の底部では、半導体基板１の主面の一部、例えばｎ^＋型半導体領域４１ｂ，４２ｂ，４３ｂ（の表面上の金属シリサイド膜５１）の一部や、ゲート電極２０ａ，２０ｂ，２０ｃ，２０ｄ（の表面上の金属シリサイド膜５１）の一部などが露出される。

次に、コンタクトホール６２内に、タングステン（Ｗ）などからなるプラグ６３を形成する。プラグ６３は、例えば、コンタクトホール６２の内部を含む絶縁膜６１上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール６２を埋めるように形成し、絶縁膜６１上の不要なタングステン膜およびバリア膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成することができる。

次に、プラグ６３が埋め込まれた絶縁膜６１上に、配線（第１配線層）６４を形成する。例えば、プラグ６３が埋め込まれた絶縁膜６１上に、タングステン（Ｗ）膜を形成し、フォトリソグラフィ法およびドライエッチング法などを用いてこのタングステン膜をパターニングすることにより、配線６４を形成することができる。配線６４は、プラグ６３を介してｎ^＋型半導体領域４１ｂ，４２ｂ，４３ｂや、ゲート電極２０ａ，２０ｂ，２０ｃ，２０ｄなどと電気的に接続される。配線６４は、上記のようなタングステン配線に限定されず種々変更可能であり、例えばアルミニウム配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。

次に、本実施の形態の効果について、より詳細に説明する。

ステップＳ１のメモリトランジスタ（ＭＩＳＦＥＴ５０ａ）のゲート加工（多結晶シリコン膜１５のパターニング）を行った後、ステップＳ２，Ｓ４，Ｓ６，Ｓ８で酸化工程（酸化シリコン膜の形成工程）を行う必要がある。

ステップＳ１で加工されたゲート電極２０ａは、シリコン膜を含有するゲート電極であり、パターニングされた多結晶シリコン膜１５からなる。ステップＳ２の酸化工程は、ステップＳ１で加工されたゲート電極２０ａが、ステップＳ３のエッチング工程でダメージを受けないようにするために、ゲート電極２０ａのシリコンの露出部を酸化して酸化シリコン膜（絶縁膜２３）を形成するために行われる。絶縁膜１１のうちの窒化シリコン膜１１ｂをエッチングするには、熱りん酸などを用いる必要があるが、この熱りん酸によるエッチングの際に、シリコンの露出部があると、そこがダメージを受けてしまう。本実施の形態では、ステップＳ２の酸化工程によりゲート電極２０ａのシリコンの露出部（側壁）に絶縁膜２３を形成することで、絶縁膜２３がステップＳ３でゲート電極２０ａの保護膜として機能し、ゲート電極２０ａがダメージを受けるのを防止することができる。また、窒化シリコン膜１１ｂは、不揮発性のメモリトランジスタ（ＭＩＳＦＥＴ５０ａ）の電荷蓄積層として機能するが、ゲート電極２０ａの下部以外の領域では不要であるため、ステップＳ３で不要な窒化シリコン膜１１ｂ（ゲート電極２０ａの下部以外の窒化シリコン膜１１ｂ）を除去することができる。

ステップＳ４の酸化工程は、犠牲酸化処理であり、ステップＳ４の酸化工程により、ゲート電極２０ａの端部の下部近傍のゲート絶縁膜２５ａ（酸化シリコン膜１１ａ）を修復することができる。

また、本実施の形態では、厚みが異なるゲート絶縁膜を形成する必要があるため、ゲート絶縁膜形成用の酸化工程をステップＳ６およびステップＳ８に分けて行う。ステップＳ６およびステップＳ８により、相対的に厚い酸化シリコン膜（絶縁膜３１ａ）からなるゲート絶縁膜２０ｂ，２０ｄを形成し、ステップＳ８により、相対的に薄い酸化シリコン膜（絶縁膜３２）からなるゲート絶縁膜２０ｃを形成することができる。

本発明者の検討によれば、ステップＳ１のメモリトランジスタ（ＭＩＳＦＥＴ５０ａ）のゲート加工後の種々の酸化工程により、ゲート電極２０ａの端部近傍において、酸化シリコン膜がバーズビーク状に形成される可能性があることが分かった。

図１５は、比較例の製造工程で形成されたゲート電極２０ａ近傍の状態を模式的に示す要部断面図である。図１６は、比較例の製造工程における各酸化工程の酸化条件を示す説明図（表）である。図１７は、本実施の形態の製造工程で形成されたゲート電極２０ａ近傍の状態を模式的に示す要部断面図である。図１８は、本実施の形態の製造工程における各酸化工程の酸化条件を示す説明図（表）である。なお、図１５および図１７では、簡略化のために、サイドウォール４４や絶縁膜６１などは図示を省略している。

比較例の半導体装置の製造工程では、図１６に示されるように、ステップＳ２の酸化工程は、一般的な酸化炉の炉体中で行い、ステップＳ６は、熱酸化のみにより行っている。それに対して、本実施の形態の半導体装置の製造工程では、ステップＳ２の酸化工程は、ＲＴＯ（Rapid Thermal Oxidation：急速熱酸化）により行い、ステップＳ６は、熱酸化とその後のＣＶＤとにより行っている。

図１６に示されるような比較例の製造工程で半導体装置を製造した場合、図１５に示されるように、ゲート電極２０ａ（多結晶シリコン膜１５）が、その下面の端部近傍において、ステップＳ２、Ｓ４，Ｓ６，Ｓ８の酸化工程で酸化し、酸化シリコン膜１１ｃの膜厚が、ゲート電極の端部近傍で相対的に厚くなってしまう。すなわち、ゲート電極２０ａの下面の端部近傍でゲート電極２０ａを構成するシリコンが酸化して酸化シリコン膜となった分だけ、酸化シリコン膜１１ｃの厚みが部分的に厚くなってゲート電極２０ａの下部の酸化シリコン膜１１ｃの膜厚が不均一化してしまう。これにより、ゲート電極２０ａの端部近傍での酸化シリコン膜１１ｃの厚みｔ_３が、ゲート電極２０ａの中央部近傍での酸化シリコン膜１１ｃの厚みｔ_４よりも厚くなり（ｔ_３＞ｔ_４）、ゲート電極２０ａの端部近傍で酸化シリコン膜１１ｃがいわゆるバーズビーク形状となってしまう。特に、ステップＳ４，Ｓ６，Ｓ８に比べてステップＳ２の熱酸化の酸化温度が高いことから、ステップＳ２において、ゲート電極２０ａの下面の端部近傍での酸化が促進されやすい。また、ステップＳ２，Ｓ４，Ｓ８に比べてステップＳ６で形成する熱酸化膜の膜厚が厚いことから、ステップＳ６においては酸化時間が長くなり、ゲート電極２０ａの下面の端部近傍の酸化が促進されやすい。このため、比較例の製造工程では、ゲート電極２０ａの端部近傍での酸化シリコン膜１１ｃの厚みｔ_３とゲート電極２０ａの中央部近傍での酸化シリコン膜１１ｃの厚みｔ_４の差（｜ｔ_３−ｔ_４｜）が大きくなりやすい。

それに対して、本実施の形態では、図１８にも示されるように、ステップＳ２の酸化工程をＲＴＯにより行っており、比較的短時間で行うことができる。このため、ステップＳ２の酸化工程では、酸化温度は比較的高温（例えば１０００℃程度）であるが、酸化時間が例えば１０秒程度と比較的短いため、酸化種がゲート電極２０ａの下の奥深くには進入せず、ステップＳ２におけるゲート電極２０ａの下面の端部近傍での酸化を抑制することができる。

更に、本実施の形態では、図１８にも示されるように、ステップＳ６の酸化工程を、熱酸化とその後のＣＶＤとにより行っている。熱酸化工程では、酸化種がゲート電極２０ａと酸化シリコン膜１１ｃとの界面などに進入してゲート電極２０ａの下部と反応し、ゲート電極２０ａの下面の端部近傍が酸化される可能性があるが、ＣＶＤ工程では、半導体基板１の温度が熱酸化工程の温度よりもかなり低いので、ゲート電極２０ａの下面端部近傍はほとんど酸化されない。このため、ステップＳ６を熱酸化のみによって行った場合（図１５および図１６の比較例の場合）に比べて、本実施の形態のようにステップＳ６の酸化工程を熱酸化とその後のＣＶＤにより行った方が、熱酸化時間を短縮でき、あるいは熱酸化温度を低くできるので、ステップＳ６におけるゲート電極２０ａの下面の端部近傍の酸化を抑制することができる。

また、本実施の形態とは異なり、ステップＳ６においてＣＶＤ法のみによって絶縁膜３１を形成することも考えられるが、この場合（絶縁膜３１がＣＶＤ酸化膜のみで構成される場合）、ＣＶＤ酸化膜からなる絶縁膜３１（３１ａ）とｐ型半導体領域８との界面に界面準位が形成されやすく、ゲート絶縁膜２５ｂ，２５ｄの機能に不具合を生じてしまう可能性がある。

それに対して、本実施の形態では、ステップＳ６の酸化工程を、熱酸化とその後のＣＶＤとにより行い、絶縁膜３１を熱酸化膜とその上のＣＶＤ酸化膜との積層膜により構成している。このため、ゲート絶縁膜２５ｂ，２５ｄの最下層部が熱酸化膜により構成され、この熱酸化膜がｐ型半導体領域６，８と接触してゲート絶縁膜２５ｂ，２５ｄとｐ型半導体領域６，８との界面を形成することになる。従って、ゲート絶縁膜２５ｂ，２５ｄとｐ型半導体領域６，８との界面に界面準位が形成されるのを防止でき、ゲート絶縁膜２５ｂ，２５ｄにゲート絶縁膜としての機能をより的確に発揮させることができる。

また、ステップＳ６では、熱酸化とその後のＣＶＤにより、熱酸化膜とその上のＣＶＤ酸化膜の積層膜からなる絶縁膜３１を形成するが、絶縁膜３１のうちの熱酸化膜の厚みは、１〜１０ｎｍであることがより好ましい。絶縁膜３１のうちの熱酸化膜の厚みを１ｎｍ以上とすることで、ｐ型半導体領域６，８上に確実に熱酸化膜を形成してゲート絶縁膜２５ｂ，２５ｄとｐ型半導体領域６，８との界面に界面準位が形成されるのをより的確に防止することができる。また、絶縁膜３１のうちの熱酸化膜の厚みを１０ｎｍ以下とすることで、熱酸化中のゲート電極２０ａの下面の端部近傍の酸化をより的確に抑制することができる。また、絶縁膜３１のうちのＣＶＤ酸化膜の厚み（堆積厚み）は、５ｎｍ以上であることがより好ましい。これにより、ゲート電極２０ａの下面の端部近傍の酸化を抑制しながら絶縁膜３１の厚みを厚くすることができ、比較的厚いゲート絶縁膜が必要な高耐圧用のＭＩＳＦＥＴをより的確に形成することができる。

また、高耐圧用のＭＩＳＦＥＴ５０ｄのゲート絶縁膜２０ｄとなる絶縁膜３１ａは、その厚みを比較的厚くする必要がある。絶縁膜３１の膜厚は、ステップＳ６で形成された絶縁膜３１の膜厚と、ステップＳ８での絶縁膜３１の膜厚の増加分との合計である。本実施の形態では、絶縁膜３１を熱酸化膜とＣＶＤ酸化膜との積層膜により形成し、ＣＶＤ酸化膜により絶縁膜３１の膜厚を厚くすることができる。このため、ステップＳ６の熱酸化工程の熱酸化温度を高くしたり、あるいは熱酸化時間を長くしたりせずとも、ステップＳ６で形成されるＣＶＤ酸化膜の膜厚を厚くすることで、絶縁膜３１ａの膜厚を厚くすることができる。このため、ゲート電極２０ａの下面の端部近傍の酸化の抑制（すなわちゲート電極２０ａの下部の酸化シリコン膜１１ｃの膜厚の均一化）と、ゲート絶縁膜２０ｂ，２０ｄの厚膜化との両立が可能となる。

このように、本実施の形態では、ステップＳ２の酸化工程をＲＴＯにより比較的短時間で行い、ステップＳ６の酸化工程を、熱酸化とその後のＣＶＤとにより行っているので、ゲート電極２０ａの下面の端部近傍の酸化を抑制または防止でき、ゲート電極２０ａの端部近傍において酸化シリコン膜１１ｃが相対的に厚くなってバーズビーク形状となってしまうのを抑制または防止することができる。このため、本実施の形態では、図１７に示されるように、ゲート電極２０ａの下部の酸化シリコン膜１１ｃの膜厚をより均一化することができる。すなわち、図１５の比較例の場合に比べて、本実施の形態では、図１７に示されるように、ゲート電極２０ａの端部近傍での酸化シリコン膜１１ｃの厚みｔ_３を、ゲート電極２０ａの中央部近傍での酸化シリコン膜１１ｃの厚みｔ_４に近いものとすることができ、ゲート電極２０ａの下部の酸化シリコン膜１１ｃの厚みｔ_３と厚みｔ_４の差（｜ｔ_３−ｔ_４｜）をより小さくすることができる。

次に、ゲート電極２０ａの端部近傍において、酸化シリコン膜１１ｃが相対的に厚くなってバーズビーク状に形成された場合の問題点について説明する。

図１９は、書き換えを繰り返したときのメモリセル形成領域１Ａのメモリセルの読み出し電流を示すグラフである。図１９のグラフの横軸は、メモリセルの書き換え回数に対応し、図１９のグラフの縦軸は、消去側のメモリ読み出し電流Ｉｄｓに対応する。また、図１９のグラフには、図１５および図１６に示される比較例の場合（図１９では「比較例」として黒三角で示してある）と、本実施の形態の製造工程で製造した場合（図１９では「本実施の形態」として黒丸で示してある）とが示されている。

図１５の比較例のように、ゲート電極２０ａの端部近傍で酸化シリコン膜１１ｃが相対的に厚い場合（バーズビーク量が大きい場合）、ゲート電極２０ａの端部近傍の酸化シリコン膜１１ａに印加される電界が相対的に弱くなる。このため、メモリトランジスタ（ＭＩＳＦＥＴ５０ａ）の消去動作を行っても消去が充分には行われず、ゲート電極２０ａの端部近傍において酸化シリコン膜１１ａと窒化シリコン膜１１ｂとの間に、図１５に示されるように、電子７１が蓄積されていく。このため、図１９の比較例（黒三角）で示されるように、書き換え動作を繰り返していくと、この蓄積された電子７１の影響で、書き換え後の読み出し電流Ｉｄｓが低下していく。この蓄積された電子７１の影響による書き換え後の読み出し電流の低下を防止するには、ｎ型半導体領域４１ａ形成のためのイオン注入を斜めイオン注入により行い、ｎ型半導体領域４１ａとゲート電極２０ａとのオーバーラップ量を大きくすることが有効である。しかしながら、ｎ型半導体領域４１ａとゲート電極２０ａとのオーバーラップ量を大きくすると、短チャネル特性が低下し、ゲート長を短くすることができなくなる。

本実施の形態では、上記のように、ゲート電極２０ａの下面の端部近傍の酸化を抑制または防止でき、最終的に形成されたゲート電極２０ａの端部近傍において、酸化シリコン膜１１ｃが相対的に厚くなってバーズビーク形状となるのを抑制または防止することができる。すなわち、最終的に形成されたゲート電極２０ａの下部の酸化シリコン膜１１ｃの膜厚を均一化できる。このため、ゲート電極２０ａの端部近傍の酸化シリコン膜１１ａに印加される電界が弱くなるのを抑制または防止して、酸化シリコン膜１１ｃに印加される電界を均一化できる。従って、メモリトランジスタ（ＭＩＳＦＥＴ５０ａ）の消去動作を行ったときに消去が充分に行われ、ゲート電極２０ａの端部近傍において酸化シリコン膜１１ａと窒化シリコン膜１１ｂとの界面に電子が蓄積されるのを防止できる。すなわち、消去動作後に酸化シリコン膜１１ａと窒化シリコン膜１１ｂとの界面に電子が蓄積された状態となってしまうのを防止できる。このため、図１９の本実施の形態（黒丸）で示されるように、書き換え動作を繰り返しても、書き換え後の読み出し電流Ｉｄｓが低下するのを抑制または防止できる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。

また、本実施の形態では、ｎ型半導体領域４１ａ形成のためのイオン注入を斜めイオン注入により行う必要がなく、ｎ型半導体領域４１ａとゲート電極２０ａとのオーバーラップ量を大きくしなくともよいので、短チャネル効果を向上でき、またゲート長を短くすることが可能になる。また、書き換えによる読み出し電流の低下を抑制または防止できるので、メモリトランジスタ（ＭＩＳＦＥＴ５０ａ）のソース・ドレイン間の距離を小さくすることが可能になる。これにより、メモリセル形成領域１Ａに形成される不揮発性メモリのメモリセルを小さくすることができ、不揮発性メモリを有する半導体装置の大容量化や小型化が可能になる。

また、ゲート電極２０ａの端部近傍において酸化シリコン膜１１ｃが相対的に厚くなってバーズビーク形状となっていると、ゲート絶縁膜２５ａの端部近傍で多結晶シリコン膜３５のエッチング残りが生じやすい。ゲート絶縁膜２５ａの端部近傍に多結晶シリコン膜３５のエッチング残りがあると、メモリセルの書き換え動作を繰り返したときに、この多結晶シリコン膜３５のエッチング残り部分に電子が蓄積されていき、読み出し電流が低下する可能性がある。本実施の形態では、ゲート電極２０ａの端部近傍において酸化シリコン膜１１ｃが相対的に厚くなってバーズビーク形状となるのを抑制または防止しているので、ゲート絶縁膜２５ａの端部近傍に、多結晶シリコン膜３５のエッチング残りが残存するのを防止することができる。これにより、メモリセルの書き換え動作を繰り返したときに、読み出し電流が低下するのを抑制または防止することができる。

また、ステップＳ２の酸化工程をＲＴＯにより比較的短時間で行うことと、ステップＳ６の酸化工程を熱酸化とその後のＣＶＤとにより行うこととは、それぞれ単独で行った場合であっても、図１５および図１６の比較例の場合に比べて、ゲート電極２０ａの下面の端部近傍の酸化の抑制効果を得ることができる。これにより、図１５および図１６の比較例の場合に比べて、書き換え動作を繰り返したときに読み出し電流が低下する現象を抑制できる。しかしながら、ステップＳ２の酸化工程をＲＴＯにより比較的短時間で行うことと、ステップＳ６の酸化工程を熱酸化とその後のＣＶＤとにより行うことの両方を行うことで、ゲート電極２０ａの下面の端部近傍の酸化の抑制効果が極めて顕著となり、ゲート電極２０ａ下部の酸化シリコン膜１１ｃの膜厚の均一化の効果が顕著となる。すなわち、ゲート電極２０ａの端部近傍において酸化シリコン膜１１ｃが相対的に厚くなってバーズビーク形状となるのを抑制するには、ステップＳ２の酸化工程をＲＴＯにより比較的短時間で行うことと、ステップＳ６の酸化工程を熱酸化とその後のＣＶＤとにより行うことの両方を行うことが、極めて有効である。書き換え動作を繰り返したときに読み出し電流が低下する現象を抑制するには、ゲート電極２０ａの下部の酸化シリコン膜１１ｃの膜厚を均一化し、上記厚みｔ_３と厚みｔ_４の差（｜ｔ_３−ｔ_４｜）を小さくすることが重要である。このため、本実施の形態のように、ステップＳ２の酸化工程をＲＴＯにより比較的短時間で行うことと、ステップＳ６の酸化工程を熱酸化とその後のＣＶＤとにより行うことの両方を行うことで、書き換え動作を繰り返したときに読み出し電流が低下する現象をより効果的に抑制することができ、優れた性能の不揮発性メモリを有する半導体装置を製造することが可能となる。

（実施の形態２）
上記実施の形態１では、半導体基板１のメモリセル形成領域１Ａに不揮発性メモリのメモリセルとなるＭＩＳＦＥＴ５０ａ，５０ｂが形成され、ＭＩＳＦＥＴ形成領域１Ｂに一般的なＭＩＳＦＥＴ５０ｃが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧系のＭＩＳＦＥＴ５０ｄが形成されていた。本実施の形態では、それらに加えて、更に、半導体基板１の中耐圧ＭＩＳＦＥＴ形成領域１Ｄに中耐圧系のＭＩＳＦＥＴ５０ｅも形成される。

図２０は、本実施の形態の半導体装置の製造工程を示す工程フロー図であり、上記実施の形態１の図１に対応するものである。図２１〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図２０には、半導体装置の製造工程のうち、ゲート電極２０ａ形成工程からゲート電極２０ｂ，２０ｃ，２０ｄ，２０ｅ形成工程までの工程フローが示されている。

本実施の形態の半導体装置が形成される半導体基板１は、上記実施の形態１と同様のメモリセル形成領域１Ａ、ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃに加えて、更に、中耐圧ＭＩＳＦＥＴ形成領域１Ｄを有している。中耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴ５０ｅの耐圧は、ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ５０ｃの耐圧よりも高く、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴ５０ｄの耐圧よりも低い。

本実施の形態では、イオン注入法などを用いて半導体基板１の中耐圧ＭＩＳＦＥＴ形成領域１Ｄにｐ型ウエル領域として機能するｐ型半導体領域９を形成したこと以外は、上記実施の形態１とほぼ同様の工程をおこなって、上記図７に対応する図２１の構造を得る。

次に、上記実施の形態１のステップＳ６と同様にして、図２２に示されるように、半導体基板１の表面に（すなわちｐ型半導体領域６，８，９，２７の表面に）、酸化シリコン膜からなる絶縁膜３１を形成する（ステップＳ６）。絶縁膜３１は、メモリセル形成領域１Ａに形成されるＭＩＳＦＥＴ５０ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴ５０ｄのゲート絶縁膜２５ｂ，２５ｄ用の絶縁膜である。絶縁膜３１の形成法は、上記実施の形態１とほぼ同様であり、熱酸化により所定の厚みの熱酸化膜（酸化シリコン膜）を形成した後、形成された熱酸化膜（酸化シリコン膜）上に更にＣＶＤ法で酸化シリコン膜を堆積させることにより形成する。すなわち、熱酸化とその後のＣＶＤにより、ステップＳ６の酸化工程を行う。

しかし、後述するように、本実施の形態では前述の実施の形態１に比べて、中耐圧ＭＩＳＦＥＴのゲート絶縁膜形成のために絶縁膜３３を形成する工程を追加しているため、前述の実施の形態１と同様のステップＳ６工程で形成した場合、高耐圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚が厚く形成されてしまう。すなわち、前述の実施の形態１の絶縁膜３１の膜厚にする必要はない。また、ＣＶＤ法による酸化膜の堆積は膜厚のバラツキが大きくなる恐れがある。したがって、本実施の形態においては、ステップＳ６の工程を熱酸化法のみにより行い、絶縁膜３１を単層の酸化シリコン膜で形成することもできる。

次に、図２３に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜（図示せず）をエッチングマスクとして用いて絶縁膜３１をエッチングする（ステップＳ７ａ）。これにより、本実施の形態では、ＭＩＳＦＥＴ形成領域１Ｂのｐ型半導体領域２７上と中耐圧ＭＩＳＦＥＴ形成領域１Ｄのｐ型半導体領域９上の絶縁膜３１を除去し、メモリセル形成領域１Ａのｐ型半導体領域６および高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｐ型半導体領域８上に絶縁膜３１を残す。

次に、図２４に示されるように、半導体基板１の主面上に酸化シリコン膜を形成する（ステップＳ２１）。ステップＳ２１の酸化シリコン膜の形成工程は、前述の実施の形態１のステップＳ６と同様に、熱酸化とその後のＣＶＤにより行う。すなわち、ステップＳ２１では、熱酸化により所定の厚みの熱酸化膜（熱酸化法で形成した酸化シリコン膜）を形成した後、形成された熱酸化膜上に更にＣＶＤ法で酸化シリコン膜を堆積させる。これにより、ＭＩＳＦＥＴ形成領域１Ｂのｐ型半導体領域２７および中耐圧ＭＩＳＦＥＴ形成領域１Ｄのｐ型半導体領域９上に、熱酸化膜とその上のＣＶＤ酸化膜との積層膜からなる絶縁膜（酸化シリコン膜）３３が形成されるとともに、メモリセル形成領域１Ａのｐ型半導体領域６および高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｐ型半導体領域８上の絶縁膜３１が厚くなって絶縁膜３１ｂとなる。絶縁膜３３は、酸化シリコン膜からなり、中耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されるＭＩＳＦＥＴ５０ｅのゲート絶縁膜２５ｅ用の絶縁膜である。

次に、図２５に示されるように、フォトリソグラフィ法を用いて形成したフォトレジスト膜（図示せず）をエッチングマスクとして用いて絶縁膜３３をエッチングする（ステップＳ２２）。これにより、ＭＩＳＦＥＴ形成領域１Ｂのｐ型半導体領域２７上の絶縁膜３３を除去し、中耐圧ＭＩＳＦＥＴ形成領域１Ｄのｐ型半導体領域９上の絶縁膜３３とメモリセル形成領域１Ａのｐ型半導体領域６および高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｐ型半導体領域８上の絶縁膜３１ｂとを残す。

次に、図２６に示されるように、上記実施の形態１のステップＳ８と同様にして、半導体基板１の熱酸化処理を行うことにより、半導体基板１の主面上に酸化シリコン膜を形成する（ステップＳ８）。これにより、ＭＩＳＦＥＴ形成領域１Ｂのｐ型半導体領域２７上に酸化シリコン膜（熱酸化膜）からなる絶縁膜３２が形成されるとともに、中耐圧ＭＩＳＦＥＴ形成領域１Ｄのｐ型半導体領域９上の絶縁膜３３が厚くなって絶縁膜３３ａとなり、メモリセル形成領域１Ａのｐ型半導体領域６および高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｐ型半導体領域８上の絶縁膜３１ｂが厚くなって絶縁膜３１ｃとなる。すなわち、熱酸化により、ステップＳ８の酸化工程を行う。絶縁膜３２は、ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ５０ｃのゲート絶縁膜２５ｃ用の絶縁膜である。

絶縁膜３１ｃは、ステップＳ６の熱酸化およびＣＶＤとステップＳ２１の熱酸化およびＣＶＤとステップＳ８の熱酸化により形成された酸化シリコン膜である。絶縁膜３３ａは、ステップＳ２１の熱酸化およびＣＶＤとステップＳ８の熱酸化により形成された酸化シリコン膜である。絶縁膜３２は、ステップＳ８の熱酸化により形成された酸化シリコン膜である。従って、絶縁膜３１ｃの膜厚ｔ_１１は、絶縁膜３３ａの膜厚ｔ_１２よりも厚く、絶縁膜３３ａの膜厚ｔ_１２は、絶縁膜３２の膜厚ｔ_１３よりも厚くなる（ｔ_１１＞ｔ_１２＞ｔ_１３）。一例として、絶縁膜３１ｃの膜厚ｔ_１１を１９ｎｍ程度、絶縁膜３３ａの膜厚ｔ_１２を１２ｎｍ程度、絶縁膜３２の膜厚ｔ_１３を４ｎｍ程度とすることができる。

次に、上記実施の形態１とほぼ同様に、図２７に示されるように、半導体基板１の主面の全面上に多結晶シリコン膜３５およびキャップ保護膜３６を形成して、これらをパターニングすることにより、パターニングされた多結晶シリコン膜３５からなるゲート電極２０ｂ，２０ｃ，２０ｄ，２０ｅを形成する（ステップＳ９ａ）。ゲート電極２０ｂはメモリセル形成領域１Ａに形成され、ゲート電極２０ｃはＭＩＳＦＥＴ形成領域１Ｂに形成され、ゲート電極２０ｄは高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成され、ゲート電極２０ｅは中耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成される。ゲート電極２０ｂの下の絶縁膜３１ｃがゲート絶縁膜２５ｂとなり、ゲート電極２０ｃの下の絶縁膜３２がゲート絶縁膜２５ｃとなり、ゲート電極２０ｄの下の絶縁膜３１ｃがゲート絶縁膜２５ｄとなり、ゲート電極２０ｅの下の絶縁膜３３ａがゲート絶縁膜２５ｅとなる。

従って、絶縁膜３３ｃの膜厚ｔ_１１がゲート絶縁膜２５ｂ，２５ｄの膜厚に対応し、絶縁膜３２の膜厚ｔ_１３がゲート絶縁膜２５ｃの膜厚に対応し、絶縁膜３３ａの膜厚ｔ_１２がゲート絶縁膜２５ｅの膜厚に対応する。このため、メモリセル形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのゲート絶縁膜２５ｂ，２５ｄの膜厚は、中耐圧ＭＩＳＦＥＴ形成領域１Ｄのゲート絶縁膜２５ｅの膜厚よりも厚く、中耐圧ＭＩＳＦＥＴ形成領域１Ｄのゲート絶縁膜２５ｅの膜厚は、ＭＩＳＦＥＴ形成領域１Ｂのゲート絶縁膜２５ｃの膜厚よりも厚くなる。

その後の工程は、上記実施の形態１とほぼ同様である。すなわち、上記実施の形態１とほぼ同様にしてｎ型半導体領域４１ａ，４２ａ，４３ａを形成するが、この際、中耐圧ＭＩＳＦＥＴ形成領域１Ｄのゲート電極２０ｅの両側の領域にｎ型半導体領域４５ａを形成する。それから、上記実施の形態１とほぼ同様にしてサイドウォール４４を形成するが、この際、ゲート電極２０ｅの側壁上にもサイドウォール４４を形成する。そして、上記実施の形態１とほぼ同様にしてｎ^＋型半導体領域４１ｂ，４２ｂ，４３ｂを形成するが、この際、中耐圧ＭＩＳＦＥＴ形成領域１Ｄのゲート電極２０ｅおよびサイドウォール４４の両側の領域にｎ^＋型半導体領域４５ｂを形成する。ｎ^＋型半導体領域４５ｂは、ｎ型半導体領域４５ａよりも不純物濃度が高い。

このようにして、メモリセル形成領域１Ａにおいてはメモリセルを構成するＭＩＳＦＥＴ５０ａとＭＩＳＦＥＴ５０ｂとが形成され、ＭＩＳＦＥＴ形成領域１Ｂにはｎチャネル型のＭＩＳＦＥＴ５０ｃが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃには、ｎチャネル型のＭＩＳＦＥＴ５０ｄが形成され、中耐圧ＭＩＳＦＥＴ形成領域１Ｄには、ｎチャネル型のＭＩＳＦＥＴ５０ｅが形成される。上記実施の形態１と同様、ＭＩＳＦＥＴ５０ａは不揮発性メモリ用のトランジスタ（メモリトランジスタ）であり、ＭＩＳＦＥＴ５０ｂはＭＩＳＦＥＴ５０ａの制御用のトランジスタである。ＭＩＳＦＥＴ形成領域１ＢのＭＩＳＦＥＴ５０ｃ、高耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴ５０ｄおよび中耐圧ＭＩＳＦＥＴ形成領域１ＤのＭＩＳＦＥＴ５０ｅは、例えば周辺回路のトランジスタである。

上記のように、高耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴ５０ｄのゲート絶縁膜２０ｄの膜厚は、中耐圧ＭＩＳＦＥＴ形成領域１ＤのＭＩＳＦＥＴ５０ｅのゲート絶縁膜２０ｅの膜厚よりも厚く、中耐圧ＭＩＳＦＥＴ形成領域１ＤのＭＩＳＦＥＴ５０ｅのゲート絶縁膜２０ｅの膜厚は、ＭＩＳＦＥＴ形成領域１ＢのＭＩＳＦＥＴ５０ｃのゲート絶縁膜２５ｃの膜厚よりも厚い。このため、高耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴ５０ｄは、中耐圧ＭＩＳＦＥＴ形成領域１ＤのＭＩＳＦＥＴ５０ｅよりも耐圧性が高く、中耐圧ＭＩＳＦＥＴ形成領域１ＤのＭＩＳＦＥＴ５０ｅは、ＭＩＳＦＥＴ形成領域１ＢのＭＩＳＦＥＴ５０ｃよりも耐圧性が高い。

その後、上記実施の形態１とほぼ同様にして、ゲート電極２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅおよびｎ^＋型半導体領域４１ｂ，４２ｂ，４３ｂ，４５ｂの表面に、それぞれ金属シリサイド膜５１を形成し、半導体基板１上に絶縁膜６１を形成し、絶縁膜６１にコンタクトホール６２およびそれを埋め込むプラグ６３を形成し、プラグ６３が埋め込まれた絶縁膜６１上に配線（第１配線層）６４を形成する。

このように、本実施の形態においても、上記実施の形態１と同様に、ステップＳ２の酸化工程をＲＴＯにより比較的短時間で行い、ステップＳ６およびステップＳ２１の酸化工程を、熱酸化とその後のＣＶＤとにより行っている。このため、本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。すなわち、ゲート電極２０ａの下面の端部近傍の酸化を抑制または防止でき、ゲート電極２０ａの端部近傍において酸化シリコン膜１１ｃが相対的に厚くなってバーズビーク形状となってしまうのを抑制または防止することができる。このため、ゲート電極２０ａの下部の酸化シリコン膜１１ｃの膜厚をより均一化することができる。これにより、メモリセルの書き換え動作を繰り返したときに読み出し電流が低下する現象を抑制することができ、不揮発性メモリを有する半導体装置の性能を向上させることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、ＭＩＳＦＥＴを有する半導体装置の製造方法に適用して好適なものである。

本発明の一実施の形態の半導体装置の製造工程を示す工程フロー図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 比較例の半導体装置の製造工程で形成されたゲート電極近傍の状態を模式的に示す要部断面図である。 比較例の半導体装置の製造工程における各酸化工程の酸化条件を示す説明図である。 本発明の一実施の形態の半導体装置の製造工程で形成されたゲート電極近傍の状態を模式的に示す要部断面図である。 本発明の一実施の形態の半導体装置の製造工程における各酸化工程の酸化条件を示す説明図である。 書き換えを繰り返したときのメモリセルの読み出し電流を示すグラフである。 本発明の他の実施の形態の半導体装置の製造工程を示す工程フロー図である。 本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中における要部断面図である。 図２２に続く半導体装置の製造工程中における要部断面図である。 図２３に続く半導体装置の製造工程中における要部断面図である。 図２４に続く半導体装置の製造工程中における要部断面図である。 図２５に続く半導体装置の製造工程中における要部断面図である。 図２６に続く半導体装置の製造工程中における要部断面図である。 図２７に続く半導体装置の製造工程中における要部断面図である。

符号の説明

１ 半導体基板
１Ａ メモリセル形成領域
１Ｂ ＭＩＳＦＥＴ形成領域
１Ｃ 高耐圧ＭＩＳＦＥＴ形成領域
１Ｄ 中耐圧ＭＩＳＦＥＴ形成領域
２ 素子分離領域
５ ｎ型半導体領域
６ ｐ型半導体領域
７ ｎ型半導体領域
８ ｐ型半導体領域
９ ｐ型半導体領域
１１ 絶縁膜
１１ａ 酸化シリコン膜
１１ｂ 窒化シリコン膜
１１ｃ 酸化シリコン膜
１５ 多結晶シリコン膜
１７ 絶縁膜
１８ キャップ保護膜
２０ａ ゲート電極
２０ｂ ゲート電極
２０ｃ ゲート電極
２０ｄ ゲート電極
２０ｅ ゲート電極
２３ 絶縁膜
２５ａ ゲート絶縁膜
２５ｂ ゲート絶縁膜
２５ｃ ゲート絶縁膜
２５ｄ ゲート絶縁膜
２５ｅ ゲート絶縁膜
２７ ｐ型半導体領域
３１ 絶縁膜
３１ａ 絶縁膜
３１ｂ 絶縁膜
３１ｃ 絶縁膜
３２ 絶縁膜
３３ 絶縁膜
３３ａ 絶縁膜
３５ 多結晶シリコン膜
３６ キャップ保護膜
４１ａ ｎ型半導体領域
４１ｂ ｎ^＋型半導体領域
４２ａ ｎ型半導体領域
４２ｂ ｎ^＋型半導体領域
４３ａ ｎ型半導体領域
４３ｂ ｎ^＋型半導体領域
４４ サイドウォール
４５ａ ｎ型半導体領域
４５ｂ ｎ^＋型半導体領域
５０ａ ＭＩＳＦＥＴ
５０ｂ ＭＩＳＦＥＴ
５０ｃ ＭＩＳＦＥＴ
５０ｄ ＭＩＳＦＥＴ
５０ｅ ＭＩＳＦＥＴ
５１ 金属シリサイド膜
６１ 絶縁膜
６２ コンタクトホール
６３ プラグ
６４ 配線

Claims (6)

1. （ａ）第１のＭＩＳＦＥＴが形成されるべき第１の領域と、第２のＭＩＳＦＥＴが形成されるべき第２の領域と、第３のＭＩＳＦＥＴが形成されるべき第３の領域とを有する半導体基板を準備する工程、
   （ｂ）前記半導体基板の前記第１の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第１のＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
   （ｃ）前記半導体基板の前記第１の領域の前記第１絶縁膜上に、前記第１のＭＩＳＦＥＴのゲート電極を形成する工程、
   （ｄ）前記（ｃ）工程後、熱酸化と該熱酸化後のＣＶＤとにより、前記半導体基板の前記第２の領域上に酸化シリコンからなる前記第２のＭＩＳＦＥＴのゲート絶縁膜用の第２絶縁膜を形成する工程、
   （ｅ）前記（ｄ）工程後、前記半導体基板の前記第３の領域上に酸化シリコンからなる前記第３のＭＩＳＦＥＴのゲート絶縁膜用の第３絶縁膜を形成する工程、
   （ｆ）前記半導体基板の前記第２の領域の前記第２絶縁膜上に前記第２のＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記第３の領域の前記第３絶縁膜上に前記第３のＭＩＳＦＥＴのゲート電極を形成する工程、
   を有し、
   前記（ｅ）工程後、前記第２絶縁膜の膜厚が前記第３絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
2. （ａ）第１のＭＩＳＦＥＴが形成されるべき第１の領域と、第２のＭＩＳＦＥＴが形成されるべき第２の領域と、第３のＭＩＳＦＥＴが形成されるべき第３の領域とを有する半導体基板を準備する工程、
   （ｂ）前記半導体基板の前記第１の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第１のＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
   （ｃ）前記半導体基板の前記第１の領域の前記第１絶縁膜上に、シリコン膜を含有する前記第１のＭＩＳＦＥＴのゲート電極を形成する工程、
   （ｄ）急速熱酸化処理により、前記第１のＭＩＳＦＥＴのゲート電極のシリコンの露出部を酸化して酸化シリコン膜を形成する工程、
   （ｅ）前記（ｄ）工程後、熱酸化と該熱酸化後のＣＶＤとにより、前記半導体基板の前記第２の領域上に酸化シリコンからなる前記第２のＭＩＳＦＥＴのゲート絶縁膜用の第２絶縁膜を形成する工程、
   （ｆ）前記（ｅ）工程後、前記半導体基板の前記第３の領域上に、酸化シリコンからなる前記第３のＭＩＳＦＥＴのゲート絶縁膜用の第３絶縁膜を形成する工程、
   （ｇ）前記半導体基板の前記第２の領域の前記第２絶縁膜上に前記第２のＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記第３の領域の前記第３絶縁膜上に前記第３のＭＩＳＦＥＴのゲート電極を形成する工程、
   を有し、
   前記（ｆ）工程後、前記第２絶縁膜の膜厚が前記第３絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
3. （ａ）第１のＭＩＳＦＥＴが形成されるべき第１の領域と、第２のＭＩＳＦＥＴが形成されるべき第２の領域と、第３のＭＩＳＦＥＴが形成されるべき第３の領域とを有する半導体基板を準備する工程、
   （ｂ）前記半導体基板の前記第１の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第１のＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
   （ｃ）前記半導体基板の前記第１の領域の前記第１絶縁膜上に、シリコン膜を含有する前記第１のＭＩＳＦＥＴのゲート電極を形成する工程、
   （ｄ）ランプ加熱を用いた急速熱酸化処理により、前記第１のＭＩＳＦＥＴのゲート電極のシリコンの露出部を酸化して酸化シリコン膜を形成する工程、
   （ｅ）前記（ｄ）工程後、前記第１のＭＩＳＦＥＴのゲート電極で覆われていない領域で、前記第１絶縁膜の前記窒化シリコン膜を除去し、前記第１のＭＩＳＦＥＴのゲート電極の下に前記第１絶縁膜を残す工程、
   （ｆ）前記（ｅ）工程後、熱酸化と該熱酸化後のＣＶＤとにより、前記半導体基板の前記第２の領域上に酸化シリコンからなる前記第２のＭＩＳＦＥＴのゲート絶縁膜用の第２絶縁膜を形成する工程、
   （ｇ）前記（ｆ）工程後、熱酸化により、前記半導体基板の前記第３の領域上に酸化シリコンからなる前記第３のＭＩＳＦＥＴのゲート絶縁膜用の第３絶縁膜を形成する工程、
   （ｈ）前記半導体基板の前記第２の領域の前記第２絶縁膜上に前記第２のＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記第３の領域の前記第３絶縁膜上に前記第３のＭＩＳＦＥＴのゲート電極を形成する工程、
   を有し、
   前記（ｇ）工程後、前記第２絶縁膜の膜厚が前記第３絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
4. （ａ）第１のＭＩＳＦＥＴが形成されるべき第１の領域と、第２のＭＩＳＦＥＴが形成されるべき第２の領域と、第３のＭＩＳＦＥＴが形成されるべき第３の領域とを有する半導体基板を準備する工程、
   （ｂ）前記半導体基板の前記第１の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第１のＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
   （ｃ）前記半導体基板の前記第１の領域の前記第１絶縁膜上に、シリコン膜を含有する前記第１のＭＩＳＦＥＴのゲート電極を形成する工程、
   （ｄ）急速熱酸化処理により、前記第１のＭＩＳＦＥＴのゲート電極のシリコンの露出部を酸化して酸化シリコン膜を形成する工程、
   （ｅ）前記（ｄ）工程後、前記第１のＭＩＳＦＥＴのゲート電極で覆われていない領域で、前記第１絶縁膜の前記窒化シリコン膜を除去し、前記第１のＭＩＳＦＥＴのゲート電極の下に前記第１絶縁膜を残す工程、
   （ｆ）前記（ｅ）工程後、熱酸化と該熱酸化後のＣＶＤとにより、前記半導体基板の前記第２の領域上に酸化シリコンからなる前記第２のＭＩＳＦＥＴのゲート絶縁膜用の第２絶縁膜を形成する工程、
   （ｇ）前記（ｆ）工程後、熱酸化により、前記半導体基板の前記第３の領域上に酸化シリコンからなる前記第３のＭＩＳＦＥＴのゲート絶縁膜用の第３絶縁膜を形成し、前記半導体基板の前記第２の領域上の前記第２絶縁膜の厚みを厚くする工程、
   （ｈ）前記半導体基板の前記第２の領域の前記第２絶縁膜上に前記第２のＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記第３の領域の前記第３絶縁膜上に前記第３のＭＩＳＦＥＴのゲート電極を形成する工程、
   を有し、
   前記（ｆ）工程では、熱酸化により１〜１０ｎｍの酸化シリコン膜を形成してからＣＶＤにより５ｎｍ以上の酸化シリコン膜を堆積することにより、前記第２絶縁膜が形成され、
   前記（ｇ）工程後、前記第２絶縁膜の膜厚が前記第３絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
5. （ａ）第１のＭＩＳＦＥＴが形成されるべき第１の領域と、第２のＭＩＳＦＥＴが形成されるべき第２の領域と、第３のＭＩＳＦＥＴが形成されるべき第３の領域と、第４のＭＩＳＦＥＴが形成されるべき第４の領域とを有する半導体基板を準備する工程、
   （ｂ）前記半導体基板の前記第１の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる前記第１のＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜を形成する工程、
   （ｃ）前記半導体基板の前記第１の領域の前記第１絶縁膜上に、シリコン膜を含有する前記第１のＭＩＳＦＥＴのゲート電極を形成する工程、
   （ｄ）急速熱酸化処理により、前記第１のＭＩＳＦＥＴのゲート電極のシリコンの露出部を酸化して酸化シリコン膜を形成する工程、
   （ｅ）前記（ｄ）工程後、熱酸化と該熱酸化後のＣＶＤとにより、前記半導体基板の前記第２の領域上に酸化シリコンからなる前記第２のＭＩＳＦＥＴのゲート絶縁膜用の第２絶縁膜を形成する工程、
   （ｆ）前記（ｅ）工程後、熱酸化と該熱酸化後のＣＶＤとにより、前記半導体基板の前記第３の領域上に酸化シリコンからなる前記第３のＭＩＳＦＥＴのゲート絶縁膜用の第３絶縁膜を形成し、前記半導体基板の前記第２の領域上の前記第２絶縁膜の厚みを厚くする工程、
   （ｇ）前記（ｆ）工程後、熱酸化により、前記半導体基板の前記第４の領域上に酸化シリコンからなる前記第４のＭＩＳＦＥＴのゲート絶縁膜用の第４絶縁膜を形成する工程、
   （ｈ）前記半導体基板の前記第２の領域の前記第２絶縁膜上に前記第２のＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記第３の領域の前記第３絶縁膜上に前記第３のＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記第４の領域の前記第４絶縁膜上に前記第４のＭＩＳＦＥＴのゲート電極を形成する工程、
   を有し、
   前記（ｇ）工程後、前記第２絶縁膜の膜厚が前記第３絶縁膜の膜厚よりも厚く、前記第３絶縁膜の膜厚が前記第４絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
6. （ａ）第１のＭＩＳＦＥＴが形成されるべき第１の領域と、第２のＭＩＳＦＥＴが形成されるべき第２の領域と、第３のＭＩＳＦＥＴが形成されるべき第３の領域と、第４のＭＩＳＦＥＴが形成されるべき第４の領域とを有する半導体基板を準備する工程、
   （ｂ）前記第１の領域上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる第１絶縁膜を形成する工程、
   （ｃ）前記第１の領域の前記第１絶縁膜上に、シリコン膜を含有する前記第１のＭＩＳＦＥＴのゲート電極を形成する工程、
   （ｄ）急速熱酸化処理により、前記第１のＭＩＳＦＥＴのゲート電極のシリコンの露出部に酸化シリコン膜を形成する工程、
   （ｅ）熱酸化法により、前記半導体基板の前記第２、第３および第４の領域上に第２絶縁膜を形成する工程、
   （ｆ）前記第３および第４の領域上の前記第２絶縁膜を除去する工程、
   （ｇ）熱酸化法およびＣＶＤ法とにより、前記第２、第３および第４の領域上に第３絶縁膜を形成する工程、
   （ｈ）前記第４の領域の前記第３絶縁膜を除去する工程、
   （ｉ）熱酸化法により、前記第２、第３および第４の領域上に第４絶縁膜を形成する工程、
   （ｊ）前記第２の領域の前記第２、第３および第４絶縁膜上に前記第２のＭＩＳＦＥＴのゲート電極を形成し、前記第３の領域の前記第３および第４絶縁膜上に前記第３のＭＩＳＦＥＴのゲート電極を形成し、前記第４の領域の前記第４絶縁膜上に前記第４のＭＩＳＦＥＴのゲート電極を形成する工程、
   を有することを特徴とする半導体装置の製造方法。

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