KR101078013B1 - 수직형 ｅｅｐｒｏｍ 디바이스 - Google Patents

수직형 ｅｅｐｒｏｍ 디바이스 Download PDF

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Abstract

반도체 디바이스(40), 예를 들어 EEPROM, 및 그 제조를 위한 방법이 제공된다. 반도체 디바이스는 반도체 기판(42)에 형성된 트랜치(52)를 포함하며, 상기 트랜치(52)는 반도체 표면(46)으로부터 트랜치 하부(58)로 연장하는 트랜치 벽(54, 56)에 의해 경계가 정해진다. 트랜치의 길이(152)를 따라 서로 이격된 드레인 영역(61, 94) 및 소스 영역(61, 95)이 트랜치 벽을 따라서 형성되고, 그 각각은 표면으로부터 하부로 연장한다. 채널 영역(62, 97)이 드레인 영역과 소스 영역 사이의 트랜치 벽을 따라서 기판에 형성되고, 기판 표면에 평행한 트랜치의 길이를 따라서 연장한다. 게이트 절연체(66)와 게이트 전극(68)이 채널 위에 놓이도록 형성된다.

Description

수직형 ＥＥＰＲＯＭ 디바이스{VERTICAL EEPROM DEVICE}
본 발명은 일반적으로 수직형 반도체 디바이스(vertical semiconductor device)에 관한 것으로, 특히 반도체 기판에 형성되는 트랜치(tranch)의 벽(wall)에 제조되며 아울러 반도체 기판의 표면에 평행한 트랜치의 에지(edge)를 따라서 채널을 구비하는 수직형 MOS 디바이스에 관한 것이다.
현재 대부분의 집적 회로(Integrated Circuit, IC)들은 복수의 상호연결된 전계 효과 트랜지스터(Field Effect Transistor, FET)들(이것은 또한 금속 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)들로 불리기도 하며, 혹은 간단히 MOS 트랜지스터들로도 불림)을 사용함으로써 구현된다. MOS 트랜지스터는 제어 전극으로서 게이트 전극과, 그리고 서로 이격된 소스 영역과 드레인 영역을 포함하며, 이들 사이에서 전류가 흐른다. 게이트 전극에 인가된 제어 전압은 소스 전극과 드레인 전극 사이의 채널을 통해 흐르는 전류의 흐름을 제어한다.
IC들은 실질적으로 평평한 표면(planar surface)을 구비한 얇은 반도체 기판 내에 그리고 이러한 얇은 반도체 기판 상에 전형적으로 제조된다. 소스 영역 및 드레인 영역은, 평평한 표면 위에 놓이도록 형성되는 게이트 전극의 반대 사이드 상에서 실질적으로 평평한 표면에 이온 주입된 서로 이격된 불순물 도핑 영역들이다. 집적 회로의 복잡도가 증가함에 따라, 더욱더 많은 MOS 트랜지스터들이 집적 회로 기능을 구현하기 위해 요구되고 한다. 더욱더 많은 트랜지스터들이 IC 내로 설계됨에 따라, IC의 크기가 적정하게 유지되고 그리고 아울러 IC가 신뢰가능하게 제조될 수 있도록, 개개의 MOS 트랜지스터들의 크기를 줄이는 것이 중요하게 되었다. MOS 트랜지스터의 크기가 감소된다는 것은 최소 피처 크기(minimum feature size), 즉 최소 라인 폭 혹은 라인들 간 최소 간격이 감소된다는 것을 의미한다. MOS 트랜지스터는 이제 트랜지스터의 게이트 전극의 폭이 90 나노미터(nm)보다 작거나 90 나노미터와 동일하게 되는 데까지 크게 감소되어 오고 있다. 그러나, 평평한 기판 표면 내에 그리고 이러한 평평한 기판 상에 더 많은 디바이스들이 통합되도록 최소 피처 크기를 훨씬 더 크게 감소시킴으로써, 재정적 비용 지출이 증가하고 수율이 감소된다는 점에서, 제조시 비용이 크게 증가하게 된다.
수직형 트랜지스터를 제조함으로써 반도체 표면 상에 더욱더 많은 트랜지스터들을 패킹하려는 문제를 극복하고자 하는 여러 가지 시도들이 있어왔다. 이러한 시도에 있어서, 소스, 드레인 및 채널 각각을 실질적으로 평평한 기판 표면 상에 위치시키는 대신에, 수직형 트랜지스터는 기판의 표면으로 에칭되는 트랜치에 제조되는데, 여기서 수직형 트랜지스터는, 트랜치의 하부(bottom)에 소스를 가지고, 반도체 표면 가까이 있는 트랜치의 상부(top)에 드레인을 가지고, 그리고 소스와 드레인 사이에 트랜치의 벽을 따라서 전류를 전도하는 채널을 갖는다. 불행하게도, 이러한 시도들은 크게 성공적이지 못 했는데, 왜냐하면 하나의 트랜지스터를 다른 트랜지스터로부터 격리시키는 문제 그리고 수직형 반도체 소자들에 대한 필요한 전기적 콘택을 만드는 문제가 있기 때문이다.
따라서, 최소 피처 사이즈를 더 감소시킬 필요없이 IC에 집적되는 디바이스 개수의 증가를 허용하는 수직형 디바이스 구조를 제공하는 것이 바람직하다. 추가로, 수직형 트랜지스터 구조에 근거한 메모리 IC를 제공하는 것이 바람직하다. 더욱이, 본 발명의 다른 바람직한 특징 및 특성은, 앞서의 본 발명의 기술분야 부분 및 배경기술 부분과 그리고 첨부되는 도면을 참조로 함께 고려되는 경우, 후속적으로 제공되는 발명의 상세한 설명 및 첨부되는 특허청구범위로부터 명백하게 될 것이다.
수직형 반도체 디바이스 및 그 제조를 위한 방법이 제공된다. 반도체 디바이스는 반도체 기판에 형성되는 트랜치를 포함하고, 상기 트랜치는 반도체 표면으로부터 트랜치 하부로 연장하는 트랜치 벽에 의해 경계가 정해진다. 트랜치의 길이를 따라서 서로 이격되어 있는 드레인 영역 및 소스 영역이 트랜치 벽을 따라서 형성되며, 각각은 상기 표면으로부터 상기 하부로 연장되어 있다. 채널 영역이 드레인 영역과 소스 영역 사이에 트랜치 벽을 따라서 기판에 형성되며, 기판 표면에 평행하게 트랜치의 길이를 따라서 연장되어 있다. 게이트 절연체(gate insulator) 및 게이트 전극(gate electrode)이 채널 위에 놓이도록 형성된다.
본 발명은 다음의 도면들과 함께 이후에 설명되며, 도면에서 동일한 번호는 동일한 구성요소를 나타낸다.
도 1 내지 도 13은 반도체 디바이스의 일부를 나타낸 것으로, 본 발명의 다양한 실시예들에 따른 반도체 디바이스를 제조하기 위한 방법의 단계를 나타낸 것이다.
다음의 상세한 설명은 단지 예시적인 것이며, 본 발명을 한정하려는 것이 아니며, 혹은 본 발명의 애플리케이션 및 사용을 한정하려는 것이 아니다. 더욱이, 앞서 서술된 본 발명의 기술분야 부분, 배경기술 부분, 발명의 상세한 설명 부분 혹은 다음의 실시예 부분에서 제공되는 임의의 표현되거나 암시된 이론에 의해 본 발명을 한정하려는 것이 아니다. "수직형" 및 "수평형"과 같은 용어들은 본 명세서에서 설명의 목적으로 사용된 것으로, 단지 기판의 표면(수평인 것으로 취해짐)에 대한 배향을 말하는 것이며, 이와는 달리 본 발명의 디바이스의 배향을 한정하려는 것이 아니다.
도 1 내지 도 13은 본 발명의 다양한 실시예에 따른, 반도체 메모리 직접 회로(40) 및 집적 회로(40)의 제조를 위한 방법의 단계들을 도식적으로 설명하는 것이다. 용어 "MOS 디바이스"는 금속 게이트 전극 및 옥사이드 게이트 절연체를 갖는 디바이스를 적절히 언급하고 있지만, 이러한 용어는 전도성 게이트 전극(금속 혹은 다른 전도성 물질일 수 있음)을 포함하는 임의의 반도체 디바이스를 언급하기 위해 전체적으로 사용되고 있으며, 여기서 전도성 게이트 전극은 게이트 절연체(옥사이드 혹은 다른 절연체일 수 있음) 위에 배치되고, 이러한 게이트 절연체는 또한 반 도체 기판 위에 배치된다. 이러한 예시적 실시예들에서, 집적 회로(40)의 단지 작은 부분만이 예시되어 있다. MOS 디바이스의 제조에 있어 다양한 단계들은 잘 알려져 있고, 그래서 간결한 설명을 위해, 종래의 많은 단계들이 단지 본 명세서에서 간단하게 언급되거나 혹은 전체적으로 생략되는데, 이 경우 공지된 프로세스가 상세히 제공되지 않는다. 예시적 실시예에서, 집적 회로(40)는 전기적으로 소거가능한 프로그램가능 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory, EEPROM) 또는 플래시 메모리(Flash memory)와 같은 비휘발성 메모리 회로인 것으로 예시되었지만, 본 발명은 또한 다른 반도체 메모리 회로에 적용가능하고 뿐만 아니라 다른 IC들에도 적용가능하며, 특히 반복적 구조를 구비한 것들에도 적용가능하다.
반도체 메모리 IC는 전형적으로 메모리 어레이 혹은 코어 영역(core area) 및 주변 영역(peripheral area)을 포함한다. 코어 영역(여기에는 데이터가 저장됨)은 일반적으로 단지 N-채널 MOS(NMOS) 트랜지스터들만을 포함하고(하지만 반드시 포함하는 것은 아님), 그리고 아래에 설명되는 예시적 실시예는 이러한 NMOS 회로이다. 그러나 본 발명은 이러한 단일 채널 실시예들에만 한정되는 것은 아니다. 클럭 회로(clock circuits), 어드레스 회로(address circuits), I/O 회로 등과 같은 지원 회로(support circuitry)를 포함하는 주변 영역은 일반적으로 상보형 MOS(Complementary MOS, CMOS) 트랜지스터를 포함한다. 본 발명의 실시예에 따르면, 주변 회로는 양식화되어 있으며, 종래의 (비수직형) CMOS 트랜지스터들을 사용하여 실질적으로 종래의 방식으로 제조된다. 주변 회로가 종래의 방식으로 제조되 기 때문에, 주변 회로 및 이러한 회로를 제조하기 위한 프로세스 단계는 예시되거나 혹은 설명되지 않으며, 단지 이러한 종래의 프로세스 단계가 코어 영역을 제조하기 위한 프로세스와 어떻게 통합되는지에 관해서만 설명된다. 따라서, 도시된 도면은 단지 집적 회로(40)의 단지 코어 영역(의 일부)만을 예시한다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조는 반도체 기판(42)을 제공함으로써 시작한다. 다른 반도체 물질이 사용될 수 있지만, 반도체 기판은 바람직하게는 실리콘 기판, 즉 벌크 기판(bulk substrate) 혹은 실리콘 온 절연체(Silicon On Insulator, SOI) 기판 중 어느 하나이다. 비한정적 의미로서, 반도체 기판은 본 명세서에서 일반적으로 실리콘 기판으로서 언급된다. 본 명세서에서 사용되는 바와 같이, 용어 "실리콘 기판"은 반도체 상업 분야에서 전형적으로 사용되는 상대적으로 순수한 단결정 실리콘 물질, 즉 벌크 혹은 SOI 중 어느 하나를 포괄하기 위해 사용될 뿐만 아니라 실질적으로 단결정 반도체 물질을 형성하기 위해 게르마늄, 탄소 등과 같은 다른 원소와 혼합되는 실리콘을 포괄하기 위해 사용된다.
본 발명의 바람직한 실시예에 따르면, IC의 주변 부분에 격리, 바람직하게는 얕은 트랜치 격리(Shallow Trench Isolation, STI)가 먼저 형성된다. 주변 격리는 종래 방법으로 형성되기 때문에, 그 형성을 위한 프로세스 단계는 상세히 설명되지 않으며, 도시된 도면에도 예시되지 않는다. 많은 기술들이 STI를 형성하기 위해 사용될 수 있을지라도, 이러한 방법 모두는 일반적으로 실리콘 기판 상에 패드 옥사이드(pad oxide) 및 나이트라이드 층을 형성하는 것, 나이트라이드(nitride) 및 옥 사이드를 에칭 마스크(etch mask)로서 패터닝(patterning) 하는 것, 기판의 표면으로 트랜치를 에칭하는 것, 트랜치를 옥사이드 혹은 다른 절연체로 채우는 것, 그리고 예를 들어, 화학적 기계적 연마(Chemical Mechanical Planarization, CMP)에 의해 과다 옥사이드를 제거하는 것을 포함한다. 주변 격리의 형성 동안, 코어 영역은 코어 영역 위에서 패터닝되지 않은 채로 남아있는 실리콘 나이트라이드 층에 의해 보호된다.
본 발명의 실시예에 따른, 도 1에 도시된 단면에 예시된 바와 같이, 얇은 옥사이드 층(44)이 실리콘 기판의 표면(46) 상에 형성된다. 약 90 nm의 두께를 갖는 실리콘 나이트라이드 층(48)이 옥사이드 층 위에 증착된다. 옥사이드 층(44)은 산화 분위기(oxidizing ambient)에서 실리콘 기판을 가열함으로써 성장될 수 있으며, 그리고 실리콘 나이트라이드 층(48)은 디클로로 실란(dichlorosilane)과 암모니아(ammonia)의 반응에 의한 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD)에 의해 증착될 수 있다.
포토레지스트 층(50)이 실리콘 나이트라이드 층(48) 위에 도포되고, 그리고 도 2에 도시된 단면에 예시된 바와 같이 패턴닝 된다. 도시되지는 않았지만, 포토레지스트는 패터닝되지 않은 채로 남아 있고 그리고 IC의 주변 영역을 보호한다. 에칭 마스크로서 패터닝된 포토레지스트를 사용하여, 트랜치(52)가 코어 영역 내의 실리콘 기판(42)의 표면으로 에칭된다. 바람직하게는 트랜치는 예를 들어 Cl 혹은 HBr/O2 화학적 성질을 사용하여 반응성 이온 에칭(Reactive Ion Etching, RJE)에 의해 이방성으로 에칭된다. 이방성 에칭으로, 표면(46)으로부터 트랜치 하부(58)로 연장하는 거의 수직인 트랜치 벽(54, 56)이 생성된다. 도 2에서는 명확하지 않지만(그러나 아래의 도 4에서 도시되어 있음), 트랜치들(52)의 벽은, 그 길이를 따라서 볼 때, 바람직하게는 직선이기보다는 오히려 트랜치들과 접경하고 있는 실리콘 기판에서의 콘택 영역들(59)이 넓어지도록 패터닝 및 에칭된다. 가장 바람직하게는, 콘택 영역들은 패킹 밀도를 증가시키기 위해 행(row)에서 행으로 서로 엇갈려 있다. 본 명세서에서, 용어 "행(row)"은 메모리 어레이의 행 및 열(column)에서 사용된다. 궁극적으로 워드 라인은 행 방향을 따라서 형성된다. 트랜치의 개수와 길이는 제조될 메모리의 크기에 의해 결정된다.
트랜치 에칭을 완료한 이후에, 포토레지스트 층(50)이 벗겨지고 그리고 얇은 써멀 옥사이드 층(layer of thermal oxide)(60)이 도 3에 도시된 단면에 예시된 바와 같이 트랜치의 벽과 하부 상에서 옥사이드 라이너(oxide liner)로서 성장된다. 하나 또는 그 이상의 써멀 옥사이드 층(미도시)이 성장될 수 있으며, 후속적으로 옥사이드(60)의 성장 전에 에칭에 의해 제거될 수 있다. 추가적인 써멀 옥사이드 층의 성장 및 벗겨내기는 트랜치 에칭에 의해 발생되는 에칭 손상을 제거한다. 성장 및 벗겨내기 동안, 주변 영역은 나이트라이드 층(48)에 의해 보호된다. 층(60)은 트랜치 에칭에 의해 발생되는 추가적인 손상을 제거하고, 그리고 후속적인 이온 주입 동안의 주입 채널링(implant channeling)을 막는다. 도 4는 이 프로세싱 단계에서 IC(40)의 일부가 부분적으로 절단된 원근도를 예시한 것이다. 대각선 음영 라인 라인(diagonal shading line)들(61)에 의해 표시된 영역은 소스 영역 및 드레인 영역이 형성되는 영역이다. 크로스 해칭(cross hatching)(62)에 의해 표시된 영역은 메모리 트랜지스터의 채널 영역이 형성되는 영역이다. 단지 명확한 이해를 돕기 위해, 쌍 촉 화살표(double headed arrow)(152)는 트랜치(52)의 길이 방향을 표시하고, 쌍 촉 화살표(154)는 트랜치의 깊이 방향을 표시한다.
종래의 CMOS 프로세싱에서, 이온은 기판의 표면에 주입되어 도핑된 웰 영역(doped well regions)이 형성되고, 여기에 능동 트랜지스터가 형성된다. 본 발명의 실시예에 따르면, 웰 영역은 트랜치(52)의 벽을 형성하는 기판의 부분에 형성된다. IC의 코어는 NMOS 트랜지스터로 형성되기 때문에, P-타입 이온이 써멀 옥사이드(60)를 통해 트랜치의 벽을 형성하는 기판에 주입되어 도 5에 도시된 단면에 의해 예시된 바와 같이 P-도핑 웰(64)이 형성된다. 벽(54, 56)이 거의 수직이기 때문에, 이온은 높은 경사각(tilt angle)에서 주입되는데, 이 경사각은 트랜치의 깊이 및 인접 트랜치의 근접도에 의해 결정된다. 복수의 주입이 웰에서의 도펀트의 농도 구배(concentration gradient)를 맞추기 위해 사용될 수 있다. 추가적인 주입(미도시)이 또한 MOS 트랜지스터의 임계 전압을 조정하기 위해 사용될 수도 있다. 그 다음에 주입은, 예를 들어 고속 써멀 어닐링(Rapid Thermal Annealing, RTA)에 의한 가열에 의해 활성화된다. 예시된 바와 같이, 웰은 트랜치의 양쪽 벽 상에 형성되어, 수직형 트랜지스터가 양쪽 벽에 형성될 수 있고, 주어진 표면 영역 유닛에서 트랜지스터 밀도가 최적화된다.
본 발명의 예시적 실시예에 따르면, 특히 제조되는 반도체 디바이스가 비휘발성 메모리 IC라면, 얇은 써멀 옥사이드(60)가 벗겨지고, 그리고 얇은 터널 옥사 이드(tunnel oxide)(66)가 도 6에 도시된 단면에 예시된 바와 같이 트랜치(52)의 벽과 하부 상에서 성장된다. 바람직하게는 터널 옥사이드(66)의 두께는 약 8-9 nm이다. 무정형 혹은 다결정 중 어느 하나이며 이후 폴리 층(poly layer)으로서 언급되는 실리콘 층이 터널 옥사이드 층 상에 증착된다. 폴리 층은 예를 들어 RIE에 의해 이방성으로 에칭되어, 기판의 표면 가까이 그러나 나이트라이드 층(48)의 하부로부터 트랜치의 하부까지 연장하는 폴리 스페이서(poly spacers)(68)가 형성된다. 이방성 에칭은 트랜치의 하부로부터 폴리 층을 제거할 뿐만 아니라 나이트라이드 층(48)으로부터 그리고 주변 영역으로부터 폴리 층을 제거한다. 휘발성 디바이스를 형성하는 경우에, 터널 옥사이드는 MOS 트랜지스터의 게이트 절연체이고, 그리고 폴리 스페이서는 게이트 전극을 형성한다. 비휘발성 메모리 디바이스를 제조하기 위한 프로세스를 계속 진행하면, 폴리 스페이서가 열적으로 산화되어 약 4-5 nm의 두께를 갖는 옥사이드 층(70)이 형성되고, 그리고 약 8-9 nm의 두께를 갖는 실리콘 나이트라이드 층(72)이 옥사이드 층(70) 위에 증착된다.
포토레지스트 층(미도시)이 도포되고 패너닝되어, 도 4에서 크로스 해칭(62)에 의해 표시된 바와 같이 MOS 트랜지스터의 채널 영역 위에 위치하는 실리콘 나이트라이드를 덮는 패터닝된 포토레지스트가 남아 있게 된다. 패터닝된 포토레지스트는 에칭 마스크로서 사용되고, 그리고 노출된 실리콘 나이트라이드 및 상기 노출된 실리콘 나이트라이드 위에 놓이는 폴리 층이 바람직하게는 고압 등방성 플라즈마 에칭으로 에칭된다. 고압 에칭은 코너로부터 실리콘 나이트라이드를 제거하는 것을 돕는데, 만약 그렇지 않다면 영역을 에칭하는 것은 어렵다. 에칭 이후에, 실리콘 나이트라이드 층(72)과 폴리 스페이서(64)가 단지 채널 영역만을 덮도록 남아 있게 된다. 나이트라이드 에칭은 길이에서 제어되어, 대부분의 실리콘 나이트라이드 층(48)은 기판의 표면에 남아 있다. 패터닝된 실리콘 나이트라이드 층(72) 및 실리콘 나이트라이드 층(48)은 함께 산화 마스크로서 사용되고, 그리고 두꺼운 써멀 격리 옥사이드(74)가 산화 분위기에서의 가열에 의해, 노출된 실리콘 상에서 성장된다. 노출된 실리콘은 트랜치(52)의 하부(58)에서의 실리콘이고 뿐만 아니라 도 4에서 대각선 음영 라인들(61)에 의해 표시된 영역에서의 트랜치의 벽(54, 56) 상에서의 실리콘이다. 격리 옥사이드는 LOCOS 옥사이드로서 성장된다. 열 산화 프로세스는 또한 패터닝된 실리콘 나이트라이드 층(72)의 표면 상에서 얇은 써멀 옥사이드(76)를 성장시킨다. 써멀 옥사이드(76)는, 패터닝된 실리콘 나이트라이드 층(72) 및 옥사이드 층(70)과 함께, 옥사이드-나이트라이드-옥사이드(Oxide-Nitride-Oxide, ONO) 메모리 필름(memory film) 혹은 메모리 스택(memory stack)을 폴리 층(68) 상에 형성한다. 도 7은 이 프로세싱 단계에서 집적 회로(40)의 일부가 부분적으로 절단된 원근도를 예시한 것이다.
무정형 혹은 다결정 중 어느 하나이며 이후 폴리 실리콘(poly silicon)으로서 언급되는 또다른 실리콘 층이 약 200 nm의 두께까지 증착된다. 폴리 실리콘 층은 N-타입으로 도핑되고, 그리고 바람직하게는 도핑된 층으로서 증착된다. 도핑은 인 또는 비소일 수 있지만, 바람직하게는 인이다. 포토레지스트 층(미도시)이 폴리 실리콘 층 위에 도포되고, 그리고 폴리 실리콘 층에 대한 에칭 마스크로서 패터닝된다. 폴리 실리콘 층은, 패터닝된 포토레지스트 층을 에칭 마스크로서 사용하여 에칭되어, 트랜치(52)의 벽(54) 상에 형성되는 메모리 트랜지스터에 대한 상부 콘택 혹은 제어 게이트(78)가 형성되고, 그리고 트랜치(52)의 벽(56) 상에 형성되는 메모리 트랜지스터에 대한 상부 콘택 혹은 제어 게이트(80)가 형성된다. 패터닝된 포토레지스트 층은 또한 제어 게이트(78)에 연결되는 콘택 영역(82) 및 제어 게이트(80)에 연결되는 콘택 영역(84)을 보호하는데, 양쪽 콘택 영역(82 및 84)은 나이트라이드 층(48)의 표면 상에 위치한다. RIE와 같은 이방성 에칭으로서 수행될 수 있는 폴리 실리콘 층의 에칭으로, 트랜치(52)의 측벽 상에 폴리 실리콘이 남아 있게 되지만, 그러나 트랜치의 하부 그리고 코어 및 주변 영역 양쪽 모두에서의 수평 표면을 포함하는 (콘택 영역(82 및 84)을 제외하고) 수평 표면 모두로부터 폴리 실리콘이 제거된다. 패터닝된 포토레지스트 층은 제거되고, 그리고 후속 포토레지스트 층(역시 미도시)이 인가되고 패터닝된다. 이러한 후속 포토레지스트 층은 패터닝되어, 트랜치의 말단에서 벽 상에 있는 폴리 실리콘을 제외하고 폴리 실리콘 모두가 보호된다. 패터닝된 포토레지스트를 에칭 마스크로서 사용하여, 노출된 폴리 실리콘이 에칭되어, 폴리 실리콘 제어 게이트(80)로부터 폴리 실리콘 제어 게이트(78)를 물리적으로 그리고 전기적으로 격리시키는 각각의 트랜치의 말단에서 갭(gap)(86)이 형성된다. 도 8은 이 프로세싱 단계에서의 집적 회로(40)의 일부가 부분적으로 절단된 원근도로 나타낸 것이다. 제어 게이트(78 및 80)를 형성하는 폴리 실리콘은 트랜치의 벽 상에서 트랜치(52)의 길이를 따라서 연장하고, 그리고 트랜치의 말단에서 나이트라이드 층(48)의 수평 표면 위로 그리고 이러한 나이트라이드 층(48)으로 연장하여 콘택(82 및 84)이 형성된다. 이 도면 및 이후 도면에서, 예시의 편의를 위해, 세 개의 ONO 층이 단일 층(85)으로 예시된다.
IC(40)의 코어 영역의 많은 부분이 완료되면, 프로세스는 이제 주변 영역의 부분을 처리함으로써 계속된다. 다시, 이러한 프로세스 단계는 양식화되어 있기 때문에, 이들은 상세히 설명되거나 예시될 필요가 없다. 옥사이드 층(90)이 전체 구조 위에 증착되어, 부분적으로 주변 영역에서 수행될 후속 프로세스 단계로부터 코어 영역이 보호된다. 옥사이드 층은 포토리소그래피적으로 패터닝되어, 주변 영역으로부터 옥사이드가 제거되고 반면에 코어 영역을 덮고 마스킹하는 옥사이드가 남아 있게 된다. 패터닝된 옥사이드를 에칭 마스크로서 사용하여, 실리콘 나이트라이드 층(48)이 주변 영역으로부터 제거된다. 지금까지, 실리콘 나이트라이드 층은 코어 영역에서 수행된 대부분의 프로세스 단계로부터 주변 영역을 마스킹하고 있다. 실리콘 나이트라이드 층을 제거한 이후에, N-웰 및 P-웰이 종래 방식으로 주변 영역에 형성되어 CMOS 주변 트랜지스터의 제조를 위해 필요한 기판 영역이 형성된다. 임의의 남아 있는 옥사이드가 주변 영역으로부터 제거되고, 주변 영역의 표면이 세정되고, 그리고 게이트 옥사이드 층이 성장된다. 바람직하게는 3-6 nm의 두께를 갖는 게이트 옥사이드 층은 주변 회로의 PMOS 트랜지스터와 NMOS 트랜지스터 양쪽 모두의 게이트 절연체를 형성한다. 약 150-200 nm의 두께를 갖는 다결정 실리콘 층이 게이트 절연체 층 위에 놓이도록 증착된다. 다결정 실리콘 층은 바람직하게는 비도핑 다결정 층으로서 증착되고, 그리고 후속적으로 소스 영역 및 드레인 영역의 형성 동안 전도도를 결정하는 불순물로 도핑된다. 다결정 실리콘 층이 패터닝되어 주변 회로의 PMOS 트랜지스터 및 NMOS 트랜지스터 양쪽 모두의 게이트 전극이 형성된 다. 코어 영역 위에 놓이는 이러한 다결정 실리콘 층의 부분이, 게이트 전극을 형성하는 에칭 단계의 부분으로서 혹은 개별적인 에칭 단계에서, 에칭되고 전체적으로 제거된다. 코어 영역이 포토레지스트에 의해 보호되고, 소스 확장부 및 드레인 확장부가 먼저 PMOS 트랜지스터에 대해 이온 주입되고, 그 다음에 주변 회로의 NMOS 트랜지스터에 대해 이온 주입된다.
실리콘 나이트라이드 층(92)이 증착되어 약 90 nm의 두께까지 증착된다. 포토레지스트 층(미도시)이 실리콘 나이트라이드 층 위에 도포되고, 그리고 포토리소그래피적으로 패터닝되어 주변 영역 모두를 덮고 그리고 코어 영역에서 트랜치들 사이에서 기판 위에 놓이는 포토레지스트가 남아 있게 된다. 패터닝된 포토레지스트를 에칭 마스크로서 사용하여, 실리콘 나이트라이드 층(92) 및 옥사이드 층(90)이 에칭되어, 패터닝된 폴리 실리콘(78 및 80)으로부터 나이트라이드 및 옥사이드가 제거되고, 그리고 도 9에 예시된 바와 같이 트랜치들 사이에서 기판 위에 놓이는 나이트라이드 및 옥사이드가 남아있게 된다.
패터닝된 포토레지스트 층이 제거되고 그리고 또 다른 포토레지스트 층(미도시)이 도포되고 패터닝된다. 패터닝된 포토레지스트의 층은, 콘택 영역(59) 각각의 부분을 제외하고, 주변 영역 및 코어 영역 모두를 덮는다. 패터닝된 포토레지스트는 에칭 마스크로서 사용되고, 그리고 콘택 영역에서 노출된 나이트라이드 층(48), 옥사이드 층(90) 및 나이트라이드 층(92)이 에칭되어 도 10에 도시된 단면에서 예시된 바와 같이 개구(93)가 형성되고, 그래서 콘택 영역으로의 후속적 이온 주입이 가능하게 된다. 도 10은 콘택 영역(59) 중 단지 하나만을 통과하는 단면을 나타낸 다. 상기할 것으로, 콘택 영역은 또한 격리 옥사이드(74)가 성장되는 트랜치의 길이를 따라 있는 영역이다.
패터닝된 포토레지스트의 층이 제거되고 그리고 또 다른 포토레지스트 층(미도시)이 도포되고 패터닝되어 코어 영역 모두를 덮고 보호하는 포토레지스트가 남아 있게 된다. 코어 영역은 보호되고, 나이트라이드 층(92)이 이방성으로 에칭되어 주변 영역에서 게이트 전극의 측벽 상에 스페이서가 형성된다. 스페이서 형성 이후에, PMOS 트랜지스터는 포토레지스트로 마스킹되고, 그리고 N-타입 이온이 주입되어 주변 영역에서 NMOS 트랜지스터의 소스 영역 및 드레인 영역이 형성된다. N-타입 이온이 또한 코어 영역에서의 노출된 콘택 영역(59) 부분에 주입되어, 도 11에 도시된 상부도에서 예시된 바와 같이 트랜치(52)의 길이를 따라 기판에 교번적(alternating)으로 드레인 영역(94) 및 소스 영역(95)이 형성된다. MOS 트랜지스터의 채널(97)이 소스 영역과 드레인 영역 사이에서 트랜치의 벽을 따라서 존재한다. 동작시, 트랜치의 길이를 따르는 방향으로, 소스 영역과 드레인 영역 사이의 채널을 통해 전류가 흐른다. 격리 옥사이드(74)는 인접한 채널로부터 각각의 채널을 격리한다. NMOS 트랜지스터와 코어 영역은 그 다음에 포토레지스트로 마스킹되고, 그리고 P-타입 이온이 주입되어 주변 영역에 PMOS 트랜지스터의 소스 영역 및 드레인 영역이 형성된다. 주입 이후에, 패터닝된 포토레지스트가 패터닝되고 그리고 주입은 예를 들어 RTA에 의해 어닐링된다. 기판에서의 트랜치(52)에 형성된 드레인 영역(94) 및 소스 영역(95)이, 도 12에 예시된 바와 같이, 기판의 표면으로부터 트랜치의 하부까지 연장하는데, 도 12는 예시적으로 드레인 영역의 단면을 보여 주고 있다.
임의의 잔여 옥사이드는, 예를 들어 희석된 플루오르화 수소산(dilute hydrofluoric acid)에서의 에칭에 의해, 게이트 전극을 포함하는 주입된 영역으로부터 제거되고, 그리고 또한 제어 게이트(78 및 80) 및 콘택 영역(82 및 84)을 형성하는 폴리 실리콘으로부터 제거된다. 코발트와 같은 금속을 형성하는 실리사이드가 예를 들어 RTA에 의해 블랭킷 증착(blanket deposit)되고 가열되어 금속이 실리콘과 접촉하고 있는 그러한 위치에 금속 실리사이드(미도시)가 형성된다. 금속 실리사이드가 주변 트랜지스터의 소소 영역, 드레인 영역, 및 게이트 전극 상에 형성되고, 그리고 소스 영역(94) 및 드레인 영역(95)에 대한 콘택을 형성하는 콘택 영역(59), 제어 게이트(78 및 80), 및 코어 영역에서의 콘택 영역(82 및 84) 상에 형성된다. 노출된 실리콘과 접촉하지 않는 금속을 형성하는 실리사이드는, RTA 동안 반응하지 않고 그리고 예를 들어 H2O2/H2SO4 또는 HNO3/HCI 용액에서의 세척에 의해 제거될 수 있다. 실리사이드화 이후에, 옥사이드 층은 트랜치(52)를 채울 정도로 충분히 큰 두께까지 블랭킷 증착된다. 과다 옥사이드가 제거될 수 있고, 그리고 옥사이드 층의 위쪽 표면은 예를 들어 CMP에 의해 평탄화된다. 콘택 개구가 평탄화된 옥사이드를 통해 에칭되어, 드레인 영역(94), 소스 영역(95), 및 콘택 영역(82 및 84)의 표면이 노출된다. 콘택 개구가 또한 소스 영역 및 드레인 영역에 대한 전기적 콘택을 허용하기 위해 그리고 회로 기능이 구현되기 위해서 필요한 게이트 전극에 대한 전기적 콘택을 허용하기 위해 주변 영역에 형성된다.
도 13에 도시된 상부도에 예시된 바와 같이, 금속 층이 평탄화된 옥사이드 층의 표면 상에 증착되고, 패터닝되어 비트 라인(102), 소스 라인(104), 및 워드 라인 콘택(106)이 형성된다. 비트 라인(102)은 드레인 영역(94)에 전기적으로 콘택하고 있으며, 소스 라인은 소스 라인(95)에 전기적으로 콘택하고 있으며, 그리고 워드 라인 콘택(106)은 제어 게이트(78 및 80)에 전기적으로 콘택하고 있다. 금속 라인은 알루미늄, 구리, 이러한 금속의 합금, 또는 반도체 집적 회로 상에 상호연결을 위해 일반적으로 사용되는 다른 전도성 물질일 수 있다. 비록 도시되지는 않았지만, 플러그 구조가 금속 실리사이드에 직접 콘택하기 위해 그리고 콘택 개구를 채우기 위해 사용될 수 있다. 플러그 구조는 잘 알려진 바와 같이 예를 들어 순차적 층인 티타늄 층, 티타늄 나이트라이드 층, 및 텅스텐 층을 포함할 수 있다. 그 다음에 금속 라인이 플로그 구조에 전기적으로 콘택한다. 비트 라인, 소스 라인, 및 워드 라인이 모든 단일 레벨로 예시되었지만, 최적의 레이아웃을 위해서, 비트 라인과 소스 라인을 하나의 금속 층에 형성하는 것이 유리할 수 있으며, 인터 레벨 유전체 층에 의해 비트 라인으로부터 격리된 또 다른 금속 층에 워드 라인을 형성하는 것이 유리할 수 있다.
집적 회로(40)는, 양식화되어 있는 종래의 라인 후단 프로세싱(back end of line processing)으로 완료될 수 있고, 이것은 본 명세서에서는 설명되지 않는다.
적어도 일 실시예가 앞서의 상세한 설명에서 제공되지만, 광범위한 변형들이 있다는 것을 이해해야만 한다, 또한, 예시적 실시예 혹은 예시적 실시예들은 단지 예시적인 것들이며, 어떤 식으로든 본 발명의 범위, 응용가능성, 혹은 구성을 제한 하려는 의도로 설명된 것이 아니라는 것을 이해해야 한다. 오히려, 앞서의 상세한 설명은 이러한 예시적 실시예 혹은 예시적 실시예들을 구현하기 위한 알맞은 로드맵(load map)을 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게 제공할 것이다. 본 발명의 다양한 변경이, 첨부되는 특허청구범위에서 설정된 본 발명 및 법적으로 그 등가물의 범위를 벗어남이 없이, 그 구성요소들의 기능 및 구성에 있어 행해질 수 있다는 것을 이해해야 한다.

Claims (10)

  1. 반도체 메모리 디바이스(40)로서,
    표면(46)을 구비한 반도체 기판(42)과;
    상기 기판의 표면에 에칭되는 트랜치(52)와, 여기서 상기 트랜치는 상기 표면으로부터 연장하는 제 1 벽(54) 및 제 2 벽(56)을 가지고 아울러 상기 제 1 벽 및 상기 제 2 벽의 말단에서 하부(58)를 가지며, 상기 트랜치는 상기 트랜치의 길이 방향인 행(row)을 따라 가변의 폭을 가져, 상기 트랜치와 접경하고 있는 상기 반도체 기판에, 확장된 콘택 영역들(59)을 제공하고, 상기 확장된 콘택 영역들은 이웃하는 다른 확장된 콘택 영역들과 행에서 행으로 서로 엇갈려 있으며;
    상기 반도체 기판에 상기 제 1 벽(54)을 따라서 형성되는 제 1 드레인 영역(94) 및 제 2 드레인 영역(94)과, 그리고 상기 반도체 기판에 상기 제 2 벽(56)을 따라서 형성되는 제 3 드레인 영역(94) 및 제 4 드레인 영역(94)과, 여기서 각각의 드레인 영역은 상기 표면(46) 근접으로부터 상기 하부(58)로 연장하고;
    상기 반도체 기판에 상기 제 1 벽(54)을 따라서 상기 제 1 드레인 영역과 상기 제 2 드레인 영역 사이에 그리고 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역으로부터 이격되어 형성되는 제 1 소스 영역(95)과, 그리고 상기 반도체 기판에 상기 제 2 벽(56)을 따라서 상기 제 3 드레인 영역과 상기 제 4 드레인 영역 사이에 그리고 상기 제 3 드레인 영역 및 상기 제 4 드레인 영역으로부터 이격되어 형성되는 제 2 소스 영역(95)과, 여기서 각각의 소스 영역은 상기 표면(46) 근접으로부터 상기 하부(58)로 연장하고;
    상기 반도체 기판에 상기 제 1 벽(54)을 따라서 상기 제 1 드레인과 상기 제 1 소스 사이에 형성되는 제 1 채널 영역(97)과, 상기 반도체 기판에 상기 제 1 벽(54)을 따라서 상기 제 1 소스와 상기 제 2 드레인 사이에 형성되는 제 2 채널 영역(97)과, 상기 반도체 기판에 상기 제 2 벽(56)을 따라서 상기 제 3 드레인 영역과 상기 제 2 소스 사이에 형성되는 제 3 채널 영역(97)과, 그리고 상기 반도체 기판에 상기 제 2 벽(56)을 따라서 상기 제 2 소스 영역과 상기 제 4 드레인 사이에 형성되는 제 4 채널 영역(97)과;
    상기 제 1 채널 위에 놓이는 제 1 게이트 전극(68)과, 상기 제 2 채널 위에 놓이는 제 2 게이트 전극(68)과, 상기 제 3 채널 위에 놓이는 제 3 게이트 전극(68)과, 그리고 상기 제 4 채널 위에 놓이는 제 4 게이트 전극(68)과;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극에 연결되는 제 1 워드 라인(106)과, 그리고 상기 제 3 게이트 전극 및 상기 제 4 게이트 전극에 연결되는 제 2 워드 라인(106)과; 그리고
    상기 제 1 드레인 영역 및 상기 제 3 드레인 영역에 연결되는 제 1 비트 라인(102)과, 그리고 상기 제 2 드레인 영역 및 상기 제 4 드레인 영역에 연결되는 제 2 비트 라인(102)을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 트랜치의 하부에서 성장되는 제 1 격리 옥사이드(isolation oxide)(74)를 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 반도체 디바이스(40)로서,
    표면(46)을 구비한 반도체 기판(42)과;
    상기 반도체 기판에 형성되며 아울러 상기 표면으로부터 하부(58)로 연장하는 트랜치 벽(54, 56)에 의해 경계가 정해지는 트랜치(52)와, 여기서 상기 트랜치는 상기 트랜치의 길이 방향인 행을 따라 가변의 폭을 가져, 상기 트랜치와 접경하고 있는 상기 반도체 기판에, 확장된 콘택 영역들(59)을 제공하고, 상기 확장된 콘택 영역들은 이웃하는 다른 확장된 콘택 영역들과 행에서 행으로 서로 엇갈려 있으며;
    상기 트랜치의 벽을 따라서 상기 기판에 형성되며 아울러 상기 표면(46)으로부터 상기 하부(58)로 연장하는 드레인 영역(94)과;
    상기 트랜치의 벽을 따라서 상기 기판에 형성되며 아울러 상기 표면(46)으로부터 상기 하부(58)로 연장하는 소스 영역(95)과;
    상기 드레인 영역(94)과 상기 소스 영역(95) 사이에 상기 트랜치 벽을 따라서 상기 기판에 형성되며 아울러 상기 표면(46)에 평행하게 연장하는 채널 영역(97)과;
    상기 채널 위에 놓이는 게이트 절연체(66)와; 그리고
    상기 게이트 절연체 위에 놓이는 게이트 전극(68)을 포함하여 구성되는 것을 특징으로 하는 반도체 디바이스.
  4. 제3항에 있어서,
    상기 표면에서 형성되어 상기 드레인 영역(94)에 전기적으로 콘택하고 있는 드레인 콘택(59)과; 그리고
    상기 표면에서 형성되어 상기 소스 영역(95)에 전기적으로 콘택하고 있는 소스 콘택(59)을 더 포함하여 구성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제3항에 있어서,
    상기 하부(58)에서 성장되는 국부 옥사이드(localized oxide)(74)를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 반도체 디바이스(40)로서,
    표면(46)을 구비한 반도체 기판(42)과;
    상기 기판에 에칭되고 아울러 상기 표면을 따라서 일정 방향(152)으로 연장하는 트랜치(52)와, 여기서 상기 트랜치는 제 1 벽(54) 및 제 2 벽(56)에 의해 경계가 정해지고, 상기 트랜치는 상기 트랜치의 길이 방향인 행(row)을 따라 가변의 폭을 가져, 상기 트랜치와 접경하고 있는 상기 반도체 기판에, 확장된 콘택 영역들(59)을 제공하고, 상기 확장된 콘택 영역들은 이웃하는 다른 확장된 콘택 영역들과 행에서 행으로 서로 엇갈려 있으며;
    상기 제 1 벽(56)을 따라서 형성되고 아울러 제 1 소스(95)와, 제 1 드레인(94)과, 그리고 상기 제 1 소스와 상기 제 1 드레인 사이에서 상기 방향(152)으로 연장하는 제 1 채널(97)을 포함하는 제 1 MOS 트랜지스터와; 그리고
    상기 제 2 벽(56)을 따라서 형성되고 아울러 제 2 소스(95)와, 제 2 드레인(94)과, 그리고 상기 제 2 소스와 상기 제 2 드레인 사이에서 상기 방향(152)으로 연장하는 제 2 채널(97)을 포함하는 제 2 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제 1 벽(54) 및 상기 제 2 벽(56)은 상기 기판(42)으로 연장하여 하부(58)까지 연장하고, 그리고 여기서 상기 반도체 디바이스는, 상기 트랜치의 하부 에서 성장되고 아울러 상기 제 2 MOS 트랜지스터로부터 상기 제 1 MOS 트랜지스터를 전기적으로 격리시키는 격리 옥사이드(74)를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제 1 소스(95) 및 상기 제 1 드레인(94)은 각각 상기 제 1 벽(54)을 따라서 상기 표면(46)으로부터 상기 하부(58)로 연장하고, 그리고 상기 제 2 소스(95) 및 상기 제 2 드레인(94)은 각각 상기 제 2 벽(56)을 따라서 상기 표면(46)으로부터 상기 하부(58)로 연장하는 것을 특징으로 하는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 콘택 영역들(59)은 상기 제 1 소스, 상기 제 1 드레인, 상기 제 2 소스, 및 상기 제 2 드레인에 대한 콘택 영역들이며, 상기 콘택 영역들 각각은 상기 표면(46) 상에 위치하는 것을 특징으로 하는 반도체 디바이스.
  10. 제6항에 있어서,
    상기 제 1 채널 위에 놓이고, 상기 제 1 벽을 따라서 연장하고, 그리고 상기 기판 위에 놓이는 제 1 부분(82)을 구비하는 제 1 게이트 전극(78)과; 그리고
    상기 제 2 채널 위에 놓이고, 상기 제 2 벽을 따라서 연장하고, 그리고 상기 기판 위에 놓이는 제 2 부분(84)을 구비하는 제 2 게이트 전극(78)을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8063434B1 (en) 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8871595B2 (en) * 2007-05-25 2014-10-28 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8093128B2 (en) * 2007-05-25 2012-01-10 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
EP2387081B1 (en) * 2010-05-11 2015-09-30 Samsung Electronics Co., Ltd. Semiconductor light emitting device and method for fabricating the same
US8878156B2 (en) * 2011-11-21 2014-11-04 Avalanche Technology Inc. Memory device having stitched arrays of 4 F2 memory cells
US11521926B2 (en) * 2021-03-10 2022-12-06 Nanya Technology Corporation Semiconductor device structure with serpentine conductive feature and method for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040232472A1 (en) 2000-03-28 2004-11-25 Kabushhiki Kaisha Toshiba Nonvolatile semiconductor memory and method of manufacturing the same

Family Cites Families (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786953A (en) * 1984-07-16 1988-11-22 Nippon Telegraph & Telephone Vertical MOSFET and method of manufacturing the same
US5135879A (en) * 1985-03-26 1992-08-04 Texas Instruments Incorporated Method of fabricating a high density EPROM cell on a trench wall
NL8600786A (nl) * 1986-03-27 1987-10-16 Philips Nv Ladingsgekoppelde inrichting.
JPH0745797B2 (ja) 1987-03-13 1995-05-17 株式会社ブリヂストン トンネル用防水シ−トの接合構造
US4728619A (en) * 1987-06-19 1988-03-01 Motorola, Inc. Field implant process for CMOS using germanium
US5168334A (en) * 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
US4931409A (en) * 1988-01-30 1990-06-05 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device having trench isolation
US5021359A (en) * 1988-06-21 1991-06-04 Harris Corporation Radiation hardened complementary transistor integrated circuits
US5045489A (en) * 1989-06-30 1991-09-03 Texas Instruments Incorporated Method of making a high-speed 2-transistor cell for programmable/EEPROM devices with separate read and write transistors
IT1236601B (it) * 1989-12-22 1993-03-18 Sgs Thomson Microelectronics Dispositivo a semiconduttore integrato di tipo eprom con connessioni metalliche di source e procedimento per la sua fabbricazione.
EP0449422B1 (en) * 1990-02-26 1997-06-18 Nec Corporation Semiconductor memory device
US5293061A (en) * 1990-04-09 1994-03-08 Seiko Instruments Inc. Semiconductor device having an isolation layer region on the side wall of a groove
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
TW199237B (ko) * 1990-07-03 1993-02-01 Siemens Ag
DE4131078A1 (de) * 1990-11-19 1992-05-21 Micron Technology Inc Kondensatorstrukturen fuer dram-zellen
US6002149A (en) * 1990-11-19 1999-12-14 Micron Technology, Inc. Capacitor structures for memory cells
JP2740050B2 (ja) * 1991-03-19 1998-04-15 株式会社東芝 溝埋込み配線形成方法
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
US6243293B1 (en) * 1992-01-29 2001-06-05 Interuniversitair Micro-Elektronica Centrum Contacted cell array configuration for erasable and programmable semiconductor memories
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5571738A (en) * 1992-09-21 1996-11-05 Advanced Micro Devices, Inc. Method of making poly LDD self-aligned channel transistors
US5350706A (en) * 1992-09-30 1994-09-27 Texas Instruments Incorporated CMOS memory cell array
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
JPH0745797A (ja) 1993-07-30 1995-02-14 Toshiba Corp 半導体記憶装置
US5411905A (en) * 1994-04-29 1995-05-02 International Business Machines Corporation Method of making trench EEPROM structure on SOI with dual channels
US5432739A (en) * 1994-06-17 1995-07-11 Philips Electronics North America Corporation Non-volatile sidewall memory cell method of fabricating same
US5480819A (en) * 1994-07-15 1996-01-02 United Microelectronics Corporation Method of manufacture of high coupling ratio flash memory cell
US7118988B2 (en) * 1994-08-15 2006-10-10 Buerger Jr Walter Richard Vertically wired integrated circuit and method of fabrication
KR100193102B1 (ko) * 1994-08-25 1999-06-15 무명씨 반도체 장치 및 그 제조방법
US5705415A (en) * 1994-10-04 1998-01-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
JPH098290A (ja) * 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5627097A (en) * 1995-07-03 1997-05-06 Motorola, Inc. Method for making CMOS device having reduced parasitic capacitance
DE19524478C2 (de) * 1995-07-05 2002-03-14 Infineon Technologies Ag Verfahren zur Herstellung einer Festwertspeicherzellenanordnung
US5700727A (en) * 1995-07-24 1997-12-23 Micron Technology, Inc. Method of forming a thin film transistor
KR0186083B1 (ko) * 1995-08-12 1999-04-15 문정환 반도체 소자의 소자격리방법
EP0766312B1 (de) * 1995-09-26 2002-01-16 Infineon Technologies AG Selbstverstärkende DRAM-Speicherzellenanordnung
US5705409A (en) * 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
KR100214074B1 (ko) * 1995-11-03 1999-08-02 김영환 박막트랜지스터 및 그 제조방법
US5789306A (en) * 1996-04-18 1998-08-04 Micron Technology, Inc. Dual-masked field isolation
US5851882A (en) * 1996-05-06 1998-12-22 Micron Technology, Inc. ZPROM manufacture and design and methods for forming thin structures using spacers as an etching mask
US5998263A (en) * 1996-05-16 1999-12-07 Altera Corporation High-density nonvolatile memory cell
JP3371708B2 (ja) * 1996-08-22 2003-01-27 ソニー株式会社 縦型電界効果トランジスタの製造方法
KR100270577B1 (ko) * 1996-08-30 2000-11-01 김영환 플래쉬 메모리 셀의 제조 방법
US5677227A (en) 1996-09-09 1997-10-14 Vanguard International Semiconductor Corporation Method of fabricating single crown, extendible to triple crown, stacked capacitor structures, using a self-aligned capacitor node contact
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
JP3598197B2 (ja) * 1997-03-19 2004-12-08 株式会社ルネサステクノロジ 半導体装置
TW381325B (en) * 1997-04-15 2000-02-01 United Microelectronics Corp Three dimensional high density deep trench ROM and the manufacturing method thereof
US5861330A (en) * 1997-05-07 1999-01-19 International Business Machines Corporation Method and structure to reduce latch-up using edge implants
DE19720193C2 (de) * 1997-05-14 2002-10-17 Infineon Technologies Ag Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE59813458D1 (de) * 1997-05-15 2006-05-11 Infineon Technologies Ag Integrierte cmos-schaltungsanordnung und verfahren zu deren herstellung
JP2964993B2 (ja) * 1997-05-28 1999-10-18 日本電気株式会社 半導体記憶装置
US5981995A (en) * 1997-06-13 1999-11-09 Advanced Micro Devices, Inc. Static random access memory cell having buried sidewall transistors, buried bit lines, and buried vdd and vss nodes
US5936874A (en) * 1997-06-19 1999-08-10 Micron Technology, Inc. High density semiconductor memory and method of making
US6008516A (en) * 1997-07-23 1999-12-28 Texas Instruments Incorporated Non-volatile flash layout
US6765257B1 (en) * 1997-07-23 2004-07-20 Texas Instruments Incorporated Implanted vertical source-line under straight stack for flash eprom
US5834359A (en) * 1997-08-29 1998-11-10 Vanguard International Semiconductor Corporation Method of forming an isolation region in a semiconductor substrate
US5960284A (en) * 1997-12-05 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming vertical channel flash memory cell and device manufactured thereby
US6747313B1 (en) * 1997-12-17 2004-06-08 Hyundai Electronics Industries Co., Ltd. Thin film transistor
US6124608A (en) * 1997-12-18 2000-09-26 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device having a shallow drain region
US6492675B1 (en) * 1998-01-16 2002-12-10 Advanced Micro Devices, Inc. Flash memory array with dual function control lines and asymmetrical source and drain junctions
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6097065A (en) * 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6097621A (en) * 1998-05-04 2000-08-01 Texas Instruments Incorporated Memory cell array architecture for random access memory device
JP3691963B2 (ja) * 1998-05-28 2005-09-07 株式会社東芝 半導体装置及びその製造方法
TW417290B (en) * 1998-06-26 2001-01-01 Texas Instruments Inc Relaxed layout for storage nodes for dynamic random access memories
US6188100B1 (en) * 1998-08-19 2001-02-13 Micron Technology, Inc. Concentric container fin capacitor
US6320222B1 (en) * 1998-09-01 2001-11-20 Micron Technology, Inc. Structure and method for reducing threshold voltage variations due to dopant fluctuations
US6104068A (en) * 1998-09-01 2000-08-15 Micron Technology, Inc. Structure and method for improved signal processing
DE19840984B4 (de) 1998-09-08 2005-05-19 Infineon Technologies Ag Halbleiterbauelement für integrierte Schaltkreise sowie Verfahren zur Herstellung
DE19845058A1 (de) * 1998-09-30 2000-04-13 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6141236A (en) * 1999-03-10 2000-10-31 Alliance Semiconductor Corporation Interleaved stitch using segmented word lines
US6180494B1 (en) * 1999-03-11 2001-01-30 Micron Technology, Inc. Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6143608A (en) * 1999-03-31 2000-11-07 Advanced Micro Devices, Inc. Barrier layer decreases nitrogen contamination of peripheral gate regions during tunnel oxide nitridation
US6144086A (en) * 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6458677B1 (en) * 1999-10-25 2002-10-01 Advanced Micro Devices, Inc. Process for fabricating an ONO structure
US6303439B1 (en) * 1999-11-24 2001-10-16 United Microelectronics Corp. Fabrication method for a two-bit flash memory cell
US6335237B1 (en) * 2000-03-03 2002-01-01 Micron Technology, Inc. Methods of forming capacitor and bitline structures
KR100327348B1 (en) * 2000-07-26 2002-03-06 Samsung Electronics Co Ltd Semiconductor capable of decreasing junction leakage current and narrow width effect and fabricating method thereof
US6830977B1 (en) * 2000-08-31 2004-12-14 Micron Technology, Inc. Methods of forming an isolation trench in a semiconductor, methods of forming an isolation trench in a surface of a silicon wafer, methods of forming an isolation trench-isolated transistor, trench-isolated transistor, trench isolation structures formed in a semiconductor, memory cells and drams
JP2002100689A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2002124585A (ja) * 2000-10-17 2002-04-26 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
JP2002190535A (ja) * 2000-12-21 2002-07-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6806143B2 (en) * 2001-02-02 2004-10-19 Micron Technology, Inc. Self-aligned source pocket for flash memory cells
US6559491B2 (en) * 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
JP2002289815A (ja) * 2001-03-23 2002-10-04 Hitachi Ltd 半導体記憶装置
TW480680B (en) * 2001-04-03 2002-03-21 Nanya Technology Corp Method for producing self-aligned separated gate-type flash memory cell
JP4191975B2 (ja) * 2001-11-01 2008-12-03 イノテック株式会社 トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法
DE10258443A1 (de) * 2001-12-18 2003-07-03 Fuji Electric Co Ltd Halbleiterbauelement
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
KR100406578B1 (ko) * 2001-12-29 2003-11-20 동부전자 주식회사 반도체 소자의 제조방법
TW527652B (en) * 2002-02-06 2003-04-11 Taiwan Semiconductor Mfg Manufacturing method of selection gate for the split gate flash memory cell and its structure
US7411246B2 (en) * 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
DE10220922B4 (de) 2002-05-10 2006-09-28 Infineon Technologies Ag Flash-Speicherzelle, Anordnung von Flash-Speicherzellen und Verfahren zur Herstellung von Flash-Speicherzellen
DE10223699B4 (de) * 2002-05-28 2007-11-22 Infineon Technologies Ag MOS-Transistoreinrichtung vom Trenchtyp
US6610575B1 (en) * 2002-06-04 2003-08-26 Chartered Semiconductor Manufacturing Ltd. Forming dual gate oxide thickness on vertical transistors by ion implantation
US6900521B2 (en) * 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
KR100480604B1 (ko) * 2002-07-24 2005-04-06 삼성전자주식회사 저에너지 이온주입을 이용한 반도체 소자의 쉘로우 웰 형성방법
US6700150B1 (en) * 2002-08-20 2004-03-02 Intelligent Sources Development Corp. Self-aligned vertical transistor DRAM structure
US6734482B1 (en) * 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
DE10254160B4 (de) * 2002-11-20 2006-07-20 Infineon Technologies Ag Transistorarray und damit hergestellte Halbleiterspeicheranordnung
JP2004186557A (ja) * 2002-12-05 2004-07-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE10257665B3 (de) * 2002-12-10 2004-07-01 Infineon Technologies Ag Halbleiterspeicher mit einer Anordnung von Speicherzellen
TW569435B (en) * 2002-12-17 2004-01-01 Nanya Technology Corp A stacked gate flash memory and the method of fabricating the same
US6812486B1 (en) * 2003-02-20 2004-11-02 National Semiconductor Corporation Conductive structure and method of forming the structure
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
JP2005005465A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 半導体記憶装置及びその製造方法
TW200503163A (en) * 2003-07-11 2005-01-16 Nanya Technology Corp Bit line contact structure and manufacturing method thereof
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
US7323726B1 (en) * 2003-09-09 2008-01-29 Spansion Llc Method and apparatus for coupling to a common line in an array
JP2005101174A (ja) * 2003-09-24 2005-04-14 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6955932B2 (en) * 2003-10-29 2005-10-18 International Business Machines Corporation Single and double-gate pseudo-FET devices for semiconductor materials evaluation
US6831310B1 (en) * 2003-11-10 2004-12-14 Freescale Semiconductor, Inc. Integrated circuit having multiple memory types and method of formation
US7148538B2 (en) * 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
US7015092B2 (en) * 2003-12-18 2006-03-21 Infineon Technologies North America Corp. Methods for forming vertical gate transistors providing improved isolation and alignment of vertical gate contacts
KR100789033B1 (ko) * 2003-12-22 2007-12-26 마쯔시다덴기산교 가부시키가이샤 종형게이트 반도체장치 및 그 제조방법
US6972229B2 (en) * 2003-12-23 2005-12-06 02Ic, Inc. Method of manufacturing self-aligned non-volatile memory device
KR100602939B1 (ko) * 2003-12-31 2006-07-19 동부일렉트로닉스 주식회사 비휘발성 메모리 소자
KR100601915B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 비휘발성 메모리 소자
US6878991B1 (en) * 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
US7034352B2 (en) * 2004-02-11 2006-04-25 Infineon Technologies Ag DRAM with very shallow trench isolation
US7049654B2 (en) * 2004-03-31 2006-05-23 Intel Corporation Memory with split gate devices and method of fabrication
US7518182B2 (en) * 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7166888B2 (en) * 2005-01-27 2007-01-23 Micron Technology, Inc. Scalable high density non-volatile memory cells in a contactless memory array
US7120046B1 (en) * 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) * 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US20060261436A1 (en) * 2005-05-19 2006-11-23 Freescale Semiconductor, Inc. Electronic device including a trench field isolation region and a process for forming the same
US7274060B2 (en) * 2005-06-15 2007-09-25 Infineon Technologies, Ag Memory cell array and method of forming the same
KR100668856B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7514323B2 (en) * 2005-11-28 2009-04-07 International Business Machines Corporation Vertical SOI trench SONOS cell
US7432122B2 (en) * 2006-01-06 2008-10-07 Freescale Semiconductor, Inc. Electronic device and a process for forming the electronic device
JP5984282B2 (ja) * 2006-04-27 2016-09-06 富士電機株式会社 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置
KR100832718B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 트랜치 게이트 모스 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040232472A1 (en) 2000-03-28 2004-11-25 Kabushhiki Kaisha Toshiba Nonvolatile semiconductor memory and method of manufacturing the same

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