KR100601915B1 - 비휘발성 메모리 소자 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 자세하게는 한 개의 트랜지스터로 2 비트를 구현할 수 있고 셀프 컨버전스 이레이즈 특성을 지니는 사이드월 플로팅 게이트 소자를 사용하여 멀티 레벨 비트 노어 플래시 어레이를 구현하고 효과적으로 프로그램, 이레이즈, 리드 동작을 수행하는 비휘발성 메모리 소자에 관한 것이다.
본 발명의 상기 목적은 폴리실리콘 게이트, 한 쌍의 사이드월 플로팅 게이트, 블럭 산화막 및 소오스/드레인 영역을 포함하는 트렌지스터; 상기 폴리실리콘 게이트와 연결되며 기판에 종으로 배치되는 워드 라인; 상기 소오스 영역과 연결되며 상기 워드 라인과 수직으로 배치되는 제 1 비트 라인 및 상기 드레인 영역과 연결되며 기판에 워드 라인과 수직으로 배치되는 제 2 비트 라인을 단위 셀로 구성하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자는 한 개의 트랜지스터로 2 비트를 구현할 수 있고 셀프 컨버전스 이레이즈 특성을 지니는 사이드월 플로팅 게이트 소자를 사용하여 멀티 레벨 비트 노어 플래시 어레이를 구현하고 효과적으로 프로그램, 이레이즈, 리드 동작을 수행하기 위한 셀 레이아웃을 제공함으로써 면적을 1/4수준으로 줄이고 오버 이레이즈 문제와 드레인 턴온 문제가 발생하지 않는 신뢰성 있는 소자를 제공할 수 있다.
Self-Convergence, Sidewall Floating Gate, NOR Flash, Multi Level Bit, 블럭 산화막

Description

비휘발성 메모리 소자{Non-volatile memory device}
도 1는 종래 기술에 의한 비휘발성 메모리 소자의 단면도.
도 2는 종래 기술에 의한 비휘발성 메모리 소자의 프로그램/이레이즈 셀의 문턱 전압 분포.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 단면도.
도 4는 본 발명에 의한 비휘발성 메모리 소자의 프로그램/이레이즈 특성을 나타낸 도면.
도 5는 본 발명에 의한 비휘발성 메모리 소자의 멀티 레벨 비트 문턱 전압 분포를 나타낸 도면.
도 6은 본 발명에 의한 비휘발성 메모리 소자를 이용하여 멀티 레벨 비트 노어형 비휘발성 메모리 셀 어레이.
도 7은 본 발명에 의한 비휘발성 메모리 소자의 셀 레이아웃.
도 8은 도 7의 단위 셀을 비트 라인 방향(A-A')으로 자른 단면도.
도 9은 도 7의 단위 셀을 비트 라인 방향(B-B')으로 자른 단면도.
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 자세하게는 한 개의 트랜지스터로 2 비트를 구현할 수 있고 셀프 컨버전스 이레이즈(Self-Convergence Erase) 특성을 지니는 사이드월 플로팅 게이트(Sidewall Floating Gate) 소자를 사용하여 멀티 레벨 비트 노어 플래시 어레이(Multi Level Bit NOR Flash Array)를 구현하고 효과적으로 프로그램, 이레이즈, 리드 동작을 수행하는 비휘발성 메모리 소자에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래의 SONOS 메모리 소자는 P형 실리콘 기판에 터널 산화막, 트랩 질화막, 블럭 산화막을 차례로 증착하고 그 위에 게이트가 증착되어 있는 구조로 되어 있다.
SONOS 메모리 소자의 경우 주로 프로그램은 FN(Fowler- Nordheim) 터널링 또는 직접 터널링 방식으로 전자를 터널링시켜 트랩 질화막 내에 존재하는 트랩 사이트에 전자를 트랩시켜 문턱전압을 증가시키며 이레이즈도 프로그램과 마찬가지로 FN 터널링, 직접 터널링, 트랩 보조 터널링(Trap Assisted Tunneling) 등과 같은 터널링 방식으로 전자를 터널링시켜 P형 실리콘 기판으로 빼내어 문턱전압을 감소시키게 된다.
종래의 SONOS 소자의 경우 프로그램과 이레이즈에 모두 터널링 방식을 사용하기 때문에 적정 프로그램과 이레이즈 스피드를 얻기 위해서는 터널 산화막을 20Å 내외로 얇게 증착하여야 하며 이로 인해 리텐션 특성이 좋지 않은 단점이 있다. 이러한 SONOS 소자의 단점을 해결하기 위해 터널 산화막의 두께를 증가시키고 프로그램은 열 전자 주입 방식을 사용하고 이레이즈는 열 정공 주입(Hot Hole Injection) 방식을 사용하는 경우도 있으나 이 경우 리텐션 특성은 개선이 되나 열 정공 주입에 의한 프로그램 내구성(Endurance) 특성이 급격히 악화되는 단점이 있다.
도 1는 종래의 단일 비트 스택 게이트(Single Bit Stack Gate) 형태의 플로팅 게이트 소자를 나타낸 것으로 P형 실리콘 기판(11)에 터널 산화막으로 SiO2(14)를 성장시키고 그 위에 폴리 실리콘 플로팅 게이트(15)를 증착하고 그 위에 커플링 비를 증가시키기 위해 ONO층(16)을 증착하며 그 위에 컨트롤 게이트(17)를 형성시킨다. 상기 게이트의 양측 하부에는 소오스(13) 및 드레인(12)이 형성된다.
도 2는 종래의 단일 비트 스택 게이트 형태의 플로팅 게이트 소자의 프로그램/이레이즈 셀의 문턱 전압 분포를 나타낸 것으로 이레이즈 동작시 오버 이레이즈(Over Erase)에 의해 문턱전압이 0[V]이하로 떨어지는 셀(18)이 존재하며 이레이즈 문턱 전압 분포가 프로그램 문턱 전압 분포 보다 커서 문턱 전압 윈도우가 줄어들게 된다. 이렇게 비트 라인(Bit Line)상에 오버 이레이즈된 셀이 하나라도 존재하면 오버 이레이즈된 셀에 의해 비트 라인에 전류가 많이 흘러 비트 라인상에 존재하는 다른 셀의 데이터를 전혀 읽지 못하는 문제가 발생한다. 이러한 오버 이레이즈 문제는 플레시 메모리 셀 내의 액티브 영역의 CD(Critical Dimension), 터널 산화막 두께, 정션 오버랩(Junction Overlap), 플로팅 게이트 CD, 플로팅 게이트 표면의 거칠기, ONO층의 두께(Thickness), 터널 산화막의 손상(Damage), 터널 산화막의 국부적인 얇음(Thining)현상, 핀홀(Pin Hole) 등 많 은 공정 요소에 의해 발생될 수 있다. 이러한 오버 이레이즈 문제는 여러가지 구조적인 문제로 근본적인 문제해결이 어려워 대개의 경우 오버 이레이즈된 셀들을 검출(Detect)하여 리프로그램(Reprogram)시켜 오버 이레이즈된 셀들의 문턱전압을 높여주는 방식을 사용하고 있다. 이 경우 테스트 시간도 길어지며 오버 이레이즈 셀을 회복(Recovery)시키기 위해 추가적인 복잡한 회로가 필요하다. 또한 이레이즈 상태의 문턱 전압 분포가 크며 이후 프로그램 상태의 문턱 전압 분포에도 영향을 주어 문턱 전압 윈도우를 감소시키며 멀티 레벨 비트(Multi Level Bit)를 구현하기 어려운 문제점 등이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 한 개의 트랜지스터로 2 비트를 구현할 수 있고 셀프 컨버전스 이레이즈 특성을 지니는 사이드월 플로팅 게이트 소자를 사용하여 멀티 레벨 비트 노어 플래시 어레이를 구현하고 효과적으로 프로그램, 이레이즈, 리드 동작을 수행하기 위한 셀 레이아웃을 제공함으로써 면적을 1/4 수준으로 줄이고 오버 이레이즈 문제와 드레인 턴온 문제가 발생하지 않는 신뢰성 있는 비휘발성 메모리 소자를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 폴리실리콘 게이트, 한 쌍의 사이드월 플로팅 게이 트, 블럭 산화막 및 소오스/드레인 영역을 포함하는 트렌지스터; 상기 폴리실리콘 게이트와 연결되며 기판에 종으로 배치되는 워드 라인; 상기 소오스 영역과 연결되며 상기 워드 라인과 수직으로 배치되는 제 1 비트 라인 및 상기 드레인 영역과 연결되며 기판에 워드 라인과 수직으로 배치되는 제 2 비트 라인을 단위 셀로 구성하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 3은 본 발명의 2 비트 사이드월 프로팅 게이트 비휘발성 메모리 소자의 구조를 나타낸 도면이다.
반도체기판(101)상에 메인 게이트인 폴리실리콘 게이트(106)가 형성되어 있다. 상기 폴리실리콘 게이트 및 기판의 사이에는 게이트 산화막(104)이 형성되어 있다. 상기 폴리실리콘 게이트의 하부 측면에는 사이드월 플로팅 게이트(103)가 형성되어 있고, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트에는 블럭 산화막(105)이 개재되어 있다. 또한 사이드월 플로팅 게이트와 기판사이에는 터널 산화막(102)이 개재되어 있다. 상기 폴리실리콘 게이트 및 사이드월 플로팅 게이트의 측벽에는 사이드월 스페이서(109)가 형성되어 있고, 상기 사이드월 스페이서 하부의 반도체 기판에 소오스/드레인 확장 영역(108)이 형성되어 있다. 또한 소오스/드레인 확장영역의 일측에는 소오스/드레인 영역(110)이 형성되어 있다. 상기 폴리실리콘 게이트는 하부 길이가 상부 길이보다 적은 T자형이며, 상기 사이드월 스페 이서와 폴리실리콘 게이트 사이, 그리고 사이드월 스페이서와 사이드월 플로팅 게이트 사이에는 폴리 산화막(107)이 형성되어 있다.
상기 블럭 산화막은 제 1 블럭 산화막(105-1)과 제 2 블럭 산화막(105-2)으로 구성되며, 상기 제 1 블럭 산화막은 Al2O3나 Y2O3를 사용하며 상기 제 2블럭 산화막은 SiO2를 사용한다. 또한 상기 터널 산화막도 SiO2를 사용한다.
상기 소자의 동작 특성을 간단히 살펴보면 폴리실리콘 게이트 측면 아래에 형성된 사이드월 플로팅 게이트에 전자를 주입하거나 빼냄으로서 사이드월 플로팅 게이트 아래의 실리콘 기판 표면에 전위 장벽을 가변시켜 변경 가능한 소오스에서 드레인으로 전자가 주입이 안되도록 하거나 잘 되도록 함으로써 한 개의 트랜지스터로 2 비트의 비휘발성 메모리 소자를 구현하게 된다.
또한 종래의 플로팅 게이트 소자의 ONO대신 제 1 블럭 산화막과 제 2 블럭 산화막을 사용함으로써 이레이즈 동작 후반부에 폴리실리콘 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링하여 사이드월 플로팅 게이트에서 P형 기판(또는 소오스/드레인)으로 전자가 빠져나가거나 P형 기판(또는 소오스/드레인)에서 사이드월 플로팅 게이트로 정공이 주입되는 것을 보상시킴으로써 이레이즈 상태의 문턱 전압을 일정한 값으로 수렴시켜 오버 이레이즈를 방지함과 동시에 이레이즈 상태 문턱전압의 분포를 좁게 만들어 와이드한 이레이즈 문턱 전압 분포에 의해 문턱전압 윈도우(Vt Window)가 줄어드는 문제를 개선시킬 수 있을 뿐만 아니라 이레이즈 문턱 전압을 일정 전압 레벨에서 좁은 폭을 가지도록 만듬으로써 프로 그램 상태 문턱 전압 분포도 좁게 만들 수 있어 멀티 레벨 비트 셀 구현을 용이하게 한다.
도 4는 본 발명에 의한 비휘발성 메모리 소자의 프로그램/이레이즈 특성을 나타낸 도면이다. “00”상태를 나타내는 문턱전압을 VT1, “01”상태를 나타내는 문턱전압을 VT2, “10”상태를 나타내는 문턱전압을 VT3, “11”상태를 나타내는 문턱전압을 VT4라고 할 경우 각각의 상태로 프로그램되어 있는 셀을 이레이즈 시킬 경우 Te[sec]이상 이레이즈 동작을 수행하면 셀들이 어떠한 상태로 프로그램되어 있든지에 상관 없이 이레이즈 문턱전압이 수렴하는 특성에 의해 VT1값으로 모두 이레이즈 문턱전압이 수렴한다. 상기와 같이 이레이즈시킨 셀들을 각각 “00”, “01”, “10”, “11” 상태로 프로그램시키는 경우를 살펴보면 “00”상태로 만들 셀들은 이레이즈시킨 상태 그대로 두면 된다. “01”상태로 만들 셀들은 Tp1[sec]만큼 프로그램시킨다. “10”상태로 만들 셀들은 Tp2[sec]만큼 프로그램 시킨다. “11”상태로 프로그램시킬 셀들은 Tp3[sec]만큼 프로그램 시킨다. 이레이즈 상태의 문턱 전압 분포가 매우 좁기 때문에 프로그램 시킨 후의 셀들의 문턱전압 분포 역시 매우 좁게 되어 문턱 전압 윈도우 마진을 크게 만들 수 있다.
도 5는 본 발명에 의한 비휘발성 메모리 소자의 멀티 레벨 비트 문턱 전압 분포를 나타낸 도면이다.
301은 종래의 플로팅 게이트 소자의 이레이즈 상태의 문턱전압을 나타낸 것으로 오버 이레이즈에 의해 문턱전압 분포가 상당히 넓은 것을 알 수 있다. 302는 종래의 플로팅 게이트 소자의 프로그램 상태의 문턱전압을 나타낸 것으로 이레이즈 상태의 문턱 전압 분포가 매우 넓기 때문에 프로그램 상태에도 영향을 미쳐 프로그램 상태의 문턱전압 분포도 다소 와이드하게 분포하게 되어 이들 프로그램 상태와 이레이즈 상태의 문턱전압 윈도우(307)가 상당히 좁아져 문턱 전압 윈도우 마진이 줄어들게 된다. 따라서 종래의 플로팅 게이트 소자를 사용하여 멀티 레벨 비트 기술을 적용하기가 매우 어렵다.
본 발명의 셀프 컨버전스 이레이즈(Self-Convergence Erase) 특성을 가지는 비휘발성 메모리 소자의 경우 이레이즈 문턱 전압의 자체 수렴특성에 의해 도면 303에 나타내어진 것과 같이 이레이즈 상태의 문턱전압 분포가 매우 좁은 특성을 지니게 된다. 이렇게 이레이즈 상태의 문턱전압이 프로그램 상태의 문턱 전압 분포에도 영향을 주어 “01”(301),”10”(305), “11”(306) 상태의 문턱 전압 분포도 좁은 것을 알 수 있다. 따라서 본 발명의 셀프 컨버전스 이레이즈 특성을 가지는 비휘발성 소자를 사용하여 넓은 범위의 문턱 전압 윈도우(308, 309, 310)를 얻을 수 있어 멀티 레벨 비트 기술을 쉽게 적용할 수 있다.
도 6은 본 발명의 셀프 컨버전스 이레이즈 특성을 가지는 비휘발성 메모리 소자를 이용하여 멀티 레벨 비트 노어형 비휘발성 메모리 셀 어레이를 구현한 도면이다. 폴리실리콘 게이트, 한 쌍의 사이드월 플로팅 게이트, 블럭 산화막 및 소오스/드레인 영역을 포함하는 트렌지스터, 상기 폴리실리콘 게이트와 연결되며 기판에 종으로 배치되는 워드 라인, 상기 소오스 영역과 연결되며 상기 워드 라인과 수직으로 배치되는 제 1 비트 라인 및 상기 드레인 영역과 연결되며 기판에 워드 라인과 수직으로 배치되는 제 2 비트 라인을 단위 셀로 구성하고 있다.
도면에 201로 표시된 셀을 선택적으로 프로그램, 리드시키는 경우와 블럭 단위로 이레이즈시키는 경우에 각각의 워드 라인, 비트 라인, 공통 소오스, 바디에 인가하는 전압은 표 1과 같다.
구분 WL1 WL2 WL3 WL4 BL1 BL1' BL2 BL2' BL3 BL3' Body
Erase1 -Vwle -Vwle -Vwle -Vwle F F F F F F 0/Vb
Erase2 -Vwle -Vwle -Vwle -Vwle 0/Vs 0/Vs 0/Vs 0/Vs 0/Vs 0/Vs F
Program 0 Vwlp 0 0 0 0 0 0 0 0
Read 0 Vref 0 0 0 0 0 0 0 0
블럭 단위로 이레이즈 시키는 방법은 크게 플로팅 게이트에서 채널쪽으로 전자를 F/N 터널링 시켜 빼내는 방법과 플로팅 게이트에서 소오스쪽으로 전자를 F/N 터널링 시켜 빼내는 방법 두 가지가 있다.
상기 테이블에서 이레이즈1은 사이드월 플로팅 게이트에서 채널쪽으로 전자를 F/N 터널링 시켜 빼내는 경우 바이어스 조건을 나타낸 것으로 워드 라인(WL1, WL2, WL3, WL4)에는 -Vwle[V]를 가하고 바디에는 0[V] 또는 Vb[V]를 가하며 나머지 비트 라인(BL1, BL1’, BL2, BL2’, BL3, BL3’)는 모두 플로팅시킨다. 따라서 채널에서 사이드월 플로팅 게이트쪽으로 강한 전계가 인가되고 이렇게 인가된 강한 전계에 의해 사이드월 플로팅 게이트의 전위우물에 갇혀 있던 전자들이 F/N 터널링하여 실리콘 기판으로 빠져나가게 되어 문턱전압이 낮아지는 이레이즈 동작이 이루어진다. 이때 채널에서 폴리실리콘 게이트(워드 라인) 영역으로도 강한 전계가 형성되기 때문에 채널 F/N 터널링 방식을 사용할 경우 채널에서 폴리실리콘 게이트쪽으로 브레이크 다운(Breakdown)이 발생하지 않는 조건으로 설정할 필요가 있다. 또한 제 1 블럭 산화막과 제 2 블럭 산화막 구조를 통해 이레이즈 동작 후반부에 폴 리실리콘 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링하여 사이드월 플로팅 게이트에서 P형 기판으로 전자가 빠져나가거나 P형 기판에서 사이드월 플로팅 게이트로 정공이 주입되는 것을 보상시킴으로써 이레이즈 상태의 문턱 전압이 일정한 값으로 수렴하게 된다.
또 다른 이레이즈 방법으로 상기 테이블에 나타내어진 이레이즈2는 사이드월 플로팅 게이트에서 소오스/드레인 쪽으로 전자를 F/N 터널링 시켜 빼내는 경우 바이어스 조건을 나타낸 것으로 워드 라인(WL1, WL2, WL3, WL4)에는 -Vwle[V]를 가하고 비트 라인(BL1, BL1', BL2, BL2', BL3, BL3')에는 0[V] 또는 Vs[V]를 인가하며 바디는 플로팅 시킨다. 따라서 비트 라인에 연결된 소오스/드레인 불순물 주입 영역에서 사이드월 플로팅 게이트쪽으로 강한 전계가 인가되고 이렇게 인가된 강한 전계에 의해 사이드월 플로팅 게이트의 전위우물에 갇혀 있던 전자들이 F/N 터널링하여 소오스쪽으로 빠져나가게 되어 문턱전압이 낮아지는 이레이즈 동작이 이루어진다. 이렇게 사이드월 플로팅 게이트에서 소오스/드레인 쪽으로 F/N 터널링 시켜 이레이즈 시키는 경우 채널에서 폴리실리콘 게이트쪽으로는 전계가 강하게 형성되지 않기 때문에 브레이크 다운 문제는 발생하지 않는다. 이 경우도 마찬가지로 제 1 블럭 산화막과 제 2 블럭 산화막 구조를 통해 이레이즈 동작 후반부에 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링하여 사이드월 플로팅 게이트에서 소오스로 전자가 빠져나가거나 소오스에서 사이드월 플로팅 게이트로 정공이 주입되는 것을 보상시킴으로써 이레이즈 상태의 문턱 전압이 일정한 값으로 수렴하게 된다.
다음, 소자를 선택적으로 프로그램시키는 경우를 보면 우선 워드 라인 경우 WL2에만 Vwlp[V]를 인가하고 나머지 워드 라인(WL1, WL3, WL4)에는 0[V]를 가하며 비트 라인 경우 BL2에만 Vblp[V]를 인가하고 나머지 비트 라인(BL1, BL1', BL2', BL3, BL3')에는 0[V]를 가하고 바디에도 0[V]를 인가한다. 상기 프로그램 바이어스 조건에서 드레인에 비트 라인 전압이 인가되는 것은 BL2가 콘택되는 모든 드레인이 되며 워드 라인(폴리실리콘 게이트)에 전압이 인가되는 것은 WL2 라인을 따라 형성되는 소자이므로 201 셀이 형성된 부분의 드레인과 폴리실리콘 게이트에 전압이 인가되어 201 셀이 형성되어 있는 폴리실리콘 게이트에 전류가 흐르게 되며 201 Cell이 형성되어 있는 영역에서 전기장이 최고가 되어 채널 전자들이 열 전자가 되고 이러한 열 전자들이 수직 전계에 의해 201 Cell의 사이드월 플로팅 게이트에 형성된 전위 우물에 주입되어 문턱전압이 높아지는 프로그램 동작이 이루어 진다. 여기서 프로그램 동작시 비트 라인, 워드 라인에 각각 인가되는 Vblp, Vwlp는 열 전자 주입 효율, 드레인 정션 브레이크 다운(Drain Junction Breakdown), 게이트 디스터브(Gate Disturb), 프로그램 전압(Program Current), 셀렉트 트랜지스터 문턱전압 등 여러 가지 요인들에 의해 최적화된 수치로 정한다. 또한 이러한 프로그램 동작시 프로그램 시간을 조정하여 "00"상태로 이레이즈된 셀을 "01", "10", "11" 상태로 변경시킬 수 있다.
다음, 리드 경우 WL2에 레퍼런스 볼테지인 Vref를 인가하고 BL2’에는 Vblr을 인가하며 나머지 워드 라인(WL1, WL3, WL4)과 비트 라인(BL1, BL1’, BL2, BL3, BL3’), 바디는 모두 0[V]를 인가한다. 상기 리드 바이어스 조건에서 201 셀의 문 턱전압이 인가된 Vref보다 낮으면 이레이즈된 상태로 인식하여 BL2'(드레인)에서 BL2(소오스)로 전류가 흐르게 되며 201 셀의 문턱전압이 인가된 Vref보다 높으면 프로그램 상태로 인식하여 BL2'(드레인)에서 BL2(소오스)로 전류가 흐르지 않아 각각의 프로그램/이레이즈 상태를 검출해 내게 된다. 여기서 워드 라인에 인가하는 Vref를 조정하여 각각의 셀의 상태를 검출하게 된다. 예를 들어 "00"상태의 문턱전압 최대값과 "01"상태의 문턱전압 최소값의 중간값을 Vref1이라고 하고 "01"상태의 문턱 전압 최대값과 "10"상태의 문턱전압 최소값의 중간값을 Vref2, "10"상태의 문턱전압의 최대값과 "11"상태의 문턱전압 최소값의 중간값을 Vref3라 할 경우 리드 동작시 먼저 워드 라인에 Vref1을 인가하여 BL2'(드레인)에서 BL2(소오스)로 전류가 흐르는지 검출하며 만약 BL2'(드레인)에서 BL2(소오스)로 전류가 흐르면 셀의 상태를 "00"으로 인식하고 리드 동작을 종료한다. 만약 전류가 검출되지 않으면 다시 워드 라인에 Vref2를 인가하여 BL2'(드레인)에서 BL2(소오스)로 전류가 흐르는지 검출한다. 만약 BL2'(드레인)에서 BL2(소오스)로 전류가 흐르면 셀의 상태를 "01"로 인식하고 리드 동작을 종료하게 되며 만약 전류가 검출되지 않으면 다시 워드 라인에 Vref3를 인가하여 BL2'(드레인)에서 BL2(소오스)로 전류가 흐르는지 검출한다. 만약 BL2'(드레인)에서 BL2(소오스)로 전류가 흐르면 셀의 상태를 "10"으로 인식하고 전류가 흐르지 않으면 "11"로 인식하여 모든 리드 동작을 종료한다. 여기서 리드 동작시 비트 라인에 인가하는 전압의 경우 비트 라인의 전압이 너무 높으면 리드되는 셀에 프로그램 동작이 진행될 수도 있기 때문에 대개의 경우 프로그램 동작이 진행되지 않을 정도로 낮은 전압을 인가한다.
도 7은 본 발명에 의한 비휘발성 메모리 소자의 셀 레이아웃을 나타낸 도면이다. 반도체 기판에 복수개의 나란한 활성 영역(501)들이 배치된다. 상기 활성 영역들은 소자분리막(502)에 의하여 구분된다. 다수의 워드 라인(폴리실리콘 게이트) (503)들이 상기 활성 영역들 상부를 가로지른다. 상기 워드 라인의 양측의 활성 영역에는 소오스/드레인 영역이 형성되어 있고, 상기 소오스/드레인 영역에는 비트라인 콘택(505)이 형성되어 있다. 상기 소오스/드레인 영역과 인접한 상기 워드 라인 영역에는 마주보는 한 쌍의 사이드월 플로팅 게이트(304)가 형성되어 있다.
도 8은 도 7의 단위 셀(506)을 비트 라인 방향(A-A')으로 자를 경우 단면도이다. 활성 영역(601)의 상부에 워드 라인인 폴리실리콘 게이트(606)가 형성되어 있고, 상기 폴리실리콘 게이트의 소정 영역에 활성 영역과 인접하도록 한 쌍의 사이드월 플로팅 게이트(604)가 마주보도록 형성되어 있다. 상기 폴리실리콘 게이트와 활성영역 사이에는 게이트 산화막(603)이 개재되어 있고, 상기 사이드월 플로팅 게이트와 활성 영역 사이에는 터널 산화막(602)이 개재되어 있다. 상기 사이드월 플로팅 게이트와 폴리실리콘 게이트 사이에는 블럭 산화막(605)이 개재되어 있고, 상기 블럭 산화막은 제 1 블럭 산화막과 제 2 블럭 산화막으로 구성된다. 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 사이드월 스페이서(608)가 형성되어 있고, 그 사이에 폴리 산화막이 개재되어 있다. 상기 사이드월 스페이서의 하부에 소오스/드레인 확장 영역(609)이 형성되어 있고, 상기 소오스/드레인 확장 영역의 일측에 소오스/드레인 영역(610)이 형성되어 있다. 상기 소오스/드레인 영역에는 비트 라인과 연결하는 비트 라인 콘택(611)이 형성되어 있다.
도 9은 도 7의 단위 셀(506)을 비트 라인 방향(B-B')으로 자른 단면도이다. 활성 영역은(701)은 소자 분리막(702)에 의하여 분리되어 있고, 상기 활성 영역의 상부에 워드 라인(704)이 위치한다. 상기 워드 라인과 활성 영역 사이에는 게이트 산화막이 구비되어 있다.
따라서 본 발명에 의한 비휘발성 메모리 소자는 사이드월 플로팅 게이트에 각각의 비트를 저장할 수 있어 한 개의 트랜지스터로 2 비트를 구현할 수 있다. 또한 종래의 플로팅 게이트 소자의 ONO대신 제 1 블럭 산화막과 제 2 블럭 산화막을 사용하여 이레이즈 동작 후반부에 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링하여 사이드월 플로팅 게이트에서 P형 기판으로 전자가 빠져나가거나 P형 기판에서 사이드월 플로팅 게이트로 정공이 주입되는 것을 보상시킴으로써 이레이즈 상태의 문턱 전압을 일정한 값으로 수렴시켜 오버 이레이즈 문제를 방지함과 동시에 이레이즈 상태 문턱전압의 분포를 좁게 만들어 와이드한 이레이즈 문턱 전압 분포에 의해 문턱전압 윈도우가 줄어드는 문제를 개선시킬 수 있다. 따라서 이러한 셀프 컨버전스 이레이즈 특성을 가지는 2 비트 사이드월 플로팅 게이트 비휘발성 메모리 소자를 사용함으로써 이레이즈 문턱 전압을 일정 전압 레벨에서 좁은 폭을 가지도록 만들 수 있고 프로그램 상태 문턱 전압 분포도 종래보다 더 좁게 만들 수 있어 궁극적으로 1개의 트랜지스터로 4 비트를 구현함으로써 종래 소자의 면적보다 1/4 수준으로 줄일 수 있다.
또한 각각의 비트 상태 즉 "00", "01", "10", "11" 상태가 차지하는 문턱 전압 분포가 매우 좁아서 효과적으로 에러 발생없이 리드 동작을 수행할 수 있다. 또 한 프로그램시 선택되지 않은 셀들에 흐르는 누설 전류(Leakage Current)를 줄일 수 있어 프로그램 전류를 효과적으로 줄일 수 있어 차지 펌프(Charge Pump)회로를 그만큼 줄여 칩 사이즈를 줄일 수 있으며 이레이즈 문턱전압을 Negative로 만들 수 있어 문턱전압 윈도우를 더욱 넓게 만들 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자는 한 개의 트랜지스터로 2 비트를 구현할 수 있고 셀프 컨버전스 이레이즈 특성을 지니는 사이드월 플로팅 게이트 소자를 사용하여 멀티 레벨 비트 노어 플래시 어레이를 구현하고 효과적으로 프로그램, 이레이즈, 리드 동작을 수행하기 위한 셀 레이아웃을 제공함으로써 면적을 1/4수준으로 줄이고 오버 이레이즈 문제와 드레인 턴온 문제가 발생하지 않는 신뢰성 있는 소자를 제공할 수 있다. 또한 제 1 블럭 산화막으로 사용되는 Al2O3나 Y 2O3의 유전율이 각각 9와 17로 7.5정도 되는 질화막(SiN)보다 크기 때문에 ONO층을 사용하는 것 보다 제 1 블럭 산화막과 제 2 블럭 산화막을 사용하는 것이 커플링 비(Coupling Ratio)가 더 높아 폴리실리콘 게이트에 걸어주는 전압을 효과적으로 줄일 수 있는 효과가 있다.

Claims (8)

  1. 폴리실리콘 게이트, 한 쌍의 사이드월 플로팅 게이트, 블럭 산화막 및 소오스/드레인 영역을 포함하는 트랜지스터;
    상기 폴리실리콘 게이트와 연결되며 기판에 종으로 배치되는 워드 라인;
    상기 소오스 영역과 연결되며 상기 워드 라인과 수직으로 배치되는 제 1 비트 라인; 및
    상기 드레인 영역과 연결되며 기판에 워드 라인과 수직으로 배치되는 제 2 비트 라인
    을 단위 셀로 구성하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 소오스 영역과 제 1 비트 라인은 비트 라인 콘택으로 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 드레인 영역과 제 2 비트 라인은 비트 라인 콘택으로 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1항에 있어서,
    상기 폴리실리콘 게이트는 상부의 길이가 하부의 길이보다 긴 T자형 게이트임을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1항에 있어서,
    상기 블럭 산화막은 제 1 블럭 산화막과 제 2 블럭 산화막으로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 5항에 있어서,
    상기 제 1 블럭 산화막은 50 내지 250Å의 두께인 Al2O3 또는 Y2O 3임을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 5항에 있어서,
    상기 제 2 블럭 산화막은 20 내지 150Å의 두께인 SiO2임을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1항에 있어서,
    상기 비휘발성 메모리 소자는 이레이즈 시간을 증가시킴에 따라 문턱 전압이 감소하다가 이레이즈 후반부에 일정한 문턱전압으로 수렴하는 것을 특징으로 하는 비휘발성 메모리 소자.
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