CN107180857B - Vdmos器件的制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 210000000746 body region Anatomy 0.000 claims abstract description 50
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000005468 ion implantation Methods 0.000 claims abstract description 40
- 239000011248 coating agent Substances 0.000 claims abstract description 15
- 238000000576 coating method Methods 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 238000002513 implantation Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/0865—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种VDMOS器件的制作方法，包括：依次制作器件的JFET区、环区和体区；在器件表面，通过涂覆光刻胶以定义源区位置，并进行第一次源区离子注入和驱入，形成两个第一源区，两个第一源区位于同一个体区内；去除光刻胶，并进行第二次源区离子注入和驱入，形成第二源区，第二源区的深度小于个第一源区的深度，第二源区的宽度大于两个第一源区的间隔宽度。通过上述两次源区离子注入工艺，在体区内形成了结构上连续的源区，即在两边的两个源区之间的区域以及这两个源区中靠近器件上表面的区域，还生成了一个浅层的源区，从而不存在接触孔对偏的问题，在保证源区电阻的同时，器件的导通电阻、源漏电容等性能也可以得到保证。
Description
技术领域
本发明实施例涉及半导体器件制造技术领域，尤其涉及一种VDMOS器件的制作方法。
背景技术
垂直双扩散金属氧化物半导体器件(vertical double-diffused Metal OxideSemiconductor，简称VDMOS)由于具有高输入阻抗、低驱动功率、以及优越的频率特性和热稳定性等特点，广泛地被应用于开关电源，汽车电子，马达驱动，高频振荡器等多个领域。
在制作VDMOS器件的过程中，涉及到源区的制作工艺，现有技术中一般采用条形源区设计，如图1(a)所示。此种方法的优点在于可以获得较低的源漏电容。但缺点在于，源区是条形的，在后续的接触孔的光刻和刻蚀过程中，一旦对偏，则会对器件的开启电压、导通电阻产生较大影响。
具体地，如图1(b)所示的接触孔边界示意图，其中，两条直线之间为接触孔部分，此部分需和源区相连。如果对偏，则一侧的接触孔不能和源区接触，将严重影响器件的电学性能。
发明内容
本发明实施例提供一种VDMOS器件的制作方法，通过两次源区离子注入工艺，形成了结构连续且结深适宜的源区，从而克服了接触孔容易对偏的问题。
本发明实施例提供一种VDMOS器件的制作方法，包括：
依次制作所述器件的JFET区、环区和体区；
在器件表面，通过涂覆光刻胶以定义源区位置，并进行第一次源区离子注入和驱入，形成两个第一源区，所述两个第一源区位于同一个体区内；
去除所述光刻胶，并进行第二次源区离子注入和驱入，形成第二源区，所述第二源区的深度小于所述两个第一源区的深度，所述第二源区的宽度大于所述两个第一源区的间隔宽度。
可选地，所述第一次源区离子注入的注入离子为磷，注入能量为120KeV，注入剂量为1E15-1E16，所述第一次源区离子驱入的温度为850°-950°，驱入时间为30min-60min。
可选地，所述第二次源区离子注入的注入离子为砷，注入能量为50KeV-80KeV，注入剂量为1E15-1E16，所述第二次源区离子驱入的温度为900°-920°，驱入时间为20min-40min。
具体地，所述制作所述器件的JFET区，包括：
在基底上形成初始氧化层，所述基底包括自下而上依次形成的衬底和外延层；
在所述初始氧化层表面，通过涂覆光刻胶定义JFET区位置；
在所述光刻胶阻挡下，对所述初始氧化层进行刻蚀，以形成JFET区窗口；
进行JFET区离子注入，形成JFET区。
具体地，所述制作所述器件的环区，包括：
在所述初始氧化层表面以及所述外延层表面，通过涂覆光刻胶定义环区位置；
在所述光刻胶的阻挡下，对所述初始氧化层进行刻蚀，以形成环区窗口；
进行环区离子注入；
去除所述光刻胶，并进行环区离子驱入，形成环区。
具体地，所述形成环区之后，所述方法还包括：
在器件表面依次形成栅氧化层和多晶硅层。
具体地，所述制作所述器件的体区，包括：
在所述多晶硅层表面，通过涂覆光刻胶定义体区位置和多晶场板位置，所述多晶场板位置与所述环区位置对应；
在所述光刻胶的阻挡下，对所述多晶硅层进行刻蚀，以形成体区窗口和多晶场板；
去除所述光刻胶；
在所述多晶硅层的阻挡下，进行体区离子注入和驱入，形成体区。
具体地，所述形成第二源区之后，所述方法还包括：
进行阱区离子注入，在所述体区中形成阱区。
具体地，所述在所述体区中形成阱区之后，所述方法还包括：
在所述器件表面依次生成介质层和金属层。
本发明实施例提供的VDMOS器件的制作方法，在依次制得该器件的JFET区、环区和体区之后，在制作源区的过程中，可以首先在器件表面，通过涂覆光刻胶以定义源区位置，并进行第一次源区离子注入和驱入，形成位于同一个体区内的两个第一源区。进而，再去除光刻胶，并进行第二次源区离子注入和驱入，形成第二源区，其中，第二源区的深度小于两个第一源区的深度，第二源区的宽度大于两个第一源区的间隔宽度。也就是说，通过上述两次源区离子注入工艺，在体区内形成了结构上连续的源区，即在两边的两个源区之间的区域以及这两个源区中靠近器件上表面的区域，还生成了一个浅层的源区，从而不存在接触孔对偏的问题，在保证源区电阻的同时，器件的导通电阻、源漏电容等性能也可以得到保证。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1(a)为现有的一种条形源区的示意图；
图1(b)为条形源区对应的接触孔边界示意图；
图2为本发明VDMOS器件的制作方法实施例一的流程图；
图3为执行步骤101后的VDMOS器件的剖面示意图；
图4为执行步骤102后的VDMOS器件的剖面示意图；
图5为执行步骤103后的VDMOS器件的剖面示意图；
图6为执行步骤104后的VDMOS器件的剖面示意图；
图7为制作VDMOS器件的JFET区的流程图；
图8为执行步骤201后的VDMOS器件的剖面示意图；
图9为执行步骤202后的VDMOS器件的剖面示意图；
图10为执行步骤203后的VDMOS器件的剖面示意图；
图11为执行步骤204后的VDMOS器件的剖面示意图；
图12为制作VDMOS器件的环区的流程图；
图13为执行步骤301后的VDMOS器件的剖面示意图；
图14为执行步骤302后的VDMOS器件的剖面示意图；
图15为执行步骤303后的VDMOS器件的剖面示意图；
图16为执行步骤304后的VDMOS器件的剖面示意图；
图17为制作VDMOS器件的体区的流程图；
图18为执行步骤401后的VDMOS器件的剖面示意图；
图19为执行步骤402后的VDMOS器件的剖面示意图；
图20为执行步骤404后的VDMOS器件的剖面示意图；
图21为执行步骤405后的VDMOS器件的剖面示意图；
图22为本发明VDMOS器件的制作方法实施例二的流程图；
图23为执行步骤501后的VDMOS器件的剖面示意图；
图24为执行步骤502后的VDMOS器件的剖面示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图2为本发明VDMOS器件的制作方法实施例一的流程图，如图1所示，该方法包括以下步骤：
步骤101、依次制作器件的JFET区、环区和体区。
图3为执行步骤101后的VDMOS器件的剖面示意图，如图3所示，图中由N型衬底和N型外延层共同构成该器件的基底。可以参考现有制作VDMOS器件的工艺，依次制得该器件JFET区、环区11和体区12。其中，JFET区并未在图3中示意出。上述JFET区、环区11和体区12的制作过程将在后续的实施例中结合相应的附图进行详细描述，本实施例中不赘述。
步骤102、在器件表面，通过涂覆光刻胶以定义源区位置。
图4为执行步骤102后的VDMOS器件的剖面示意图，如图4所示，在器件表面，通过涂覆光刻胶13以定义源区位置，即采用光刻胶13作为阻挡，定义源区位置。
步骤103、进行第一次源区离子注入和驱入，形成两个第一源区，两个第一源区位于同一个体区内。
具体地，该第一次源区离子注入的注入离子为磷，注入能量为120KeV，注入剂量为1E15-1E16。第一次源区离子驱入的温度为850°-950°，驱入时间为30min-60min。
图5为执行步骤103后的VDMOS器件的剖面示意图，如图5所示，通过第一次源区离子注入和驱入，在体区12中形成了第一源区14。此时位于同一体区12内的两个第一源区14为条形源区，该两个第一源区14的深度即结深满足器件对源区电阻的要求。
步骤104、去除光刻胶，并进行第二次源区离子注入和驱入，形成第二源区，第二源区的深度小于两个第一源区的深度，第二源区的宽度大于两个第一源区的间隔宽度。
具体地，第二次源区离子注入的注入离子为砷，注入能量为50KeV-80KeV，注入剂量为1E15-1E16，第二次源区离子驱入的温度为900°-920°，驱入时间为20min-40min。
图6为执行步骤104后的VDMOS器件的剖面示意图，如图6所示，通过第二次源区离子注入和驱入，在体区12中形成了第二源区15。第二源区15的深度小于两个第一源区14的深度，第二源区15的宽度大于两个第一源区14的间隔宽度，从而，有位于同一体区12中的两个第一源区14和第二源区15构成了本实施例中的源区结构。
本实施例中，在形成该源区结构的过程中，首先通过光刻胶13的阻挡，由第一次源区离子注入和驱入过程形成的两个分立的第一源区14，在去除光刻胶13后，会在体区的上部区域中，由于第二次源区离子注入和驱入过程而形成一浅层源区，即第二源区15。通过第二源区15，相当于将两个第一源区14连接在了一起，形成了连续结构，从而不存在后续接触孔对偏的问题。
另外，第二源区15的形成过程中，第二次源区离子注入和驱入过程相对于第一个源区离子注入和驱入过程，在注入能量、剂量、驱入时间、温度等方面都存在差异，其目的就是仅形成一个比较浅层的第二源区15。因为如果第二源区15结深过深，比如等于或大于第一源区14的结深，将使得源区占体区的比值过大，会增加器件的源漏电容，也会直接影响到器件的EAS能力。从而，形成比较浅的第二源区15，不但避免了接触孔对偏的问题，还不会占体区过大比重，不会增加器件的源漏电容。
上述实施例中提到，在制作VDMOS器件的过程中，还会涉及到JFET区、环区、体区，以及金属层等其他制作过程，下面结合几个实施例分别进行详细介绍。
图7为制作VDMOS器件的JFET区的流程图，如图7所示，该JFET区的制作过程包括如下步骤：
步骤201、在基底上形成初始氧化层，基底包括自下而上依次形成的衬底和外延层。
图8为执行步骤201后的VDMOS器件的剖面示意图，如图8所示，该基底包括N型衬底21和N型外延层22，在N型外延层22上可以通过热氧化方式生长一层氧化层，称为初始氧化层，以23表示。
步骤202、在初始氧化层表面，通过涂覆光刻胶定义JFET区位置。
图9为执行步骤202后的VDMOS器件的剖面示意图，如图9所示，在初始氧化层23表面的一定区域中，涂覆光刻胶24，从而未涂覆有光刻胶24的初始氧化层23表面定义为JFET区位置。
步骤203、在光刻胶阻挡下，对初始氧化层进行刻蚀，以形成JFET区窗口。
图10为执行步骤203后的VDMOS器件的剖面示意图，如图10所示，在光刻胶24的阻挡下，通常采用湿法刻蚀来对初始氧化层23进行刻蚀，刻蚀掉JFET区位置对应的初始氧化层，以形成JFET区窗口25。
步骤204、进行JFET区离子注入，形成JFET区。
图11为执行步骤204后的VDMOS器件的剖面示意图，如图11所示，在初始氧化层23的阻挡下，在对器件基底进行JFET区离子注入后，形成JFET区26，由于离子扩散作用，JFET区26不但对应在JFET区窗口25下方，还会扩散至初始氧化层23的下方。
一般地，JFET区26离子注入的能量为50KeV-150KeV，注入剂量为1E12左右。由于JFET区26的浓度很淡，后续工艺过程中将不再单独显示。
图12为制作VDMOS器件的环区的流程图，该环区的制作工艺是在图7所示的JFET区制作工艺之后执行的。如图12所示，制作环区的工艺包括如下步骤：
步骤301、在初始氧化层表面以及外延层表面，通过涂覆光刻胶定义环区位置。
图13为执行步骤301后的VDMOS器件的剖面示意图，如图13所示，通过光刻胶31的遮挡，定义环区位置。具体来说，在JFET区制作工艺之后保留的初始氧化层23表面以及未被初始氧化层23覆盖的N型外延层22表面，涂覆光刻胶31，以定义环区位置。
步骤302、在光刻胶的阻挡下，对初始氧化层进行刻蚀，以形成环区窗口。
图14为执行步骤302后的VDMOS器件的剖面示意图，如图14所示，在光刻胶31的阻挡下，可以采用湿法刻蚀对初始氧化层23进行刻蚀，以形成环区窗口32。
步骤303、进行环区离子注入。
环区离子注入的能量可以为50KeV-150KeV，注入剂量为1E15左右。图15为执行步骤303后的VDMOS器件的剖面示意图，如图15所示，在进行P型环区离子注入后，在环区窗口32对应的N型外延层22内注入有环区离子区域33。
步骤304、去除光刻胶，并进行环区离子驱入，形成环区。
图16为执行步骤304后的VDMOS器件的剖面示意图，如图16所示，去除光刻胶31，进而进行环区离子驱入。驱入过程本质上是一个高温的热过程，用以激活注入离子和硅形成共价键，并使得注入离子在高温下向内部扩散。最终在N型外延层22内形成一个P型的环结，即环区11。
通常环区离子驱入温度要在1050°以上，时间不限定。
图17为制作VDMOS器件的体区的流程图，体区的制作工艺在图12所示的环区的制作工艺后执行，如图17所示，体区的制作工艺包括如下步骤：
步骤401、在器件表面依次形成栅氧化层和多晶硅层。
图18为执行步骤401后的VDMOS器件的剖面示意图，如图18所示，在制得环区11之后，在器件的表面上生长一层栅氧化层41，厚度可以在100埃至1500埃之间，视器件的设计而定。
之后，可以采用化学气相沉积的方式沉积一层多晶硅层42，以作为后续的导电栅极。一般来说，VDMOS器件的栅极材料多为N型多晶硅。
步骤402、在多晶硅层表面，通过涂覆光刻胶定义体区位置和多晶场板位置，多晶场板位置与环区位置对应。
图19为执行步骤402后的VDMOS器件的剖面示意图，如图19所示，通过涂覆光刻胶43，在多晶硅层42表面，定义体区位置和多晶场板位置。
步骤403、在光刻胶的阻挡下，对多晶硅层进行刻蚀，以形成体区窗口和多晶场板。
步骤404、去除光刻胶。
图20为执行步骤404后的VDMOS器件的剖面示意图，如图20所示，在光刻胶43的阻挡下，可以通过干法刻蚀对多晶硅层42进行刻蚀，以形成体区窗口44和多晶场板。之后，去除光刻胶43。
其中，在对多晶硅层42进行刻蚀的过程中，并不对多晶硅层42下面的栅氧化层41进行刻蚀。
步骤405、在多晶硅层的阻挡下，进行体区离子注入和驱入，形成体区。
图21为执行步骤405后的VDMOS器件的剖面示意图，如图21所示，在多晶硅层42的阻挡下，进行体区离子注入和驱入，形成体区12。
本实施例中，在多晶硅层42的阻挡下，完成体区注入及驱入，在驱入的同时也会对环区11进行驱入，因此环区11的结深要超过体区12很多。通常体区12的注入剂量为1E13。
在通过如上的工艺将体区制作完成之后，可以执行图2所示实施例中制作源区的过程。
图22为本发明VDMOS器件的制作方法实施例二的流程图，如图22所示，在执行步骤104之后，还可以执行如下步骤：
步骤501、进行阱区离子注入，在体区中形成阱区。
图23为执行步骤501后的VDMOS器件的剖面示意图，如图23所示，本实施例中，为了调节体区电阻，改善器件的EAS能力，在形成源区后，进一步在体区12中通过离子注入，注入P型离子，以形成阱区51。
步骤502、在器件表面依次生成介质层和金属层。
图24为执行步骤502后的VDMOS器件的剖面示意图，如图24所示，介质层以52表示，金属层以53表示。对于介质层、金属层的制作工艺，可以参考现有工艺执行，本实施例不赘述。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (7)
1.一种VDMOS器件的制作方法，其特征在于，包括：
依次制作所述器件的JFET区、环区和体区；
在器件表面，通过涂覆光刻胶以定义源区位置，并进行第一次源区离子注入和驱入，形成两个第一源区，所述两个第一源区位于同一个体区内；
去除所述光刻胶，并进行第二次源区离子注入和驱入，形成第二源区，所述第二源区的深度小于所述两个第一源区的深度，所述第二源区的宽度大于所述两个第一源区的间隔宽度；
所述第一次源区离子注入的注入离子为磷，注入能量为120KeV，注入剂量为1E15-1E16，所述第一次源区离子驱入的温度为850°-950°，驱入时间为30min-60min；
所述第二次源区离子注入的注入离子为砷，注入能量为50KeV-80KeV，注入剂量为1E15-1E16，所述第二次源区离子驱入的温度为900°-920°，驱入时间为20min-40min。
2.根据权利要求1所述的方法，其特征在于，所述制作所述器件的JFET区，包括：
在基底上形成初始氧化层，所述基底包括自下而上依次形成的衬底和外延层；
在所述初始氧化层表面，通过涂覆光刻胶定义JFET区位置；
在所述光刻胶阻挡下，对所述初始氧化层进行刻蚀，以形成JFET区窗口；
进行JFET区离子注入，形成JFET区。
3.根据权利要求2所述的方法，其特征在于，所述制作所述器件的环区，包括：
在所述初始氧化层表面以及所述外延层表面，通过涂覆光刻胶定义环区位置；
在所述光刻胶的阻挡下，对所述初始氧化层进行刻蚀，以形成环区窗口；
进行环区离子注入；
去除所述光刻胶，并进行环区离子驱入，形成环区。
4.根据权利要求3所述的方法，其特征在于，所述形成环区之后，所述方法还包括：
在器件表面依次形成栅氧化层和多晶硅层。
5.根据权利要求4所述的方法，其特征在于，所述制作所述器件的体区，包括：
在所述多晶硅层表面，通过涂覆光刻胶定义体区位置和多晶场板位置，所述多晶场板位置与所述环区位置对应；
在所述光刻胶的阻挡下，对所述多晶硅层进行刻蚀，以形成体区窗口和多晶场板；
去除所述光刻胶；
在所述多晶硅层的阻挡下，进行体区离子注入和驱入，形成体区。
6.根据权利要求5所述的方法，其特征在于，所述形成第二源区之后，所述方法还包括：
进行阱区离子注入，在所述体区中形成阱区。
7.根据权利要求6所述的方法，其特征在于，所述在所述体区中形成阱区之后，所述方法还包括：
在所述器件表面依次生成介质层和金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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ID=59830675
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| Application Number | Title | Priority Date | Filing Date |
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| CN201610136946.XA Active CN107180857B (zh) | 2016-03-10 | 2016-03-10 | Vdmos器件的制作方法 |
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| Country | Link |
|---|---|
| CN (1) | CN107180857B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110797263A (zh) * | 2019-11-14 | 2020-02-14 | 龙腾半导体有限公司 | 功率mosfet器件及其制造方法 |
| CN112289851B (zh) * | 2020-12-25 | 2021-03-23 | 瑞能半导体科技股份有限公司 | 碳化硅沟槽栅晶体管及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101017849A (zh) * | 2007-02-14 | 2007-08-15 | 上海富华微电子有限公司 | 一种复合栅、栅源自隔离vdmos、igbt功率器件及其制造工艺 |
| CN102779843A (zh) * | 2012-07-23 | 2012-11-14 | 上海宏力半导体制造有限公司 | 晶体管及其形成方法 |
| CN103779415A (zh) * | 2014-01-20 | 2014-05-07 | 张家港凯思半导体有限公司 | 平面型功率mos器件及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW511297B (en) * | 2001-11-21 | 2002-11-21 | Mosel Vitelic Inc | Manufacture method of DMOS transistor |
-
2016
- 2016-03-10 CN CN201610136946.XA patent/CN107180857B/zh active Active
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| CN101017849A (zh) * | 2007-02-14 | 2007-08-15 | 上海富华微电子有限公司 | 一种复合栅、栅源自隔离vdmos、igbt功率器件及其制造工艺 |
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| CN103779415A (zh) * | 2014-01-20 | 2014-05-07 | 张家港凯思半导体有限公司 | 平面型功率mos器件及其制造方法 |
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| Publication number | Publication date |
|---|---|
| CN107180857A (zh) | 2017-09-19 |
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