CN112289851B - 碳化硅沟槽栅晶体管及其制造方法 - Google Patents

碳化硅沟槽栅晶体管及其制造方法 Download PDF

Info

Publication number
CN112289851B
CN112289851B CN202011555663.1A CN202011555663A CN112289851B CN 112289851 B CN112289851 B CN 112289851B CN 202011555663 A CN202011555663 A CN 202011555663A CN 112289851 B CN112289851 B CN 112289851B
Authority
CN
China
Prior art keywords
region
contact region
source contact
substrate
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011555663.1A
Other languages
English (en)
Other versions
CN112289851A (zh
Inventor
崔京京
章剑锋
黄玉恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ruineng Semiconductor Technology Co ltd
Original Assignee
Ruineng Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ruineng Semiconductor Technology Co ltd filed Critical Ruineng Semiconductor Technology Co ltd
Priority to CN202011555663.1A priority Critical patent/CN112289851B/zh
Publication of CN112289851A publication Critical patent/CN112289851A/zh
Application granted granted Critical
Publication of CN112289851B publication Critical patent/CN112289851B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请公开了一种碳化硅沟槽栅晶体管及其制造方法，该碳化硅沟槽栅晶体管包括衬底，外延层配置为第一导电类型；体区配置为第二导电类型；沟槽沿垂直于衬底方向贯穿体区并延伸至外延层；栅绝缘层位于沟槽内周面；栅极位于沟槽；第一源极接触区和第二源极接触区配置为第一导电类型的重掺杂区，设置于沟槽沿平行于衬底方向相对两侧，体区包括第一区域和第二区域，第一区域位于第一源极接触区与外延层之间，第二区域位于第二源极接触区与外延层之间，在垂直于衬底方向，第二区域厚度小于第一区域厚度。本申请提供的碳化硅沟槽栅晶体管及其制造方法，能够充分利用沟槽的垂直面以降低通道阻力，提高碳化硅沟槽栅型MOSFET总的电流导通能力。

Description

碳化硅沟槽栅晶体管及其制造方法
技术领域
本发明属于晶体管技术领域，尤其涉及一种碳化硅沟槽栅晶体管及其制造方法。
背景技术
沟槽栅型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET，功率金属氧化物半导体场效应管)晶体管由于其导电沟道垂直设置，消除了传统平面型MOSFET存在的JFET(JUNCTIONFET，结型场效应管)区，因此具有更加紧凑的元胞结构，且没有JFET电阻，因而具有更高的正向电流导通密度。
碳化硅沟槽栅型MOSFET也具备上述沟槽型MOSFET晶体管的所有优势特征之外，其在垂直面上表现出更高的沟道迁移率。但是在使用过程中不同碳化硅垂直晶面表现的迁移率差距较大，尤其是迁移率优势垂直面及其对立面迁移率相差接近1倍，为了维持电流的平衡，现有技术只能利用其中的迁移率优势垂直面而放弃使用其对立面，而导致最终表现出的总的沟道电阻不够理想，影响碳化硅沟槽栅型MOSFET的导通性能。
发明内容
本发明的目的在于：能够同时充分利用沟槽的迁移率优势垂直面以及其对立面形成导电通道以降低通道阻力，提高碳化硅沟槽栅型MOSFET总的电流导通能力。
第一方面，为解决上述技术问题，本发明实施例提供一种碳化硅沟槽栅晶体管，该碳化硅沟槽栅晶体管包括衬底；外延层，配置为第一导电类型，位于所述衬底上；体区，配置为第二导电类型，位于所述外延层上；沟槽，沿垂直于所述衬底方向贯穿所述体区，并延伸至所述外延层；栅绝缘层，位于所述沟槽内周面；栅极，位于所述沟槽内；以及第一源极接触区和第二源极接触区，配置为所述第一导电类型的重掺杂区，分别设置于所述沟槽沿平行于所述衬底方向相对的两侧，其中，所述体区包括第一区域和第二区域，所述第一区域位于所述第一源极接触区与所述外延层之间，所述第二区域位于所述第二源极接触区与所述外延层之间，在垂直于所述衬底方向上，所述第二区域的厚度小于所述第一区域的厚度。
根据本发明的一个方面，所述第一源极接触区背离所述衬底的表面与所述第二源极接触区背离所述衬底的表面平齐，在垂直于所述衬底方向上，所述第二源极接触区的深度大于所述第一源极接触区的深度，使得所述第二区域的厚度小于所述第一区域的厚度。
根据本发明的一个方面，所述栅极包括第一栅极部和第二栅极部，所述第一栅极部朝向所述第一区域，所述第二栅极部朝向所述第二区域，所述第一栅极部的功函数大于所述第二栅极部的功函数。
根据本发明的一个方面，还包括体接触区，配置为所述第二导电类型的重掺杂，所述体接触区至少位于所述体区，且所述体接触区位于相邻所述沟槽中的所述第一源极接触区和所述第二源极接触区之间。
根据本发明的一个方面，还包括：源电极，与所述第一源极接触区、所述第二源极接触区以及所述体接触区连接；漏电极，位于所述衬底背离所述外延层的一侧，所述衬底配置为所述第一导电类型，所述漏电极与所述衬底互连；以及栅电极，与所述栅极连接。
根据本发明的一个方面，所述第一源极接触区的深度小于等于二倍的所述第二源极接触区的深度。
根据本发明的一个方面，所述第二源极接触区的深度和所述第一源极接触区的深度之比在1.2至2之间。
根据本发明的一个方面，所述体接触区具有接触表面和接触底面，在垂直于所述衬底方向上，所述接触表面和所述体区远离所述外延层一侧的表面平齐，且所述体接触区延伸至所述接触底面位于所述外延层。
第二方面，本发明实施例还提供一种碳化硅沟槽栅晶体管的制造方法，包括：提供衬底，在所述衬底上形成具有第一导电类型的外延层；在所述外延层上形成具有第二导电类型的体区；在所述体区远离所述衬底一侧的表面进行所述第一导电类型的重掺杂，形成彼此具有间隔区域的第一源极接触区和第二源极接触区，使得所述体区包括第一区域和第二区域，所述第一区域位于所述第一源极接触区与所述外延层之间，所述第二区域位于所述第二源极接触区与所述外延层之间，在垂直于所述衬底方向上，所述第二区域的厚度小于所述第一区域的厚度；在所述体区远离所述衬底一侧的表面图案化所述体区，形成位于所述间隔区域的沟槽；在所述沟槽内周面形成栅绝缘层；以及在所述沟槽内形成栅极，使得所述第一源极接触区和所述第二源极接触区分别位于所述沟槽沿平行于所述衬底方向相对的两侧。
根据本发明的一个方面，在形成所述第一源极接触区和所述第二源极接触区时，使所述第一源极接触区背离所述衬底的表面与所述第二源极接触区背离所述衬底的表面平齐，在垂直于所述衬底方向上，所述第二源极接触区的深度大于所述第一源极接触区的深度，使得所述第二区域的厚度小于所述第一区域的厚度。
根据本发明的一个方面，所述在所述沟槽内形成栅极包括：在所述沟槽内形成朝向所述第一区域的第一栅极部；以及在所述沟槽内形成朝向所述第二区域的第二栅极部，其中所述第一栅极部的功函数大于所述第二栅极部的功函数。
根据本发明的一个方面，还包括：在所述体区远离所述衬底一侧的表面进行所述第二导电类型的重掺杂，形成体接触区，所述体接触区位于相邻所述沟槽中的所述第一源极接触区和所述第二源极接触区之间。
根据本发明的一个方面，所述在形成所述第一源极接触区和所述第二源极接触区时，使所述第一源极接触区的深度小于等于二倍的所述第二源极接触区的深度。
根据本发明的一个方面，还包括：形成与所述栅极连接的栅电极；形成与所述第一源极接触区、所述第二源极接触区以及所述体接触区连接的源电极；以及形成与所述衬底连接的漏电极。
采用本发明实施例的技术方案，通过至少在体区设置垂直于衬底方向的沟槽相对的两侧中，分别设置第一源极接触区和第二源极接触区，以使体区中在垂直衬底方向上对应第一源极接触区和第二源极接触区的位置分别形成第一区域和第二区域，并将第二区域的厚度设置为小于第一区域的厚度，从而使沟槽在具有第一源极接触区和第二源极接触区的相对两个垂直面中，表现出来的第一导电类型的重掺杂的沟道长度不同，平衡两个面中的电阻。从而通过此种配合形式充分利用了沟槽中的迁移率优势垂直面以及其对立面形成导电沟道以降低通道阻力，提高碳化硅沟槽栅型MOSFET总的电流导通能力碳化硅沟槽栅型MOSFET总的电流导通能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种碳化硅沟槽栅晶体管局部结构的截面图，其中箭头所指方向L为第一方向；
图2是本发明实施例提供的一种碳化硅沟槽栅晶体管无栅极时的局部结构的截面图，其中箭头所指方向L为第一方向；
图3是本发明实施例提供的一种碳化硅沟槽栅晶体管具有不同导电类型、不同掺杂浓度的局部结构的截面图；
图4是本发明实施例提供的在体区形成第一源极接触区和第二源极接触区的截面图；
图5是本发明实施例提供的至少在体区形成体接触区的截面图；
图6是本发明实施例提供的在体区形成沟槽的截面图；
图7是本发明实施例提供的在沟槽填充栅极的截面图；
图8是本发明实施例提供的形成栅电极、源极、漏极的截面图；
图9是本发明实施例提供的一种碳化硅沟槽栅晶体管截面图。
附图中：
1-衬底；2-外延层；3-体区；31-第一区域；32-第二区域；4-源极接触区；41-第一源极接触区；42-第二源极接触区；5-栅绝缘层；6-沟槽；61-第一垂直面；62-第二垂直面；7-栅极；71-第一栅极部；72-第二栅极部；8-体接触区；81-接触表面；82-接触底面；9-栅电极；10-源电极；11-漏电极。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本发明的全面理解。但是，对于本领域技术人员来说很明显的是，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明的更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
为了更好地理解本发明，下面结合图1至图9对本发明实施例的碳化硅沟槽栅晶体管及其制造方法进行详细描述。
请参阅图1至图3，本发明实施例提供了一种碳化硅沟槽栅晶体管，包括层叠布置的衬底1、外延层2以及体区3。外延层2层叠于衬底1上，且配置为第一导电类型，体区3层叠于外延层2上，且配置为第二导电类型。第一导电类型和第二导电类型中的一者为N型，另一者为P型，且根据掺杂的浓度的不同，会相应的表现出N型重掺杂（N+）或N型轻掺杂（N-）、P型重掺杂（P+）或P型轻掺杂（P-）。本申请中，以第一导电类型是N型、第二导电类型是P型为例进行说明，本领域技术人员应当理解，这里的教导可同等地应用于导电类型与上述示例相反的器件中。
本申请实施例的碳化硅沟槽栅晶体管，沟槽6沿垂直于衬底1方向贯穿体区3，并延伸至外延层2，在沟槽6内周面覆盖有栅绝缘层5，且在沟槽6内设置栅极7。该沟槽6可以为正方型槽或长方形槽等方形槽，也可以为圆形槽，在此不做具体限定，以下以长方形槽为例做具体说明，多个长方形槽沿第一方向间隔布置，第一方向例如是图1箭头L所指方向，图中箭头的方向仅为方向的示意，没有正负之分。
碳化硅沟槽栅晶体管包括源极接触区4，源极接触区4包括第一源极接触区41和第二源极接触区42，配置为第一导电类型的重掺杂区，即N+，分别设置于沟槽6沿平行于衬底1方向相对的两侧。在对应每个长方形槽的相应位置，第一源极接触区41和第二源极接触区42可以位于长方形槽沿第一方向的两侧，也可以位于长方形槽沿第二方向的两侧，或者在长方形四周的每一相对的两侧均设置第一源极接触区41和第二源极接触区42，第一方向和第二方向垂直。第一源极接触区41和第二源极接触区42采用设置于沟槽6任一相对的两侧还是周向均布置的具体形式可以根据实际所需的沟道迁移率等的实际需求，而做相应的布局，在此不做具体限定，以下以将第一源极接触区41和第二源极接触区42设置于沟槽6沿第一方向的两侧为例做具体说明。
其中，体区3包括第一区域31和第二区域32，第一区域31位于第一源极接触区41与外延层2之间，第二区域32位于第二源极接触区42与外延层2之间，在垂直于衬底1方向上，第二区域32的厚度小于第一区域31的厚度。以通过至少在体区3设置垂直于衬底1方向的沟槽6相对的两侧中，分别设置第一源极接触区41和第二源极接触区42，以使体区3中在垂直衬底1方向上对应第一源极接触区41和第二源极接触区42的位置分别形成第一区域31和第二区域32，并将第二区域32的厚度设置为小于第一区域31的厚度，从而使沟槽6在具有第一源极接触区41和第二源极接触区42的相对两个垂直面中，表现出来的第一导电类型的重掺杂的沟道长度不同，从而平衡两个面中的电阻，使两个面中的导通电阻最大可能的趋于一致，维持电流的平衡。从而通过此种配合形式充分利用了沟槽6中相对的两个垂直面（即迁移率优势垂直面及其对立面，后续中所提及到的相对的两个垂直面均为迁移率优势垂直面及其对立面，在后文中不再单独强调），以降低通道阻力，提高碳化硅沟槽栅型MOSFET总的电流导通能力。
具体的，为了能够充分利用沟槽6中相对的两个垂直面，使两个垂直面的通道电阻趋于一致，第一源极接触区41背离衬底1的表面与第二源极接触区42背离衬底1的表面平齐，且均位于体区3背离衬底1一侧的表面，并从体区3的表面向衬底1的方向竖直延伸。在垂直于衬底1方向上，第二源极接触区42的深度大于第一源极接触区41的深度，使得第二区域32的厚度小于第一区域31的厚度。由于位于第一源极接触区41在竖直方向的第一垂直面61的长度小于位于第二源极接触区42在竖直方向的第二垂直面62的长度，使两侧的通道电阻趋于一致，维持电流的平衡。
在一种具体的实施方式中，为了进一步使沟槽6中相对两侧的第一垂直面61和第二垂直面62表现出的通道电阻趋于一致，能够平衡两侧的电流，进而提高碳化硅沟槽栅型MOSFET总的电流导通能力。对于设置于沟槽6内的金属的栅极7，包括同为金属的第一栅极部71和第二栅极部72，第一栅极部71朝向第一区域31，第二栅极部72朝向第二区域32，且第一栅极部71和第二栅极部72沿长度方向从体区3远离衬底1一侧的表面延伸至沟槽6的底部。以通过栅极7在对应具有第一源极接触区41和第二源极接触区42相对的两个垂直面的位置，分别对应设置第一栅极部71和第二栅极部72，且将朝向第一区域31的第一栅极部71的功函数设置为大于朝向第二区域32的第二栅极部72的功函数，以通过将两者的功函数设置为不同的形式，而使沟槽6对应第二区域32一侧的垂直面表现出更低的阈值电压，从而使该垂直面的通道电阻更接近相对一侧的垂直面的通道电阻，进而平衡相对的两个面的通道电阻，以提高碳化硅沟槽栅型MOSFET总的电流导通能力。
在一些实施例中，对于设置于沟槽6相对两侧的第一源极接触区41和第二源极接触区42，为了能够通过其在沟槽6相对两侧的第一垂直面61和第二垂直面62通过不同的长度以最大限度的平衡两侧的电阻，故将所设置的第一源极接触区41和第二源极接触区42在垂直于衬底1方向，使第一源极接触区41的深度小于等于二倍的第二源极接触区42的深度。
可选的，在不同规格的碳化硅沟槽栅晶体管中，根据不同的制作形式在能够维持沟槽6相对两侧面中电阻达到平衡时的第一源极接触区41和第二源极接触区42的深度比也会有所不同，可以根据实际情况做相应调整，在此不做具体限定。在第二源极接触区42的深度和第一源极接触区41的深度之比在1.2至2之间。
在一些实施例中，参照图2至图3，碳化硅沟槽栅晶体管包括体接触区，配置为第二导电类型的重掺杂，即P+，体接触区8至少位于体区3，且体接触区8位于相邻沟槽6中的第一源极接触区41和第二源极接触区42之间。
碳化硅沟槽栅晶体管还包括源电极10、漏电极11和栅电极9，源电极10与第一源极接触区41、第二源极接触区42以及体接触区8连接；漏电极11位于衬底1背离外延层2的一侧，衬底1配置为第一导电类型，漏电极11与衬底1互连；以及栅电极9与栅极7连接。
可选的，体接触区8具有接触表面81和接触底面82，在垂直于衬底1方向上，接触表面81和体区3远离外延层2一侧的表面平齐，且体接触区8延伸至接触底面82位于外延层2，或者，体接触区8也可以延伸至接触底面82仍位于体区3，在此不做具体限定。
通过上述至少形成于沟槽6相对两侧的第一源极接触区41和第二源极接触区42，并将两者的深度设置为不同的形式，而使两侧垂直面表现出来的第一导电类型的重掺杂的沟道长度不同，以平衡两侧垂直面原本具有较大差异的电阻，充分的利用了相对的两个面，以提高碳化硅沟槽栅型MOSFET总的电流导通能力。
本申请实施例还提供一种碳化硅沟槽栅晶体管的制造方法，该制作方法例如是应用于形成上述本发明实施例的碳化硅沟槽栅晶体管的过程中，以下将以上述碳化硅沟槽栅晶体管的形成过程为例对该碳化硅沟槽栅晶体管的制作方法进行说明。
图4至图9是本申请实施例提供的碳化硅沟槽栅晶体管的制作方法中各阶段的截面结构示意图。
参照图4，提供衬底1，在衬底1上形成具有第一导电类型的外延层2，第一导电类型例如为N型；在外延层2上形成具有第二导电类型的体区3，第二导电类型例如为P型。在体区3远离衬底1一侧的表面进行第一导电类型的重掺杂，即N型重掺杂层N+，形成彼此具有间隔区域的第一源极接触区41和第二源极接触区42，使得体区3包括第一区域31和第二区域32，第一区域31位于第一源极接触区41与外延层2之间，第二区域32位于第二源极接触区42与外延层2之间，在垂直于衬底1方向上，第二区域32的厚度小于第一区域31的厚度。
其中，在形成第一源极接触区41和第二源极接触区42时，使第一源极接触区41背离衬底1的表面与第二源极接触区42背离衬底1的表面平齐，在垂直于衬底1方向上，第二源极接触区42的深度大于第一源极接触区41的深度，使得第二区域32的厚度小于第一区域31的厚度。
在一些其他实施例中，形成于体区3且间隔排布的第一源极接触区41和第二源极接触区42在垂直于衬底1方向上，第一源极接触区41的深度小于第二源极接触区42的深度，而两者深度的具体差值需要根据实际所制作的碳化硅沟槽栅晶体管的具体需求而做相应的限定。
在一些具体实施例中，参照图5，在体区3形成深度不同的第一源极接触区41和第二源极接触区42后，在体区3远离衬底1一侧的表面进行第二导电类型的重掺杂，形成体接触区8，体接触区8位于相邻沟槽6中的第一源极接触区41和第二源极接触区42之间，例如，在位于相邻沟槽6中的第一源极接触区41和第二源极接触区42之间的区域的体区3以离子注入的方式进行P型重掺杂，得到P型重掺杂的体接触区8，以用于改善闩锁效应。
参照图6，在体区3远离衬底1一侧的表面图案化体区3，形成位于间隔区域的沟槽6。以在每一间隔区域中的第一源极接触区41和第二源极接触区42之间设置沟槽6的形式，而使沟槽6分别与第一源极接触区41和第二源极接触区42相对的两垂直侧面，表现出相近的电阻，即通过第一源极接触区41和第二源极接触区42不同的深度的设置，来平衡原有的沟槽6相对两侧面不同的电阻，以维持电流的平衡，充分利用相对的两侧面，提高碳化硅沟槽栅型MOSFET总的电流导通能力。
在一种具体的实施例中，在对体区3形成第一源极接触区41和第二源极接触区42时，为了能够使沟槽6相对的两侧面可以同时导通，两侧的电阻达到更好的平衡效果，使第一源极接触区41的深度小于等于二倍的第二源极接触区42的深度。
参照图7，在体区3形成沟槽6后，在沟槽6内周面形成栅绝缘层5，在沟槽6内形成栅极7，使得第一源极接触区41和第二源极接触区42分别位于沟槽6沿平行于衬底1方向相对的两侧。其中，在沟槽6内形成栅极7时，其制作方法包括在沟槽6内形成朝向第一区域31的第一栅极部71；以及在沟槽6内形成朝向第二区域32的第二栅极部72，其中第一栅极部71的功函数大于第二栅极部72的功函数。从而通过栅极7在对应具有第一源极接触区41和第二源极接触区42相对的两个垂直面的位置，分别对应设置第一栅极部71和第二栅极部72，以通过将两者的功函数设置为不同的形式，而使沟槽6对应第二区域32一侧的垂直面表现出更低的阈值电压，从而使该垂直面的通道电阻更接近相对一侧的垂直面的通道电阻，进而平衡相对的两个面的通道电阻，以提高碳化硅沟槽栅型MOSFET总的电流导通能力。
之后，参照图8至图9，形成与栅极7连接的栅电极9；形成与第一源极接触区41、第二源极接触区42以及体接触区8连接的源电极10；以及形成与衬底1连接的漏电极11。栅电极9、源电极10以及漏电极11可以是金属等导体材质，以实现各部分的互连。在此基础上，通过覆盖绝缘层以其他层等最终形成碳化硅沟槽栅晶体管，该碳化硅沟槽栅晶体管充分的利用了沟道中竖直的相对两侧面，使其具有更低的导通电阻。
上述说明示出并描述了本申请的若干优选实施例，但如前所述，应当理解本申请并非局限于本文所披露的形式，不应看作时对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (10)

1.一种碳化硅沟槽栅晶体管，其特征在于，包括：
衬底；
外延层，配置为第一导电类型，位于所述衬底上；
体区，配置为第二导电类型，位于所述外延层上；
沟槽，沿垂直于所述衬底方向贯穿所述体区，并延伸至所述外延层；
栅绝缘层，位于所述沟槽内周面；
栅极，位于所述沟槽内；以及
第一源极接触区和第二源极接触区，配置为所述第一导电类型的重掺杂区，分别设置于所述沟槽沿平行于所述衬底方向相对的两侧，
其中，所述体区包括第一区域和第二区域，所述第一区域位于所述第一源极接触区与所述外延层之间，所述第二区域位于所述第二源极接触区与所述外延层之间，在垂直于所述衬底方向上，所述第二区域的厚度小于所述第一区域的厚度；
所述第一源极接触区背离所述衬底的表面与所述第二源极接触区背离所述衬底的表面平齐，在垂直于所述衬底方向上，所述第二源极接触区的深度大于所述第一源极接触区的深度，使得所述第二区域的厚度小于所述第一区域的厚度。
2.根据权利要求1所述的碳化硅沟槽栅晶体管，其特征在于，所述栅极包括第一栅极部和第二栅极部，所述第一栅极部朝向所述第一区域，所述第二栅极部朝向所述第二区域，所述第一栅极部的功函数大于所述第二栅极部的功函数。
3.根据权利要求1所述的碳化硅沟槽栅晶体管，其特征在于，还包括体接触区，配置为所述第二导电类型的重掺杂，所述体接触区至少位于所述体区，且所述体接触区位于相邻所述沟槽中的所述第一源极接触区和所述第二源极接触区之间。
4.根据权利要求3所述的碳化硅沟槽栅晶体管，其特征在于，还包括：
源电极，与所述第一源极接触区、第二源极接触区以及所述体接触区连接；
漏电极，位于所述衬底背离所述外延层的一侧，所述衬底配置为所述第一导电类型，所述漏电极与所述衬底互连；以及
栅电极，与所述栅极连接。
5.根据权利要求2至4任一项所述的碳化硅沟槽栅晶体管，其特征在于，所述第二源极接触区的深度和所述第一源极接触区的深度之比在1.2至2之间。
6.根据权利要求3至4任一项所述的碳化硅沟槽栅晶体管，其特征在于，所述体接触区具有接触表面和接触底面，在垂直于所述衬底方向上，所述接触表面和所述体区远离所述外延层一侧的表面平齐，且所述体接触区的所述接触底面位于所述外延层。
7.一种碳化硅沟槽栅晶体管的制造方法，其特征在于，包括：
提供衬底，在所述衬底上形成具有第一导电类型的外延层；
在所述外延层上形成具有第二导电类型的体区；
在所述体区远离所述衬底一侧的表面进行所述第一导电类型的重掺杂，形成彼此具有间隔区域的第一源极接触区和第二源极接触区，使得所述体区包括第一区域和第二区域，所述第一区域位于所述第一源极接触区与所述外延层之间，所述第二区域位于所述第二源极接触区与所述外延层之间，在垂直于所述衬底方向上，所述第二区域的厚度小于所述第一区域的厚度；
在所述体区远离所述衬底一侧的表面图案化所述体区，形成位于所述间隔区域的沟槽；
在所述沟槽内周面形成栅绝缘层；以及
在所述沟槽内形成栅极，使得所述第一源极接触区和所述第二源极接触区分别位于所述沟槽沿平行于所述衬底方向相对的两侧；
在形成所述第一源极接触区和所述第二源极接触区时，使所述第一源极接触区背离所述衬底的表面与所述第二源极接触区背离所述衬底的表面平齐，在垂直于所述衬底方向上，所述第二源极接触区的深度大于所述第一源极接触区的深度，使得所述第二区域的厚度小于所述第一区域的厚度。
8.根据权利要求7所述的碳化硅沟槽栅晶体管的制造方法，其特征在于，所述在所述沟槽内形成栅极包括：
在所述沟槽内形成朝向所述第一区域的第一栅极部；以及
在所述沟槽内形成朝向所述第二区域的第二栅极部，其中所述第一栅极部的功函数大于所述第二栅极部的功函数。
9.根据权利要求7所述的碳化硅沟槽栅晶体管的制造方法，其特征在于，还包括：
在所述体区远离所述衬底一侧的表面进行所述第二导电类型的重掺杂，形成体接触区，所述体接触区位于相邻所述沟槽中的所述第一源极接触区和所述第二源极接触区之间。
10.根据权利要求9所述的碳化硅沟槽栅晶体管的制造方法，其特征在于，还包括：
形成与所述栅极连接的栅电极；
形成与所述第一源极接触区、所述第二源极接触区以及所述体接触区连接的源电极；以及
形成与所述衬底连接的漏电极。
CN202011555663.1A 2020-12-25 2020-12-25 碳化硅沟槽栅晶体管及其制造方法 Active CN112289851B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011555663.1A CN112289851B (zh) 2020-12-25 2020-12-25 碳化硅沟槽栅晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011555663.1A CN112289851B (zh) 2020-12-25 2020-12-25 碳化硅沟槽栅晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN112289851A CN112289851A (zh) 2021-01-29
CN112289851B true CN112289851B (zh) 2021-03-23

Family

ID=74426164

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011555663.1A Active CN112289851B (zh) 2020-12-25 2020-12-25 碳化硅沟槽栅晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN112289851B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448590B1 (en) * 2000-10-24 2002-09-10 International Business Machines Corporation Multiple threshold voltage FET using multiple work-function gate materials
CN106876256A (zh) * 2017-03-31 2017-06-20 西安电子科技大学 SiC双槽UMOSFET器件及其制备方法
CN107180857A (zh) * 2016-03-10 2017-09-19 北大方正集团有限公司 Vdmos器件的制作方法
CN108735795A (zh) * 2017-04-21 2018-11-02 苏州能屋电子科技有限公司 （0001）面外延的六方相SiC晶圆、UMOSFET器件及其制作方法
CN110212020A (zh) * 2019-05-29 2019-09-06 西安电子科技大学 一种碳化硅单侧深l形基区结构的mosfet器件及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019111308A1 (de) * 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448590B1 (en) * 2000-10-24 2002-09-10 International Business Machines Corporation Multiple threshold voltage FET using multiple work-function gate materials
CN107180857A (zh) * 2016-03-10 2017-09-19 北大方正集团有限公司 Vdmos器件的制作方法
CN106876256A (zh) * 2017-03-31 2017-06-20 西安电子科技大学 SiC双槽UMOSFET器件及其制备方法
CN108735795A (zh) * 2017-04-21 2018-11-02 苏州能屋电子科技有限公司 （0001）面外延的六方相SiC晶圆、UMOSFET器件及其制作方法
CN110212020A (zh) * 2019-05-29 2019-09-06 西安电子科技大学 一种碳化硅单侧深l形基区结构的mosfet器件及其制备方法

Also Published As

Publication number Publication date
CN112289851A (zh) 2021-01-29

Similar Documents

Publication Publication Date Title
JP3837178B2 (ja) ハイパワーｍｏｓ型電界効果トレンチトランジスタデバイス
KR101836256B1 (ko) 반도체 소자 및 그 제조 방법
US6621132B2 (en) Semiconductor device
KR101106535B1 (ko) 전력용 반도체 소자 및 그 제조방법
JP5900698B2 (ja) 半導体装置
JP2606404B2 (ja) 半導体装置
US7151280B2 (en) Semiconductor device
EP2342753B1 (en) Insulated gate bipolar transistor
US20070007537A1 (en) Semiconductor device
KR20120084694A (ko) 감소된 온-저항을 가지는 트렌치 전력 ｍｏｒｆｅｔ
US11605713B2 (en) Silicon carbide planar MOSFET with wave-shaped channel regions
KR100194661B1 (ko) 전력용 트랜지스터
KR20230059176A (ko) 트렌치 하단 차폐 구조체들을 갖는 트렌치 반도체 디바이스들
KR101371495B1 (ko) 반도체 소자 및 그 제조 방법
KR20140044075A (ko) 반도체 소자 및 그 제조 방법
EP1703566A1 (en) MOS device having at least two channel regions
CN112289851B (zh) 碳化硅沟槽栅晶体管及其制造方法
JP4131193B2 (ja) 半導体装置
CN107958936B (zh) 半导体器件以及用于制造半导体器件的方法
KR20230128022A (ko) 언듈레이팅 채널을 갖는 mosfet 디바이스
CN108365010B (zh) 一种具有超结结构的vdmos器件及其制作方法
JP3376294B2 (ja) 半導体装置
WO2022190444A1 (ja) 電界効果トランジスタ
JP3617510B2 (ja) 炭化珪素半導体装置
KR20190071333A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant