CN110970494A - 一种半导体结构及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 128
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 238000002955 isolation Methods 0.000 claims description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 18
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 14
- 229910052721 tungsten Inorganic materials 0.000 claims description 14
- 239000010937 tungsten Substances 0.000 claims description 14
- 238000011049 filling Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 136
- 239000000463 material Substances 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000005669 field effect Effects 0.000 description 5
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- WFKWXMTUELFFGS-AHCXROLUSA-N tungsten-180 Chemical compound [180W] WFKWXMTUELFFGS-AHCXROLUSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供一种半导体结构及其制备方法，所述半导体结构包括：半导体衬底，具有上表面和下表面；沟槽结构，其包括第一沟槽，位于所述半导体衬底内并从半导体衬底的上表面向下表面延伸，其具有第一开口宽度；第二沟槽，位于所述半导体衬底内并从所述第一沟槽结构的底部向所述半导体衬底的下表面延伸，其具有第二开口宽度，该第二开口宽度小于第一开口宽度；栅极结构，位于所述第一沟槽结构和第二沟槽结构内，增加半导体结构中栅结构的栅极通道的面积，由此改善了短沟道效应。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体制造技术微缩，随之而来的是半导体制程线宽越来越细，导致栅极通道越来越短，栅极通道过短会影响金属氧化物半导体晶体管(MOS晶体管)的性能，这种由栅极通道缩短而影响器件性能的效应被称为短沟道效应。
由于造成短沟道效应的主要原因来自于字线的线宽越来越短，而字线一般由栅线来形成，因此改善短沟道效应的主要方式是增加栅极通道的长度，例如埋入式栅极就是一种改善短沟道效应的结构。现有的埋入式栅极为沟槽式通道。图1显示为现有技术中的沟槽栅场效应晶体管结构示意图。如图1所示，该沟槽栅场效应晶体管是在衬底10的有源区中形成沟槽20，在沟槽20中填充栅极材料形成栅极，在沟槽两侧的衬底上部内分别形成源极S和漏极D。
但是随着线宽不断微缩，短沟道效应的问题就会一直存在。并且由于半导体制程线宽越来越小，要改善短沟道效应带来的问题也越来越困难。本发明尝试对现有的半导体结构的栅极结构作出改进来改善短沟道效应。
发明内容
有鉴于此，本发明提供了一种半导体结构及其制备方法，以改善现有技术中存在的短沟道效应。
根据第一方面，本发明实施例提供了一种半导体结构，所述半导体结构包括：
半导体衬底，所述半导体衬底具有器件隔离结构以在所述半导体衬底上形成器件有源区；
形成在所述器件有源区内的沟槽结构，所述沟槽结构包括：
第一沟槽和第二沟槽，所述第一沟槽位于所述半导体衬底内并从所述半导体衬底的上表面向下表面延伸，所述第一沟槽具有第一开口宽度；
第二沟槽，所述第二沟槽位于所述半导体衬底内并从所述第一沟槽的底部向所述半导体衬底的下表面延伸，所述第二沟槽具有第二开口宽度，所述第二开口宽度小于所述第一开口宽度；以及
栅极结构，所述栅极结构位于所述沟槽结构内。
本发明的半导体结构通过在现有的第一沟槽底部设置进一步向下延伸的第二沟槽，从而增加了栅极沟道的长度，改善了短沟道效应。
可选地，所述第一沟槽的深度不大于500nm，所述第一开口宽度为0.1-100nm，所述第二沟槽的深度不大于100nm，所述第二开口宽度为0.1-50nm。将第二开口宽度设置为小于第一开口宽度，可以避免两条栅极之间的通道距离过短，从而防止短路。
可选地，所述栅极结构包括栅介质层、栅电极层以及栅极隔离层，所述栅介质层覆盖在所述沟槽的侧壁和底表面上，所述栅电极层填充在具有所述栅介质层的沟槽中且顶表面低于所述第一沟槽的顶表面，所述栅极隔离层填满所述栅电极层上方的所述沟槽结构。栅极隔离层可同时作为保护层，可保护栅极金属不受到污染，也可保护后续设置的层不受到污染。
可选地，所述器件隔离结构包括沟槽隔离结构。
根据第二方面，本发明实施例提供了一种半导体结构的制备方法，所述方法至少包括以下步骤：
提供半导体衬底，在所述半导体衬底内形成器件隔离结构，以在所述半导体衬底上形成器件有源区内，所述器件隔离结构包括沟槽隔离结构；
在所述半导体衬底内形成第三沟槽，所述第三沟槽从所述半导体衬底的上表面向下表面延伸，其具有第三开口宽度；
在所述第三沟槽上填充第一光刻胶层，图形化所述第一光刻胶层，以在所述第三沟槽上方形成第一开口，沿所述第一开口和所述第三沟槽向下蚀刻所述半导体衬底，形成沟槽结构；以及
在所述沟槽结构内填充栅极结构；
其中，所述沟槽结构包括：
第一沟槽，所述第一沟槽位于所述半导体衬底内并从半导体衬底的上表面向下表面延伸，其具有第一开口宽度；以及
第二沟槽，所述第二沟槽位于所述半导体衬底内并从所述第一沟槽的底部向所述半导体衬底的下表面延伸，其具有第二开口宽度；并且，所述第一开口宽度＞第二开口宽度＞第三开口宽度。
本发明的半导体结构制备方法通过在现有的第一沟槽底部形成进一步向下延伸的第二沟槽，从而增加了半导体结构中栅结构的栅极通道的面积，改善了短沟道效应，同时将第二沟槽的第二开口宽度设置为小于第一沟槽的第一开口宽度，可以避免两条栅极之间的通道距离过短，从而防止短路。并且该制备方法在形成两种不同开口的第一和第二沟槽时，先形成开口宽度更小的第三沟槽，然后在第三沟槽上形成较大开口的第一开口，沿第一开口和第三沟槽向下蚀刻半导体衬底，同时形成不同开口宽度的第一沟槽和第二沟槽，并且保证了第二沟槽的开口宽度小。
可选地，形成所述第三沟槽的过程如下：
在所述半导体衬底上涂布第一抗反射层；
在所述第一抗反射层上施加第一光刻胶并显影，形成暴露所述第一抗反射层的第四开口；
接着在第一光刻胶以及所述第四开口的底部和侧壁上沉积第一氧化层，并去除第一光刻胶表面以及所述第四开口底部的第一氧化层，保留所述第四开口的侧壁上的第一氧化层，从而形成宽度更小的第三开口；
以剩余的第一光刻胶和所述第四开口侧壁上的所述第一氧化层为掩膜，沿所述第三开口蚀刻所述第一抗反射层，并向下蚀刻所述半导体衬底以形成所述第三沟槽；以及
去除残留的光刻胶、侧壁氧化层、第一抗反射层。
可选地，所述第三开口的宽度为大约0～30nm，所述第三沟槽的深度为0～100nm。
可选地，形成具有所述第一沟槽和第二沟槽的沟槽结构包括以下步骤：
在形成了所述第三沟槽的所述半导体衬底上依次沉积第一掩膜层、介质增透膜、第二掩膜层、第二抗反射层；
接着在所述第二抗反射层上涂布第二光刻胶并显影，形成暴露所述第二抗反射层的第五开口；
接着在第二光刻胶以及所述第五开口的底部及侧壁上沉积第二氧化层，所述第二氧化层的厚度大于所述第三沟槽的所述第三开口宽度；
完全去除第二光刻胶以及所述第二光刻胶和所述第五开口底部的所述第二氧化层，保留所述第五开口侧壁上的第二氧化层；
以所述第二氧化层为掩膜，向下蚀刻所述第二抗反射层、所述第二掩膜层，直至所述介质增透膜，并去除所述第二氧化层和所述第二抗反射层，保留位于所述第三沟槽上方的图案化的所述第二掩膜层；
沉积第三氧化层并蚀刻所述第三氧化层使得所述第三氧化层与所述第二掩膜层处于同一高度，并去除所述第二掩膜层；
以所述第三氧化层为掩膜向下蚀刻所述介质增透膜、所述第一掩膜层至所述第三沟槽，形成第一开口；
沿所述第一开口及第三沟槽向下蚀刻所述半导体衬底至所需深度，同时形成所述第一沟槽和所述第二沟槽；以及
去除残留的所述第二氧化层、所述介质增透膜、所述第一掩膜层，形成所述沟槽结构。
可选地，在所述沟槽结构内中填充栅极结构包括如下步骤：
在所述第一沟槽和所述第二沟槽内依次沉积绝缘氧化层、氮化钛，并沉积金属钨填满所述第一沟槽和所述第二沟槽；
去除所述半导体衬底上的金属钨和氮化钛，并去除位于所述第一沟槽顶部的部分金属钨和氮化钛，使得金属钨和氮化钛部分填充所述第一沟槽；以及
在未被填满的所述第一沟槽内填充栅极隔离层，栅极隔离层填满所述金属钨上方的所述第一沟槽。栅极隔离层可同时作为保护层，可保护栅极金属不受到污染，也可保护后续设置的层不受到污染。
可选地，所述第一沟槽的深度不大于500nm，所述第一开口宽度介于0.1-100nm，所述第二沟槽的深度不大于100nm，所述第二开口宽度介于0.1-50nm。
本发明通过在现有的第一沟槽底部设置进一步向下延伸的第二沟槽，增加了栅极栅极通道的面积，改善了短沟道效应。另外，将第二沟槽的第二开口宽度设置为小于第一沟槽的第一开口宽度，可以避免相邻的栅极通道之间的距离过短，从而防止短路。在形成本发明的沟槽结构时，本发明先形成开口宽度更小的第三沟槽，然后在第三沟槽上形成较大开口的第一开口，这样沿第一开口和第三沟槽向下蚀刻半导体衬底，同时形成了两种开口宽度不同的沟槽，并且保证了第二沟槽的第二开口宽度小于第一沟槽的第一开口宽度。并且，本发明在使用光刻胶图案化开口形成第三沟槽时，采用侧壁氧化层能够进一步缩小开口尺寸。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1显示为现有技术中一种半导体结构的示意图。
图2和图3显示为本发明实施例一和实施例三提供的半导体结构的示意图。
图4至图19显示为本发明实施例二提供的半导体结构的制备方法在各步骤的结构示意图。
图20显示了本发明与现有技术的半导体结构的区别。
附图标记
10 半导体衬底
11 上表面
13 器件隔离结构
14 栅极结构
20 第一沟槽
21 第二沟槽
23 第三沟槽
30 氧化层
40 氮化层
50 第一抗反射层
60 第一光刻胶
70 第一氧化层
80 第一掩膜层
90 介质增透膜(DARC)
100 第二掩膜层
110 第二抗反射层
120 第二光刻胶
140 第三氧化层
160 绝缘氧化层
170 氮化钛
180 金属钨
190 栅极金属
200 栅极隔离层
W1 第一开口宽度
W2 第二开口宽度
S 源极
D 漏极
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本实施例提供一种半导体结构，该半导体结构可为沟槽栅场效应晶体管，通过在现有的沟槽栅场效应晶体管的第一沟槽底部设置第二沟槽，能够在该结构中填入更多的栅极材料，增加了栅极通道的面积，从而改善短沟道效应。
本实施例提供一种半导体结构，该半导体结构包括半导体衬底，半导体衬底具有器件隔离结构以在半导体衬底上形成器件有源区，形成在器件有源区内的沟槽结构，沟槽结构保留从半导体衬底的上表面向下表面延伸的第一沟槽以及从第一沟槽的底部向半导体衬底的下表面进一步延伸第二沟槽，以及栅极结构，其位于沟槽结构内。
通过在第一沟槽底部设置向下进一步延伸的第二沟槽，第一沟槽和第二沟槽共同构成了栅极通道的沟槽，这样可以在栅极沟槽中进一步填充更多的栅极材料，从而增加了栅极通道的长度，改善了晶体管的短沟道效应。
图2和图3显示了本发明的半导体结构示意图。如图2和图3所示，在半导体衬底10内设置第一沟槽20，第一沟槽20从半导体衬底10的上表面11向下表面延伸，并具体第一开口宽度W1，在第一沟槽20的底部设置向下延伸的第二沟槽21，第二沟槽21具有第二开口宽度W2，在第一沟槽20和第二沟槽21中填充栅极材料，形成栅极结构14。
相对于现有技术，本发明在半导体结构的第一沟槽20的底部另外设置了第二沟槽21，在第一沟槽20和第二沟槽21中同时填入栅极材料，第二沟槽21使得第一沟槽20的栅极通道面积增加，改善了短沟道效应。
作为该实施例的进一步实施例，本发明实施例还提供一种半导体结构，其中第二开口宽度W2小于第一开口宽度W1，第一开口宽度W1为0.1-100nm，第二开口宽度W2为0.1-50nm。可选择地，第一沟槽20的第一开口宽度W1为0.1nm、5nm、10nm、20nm、50nm、100nm。可选择地，第二沟槽21的开口宽度W2为0.1nm、5nm、10nm、20nm、50nm。将第二开口宽度设置为小于第一开口宽度，可以避免两条栅极之间的通道距离过短，从而防止短路。
作为该实施例的进一步实施例，本发明实施例还提供一种半导体结构，其中第一沟槽20的深度不大于500nm，第二沟槽21的深度不大于100nm。
作为该实施例的进一步实施例，本发明实施例还提供一种半导体结构，其中沟槽结构的第一沟槽20和第二沟槽21形成在由器件隔离结构13限定的半导体衬底10的器件有源区内，器件隔离结构为沟槽隔离结构。沟槽隔离结构可由在半导体衬底10中形成的隔离沟槽中填入隔离材料来形成，隔离材料包含绝缘材料或导电材料，隔离材料还可包含多晶材料。其中第二沟槽21向下延伸的深度不超过器件隔离结构13的隔离沟槽的深度。
作为该实施例的进一步实施例，本发明实施例还提供一种半导体结构，其中器件有源区位于沟槽隔离结构13限定的区域中，在有源区中包括两个栅极结构14，源极S和漏极D分别设置在沟槽结构两侧的靠近上表面11的半导体衬底10内。
实施例二
作为实施例一的进一步实施例，本实施例还提供一种半导体结构，其中在半导体衬底10的上表面11上依次设置氧化层30和氮化层40，在栅极沟槽内填充包括栅介质层、栅电极层、栅极隔离层的栅极结构，栅介质层覆盖在栅极沟槽的侧壁和底表面上，栅电极层填充在具有栅介质层的沟槽中且顶表面低于第一沟槽20的顶表面，栅极隔离层填满栅电极层上方的沟槽。栅极隔离层可为氮化物或氧化物，栅极隔离层同时也作为保护层，保护栅极金属不受到污染，也可保护后续设置的层不受到污染。
作为该实施例的进一步实施例，本实施例还提供一种半导体结构，其中填入的栅极材料包括栅极金属，栅极金属可为金属钨。
作为该实施例的进一步实施例，本实施例还提供一种半导体结构，其中在栅介质层与栅电极层之间还设置有黏附层，该黏附层可增加栅极金属与栅氧介质层之间的黏附性。
作为该实施例的进一步实施例，本实施例还提供一种半导体结构，其中器件有源区位于沟槽隔离结构13限定的区域中，在有源区中包括两个栅极结构14，源极S和漏极D分别设置在沟槽两侧的靠近上表面11的半导体衬底10内。
实施例三
本实施例提供一种半导体结构的制备方法，该半导体结构可为沟槽栅场效应晶体管，该制备方法包括提供半导体衬底，在半导体衬底内形成器件隔离结构，以在所述半导体衬底上形成器件有源区；形成从半导体衬底的上表面向下表面延伸的第三沟槽，其具有第三开口宽度；在第三沟槽上填充光刻胶层，图形化光刻胶层，以在第三沟槽上方形成具有第一开口宽度的第一开口，沿第一开口和第三沟槽向下蚀刻半导体衬底形成沟槽结构；在沟槽结构内填充栅极结构；其中，沟槽结构包括并从半导体衬底的上表面向下表面延伸的第一沟槽和位于半导体衬底内并从第一沟槽的底部向半导体衬底的下表面延伸第二沟槽，第一沟槽具有第一开口宽度，第二沟槽具有第二开口宽度，其中第一开口宽度＞第二开口宽度＞第三开口宽度，在另一个实施例中第一开口宽度＞第二开口宽度，第一开口宽度＞第三开口宽度。
通过在第一沟槽底部设置向下进一步延伸的第二沟槽，第一沟槽和第二沟槽共同构成了栅极通道的沟槽，这样可以在栅极沟槽中进一步填充更多的栅极材料，从而增加了栅极通道的面积，改善了晶体管的短沟道效应。同时将第二沟槽的开口宽度形成得比第一沟槽的开口宽度小，避免了相邻栅极通道之间的距离过短，防止短路。在形成第一沟槽和第二沟槽时，先形成更小开口的第三沟槽，然后在第三沟槽上形成大开口的第一开口，沿第一开口向下蚀刻半导体衬底，同时形成两种不同开口的第一沟槽和第二沟槽，并且保证了形成得第二沟槽的开口宽度比第一沟槽的开口宽度小。
作为该实施例的进一步实施例，本实施例还提供一种半导体结构的制备方法，其中在半导体衬底10的上表面11上依次沉积一层氧化层30与氮化层40，在半导体衬底10内形成器件隔离结构13，该器件隔离结构可为沟槽隔离结构，如图4所示。沟槽隔离结构可通过在半导体衬底10中形成沟槽，在沟槽中填入隔离材料来形成，隔离材料包含绝缘材料或导电材料，隔离材料还可包含多晶材料。第一沟槽20和第二沟槽21形成在器件隔离结构13限定的器件有源区内。
作为该实施例的进一步实施例，本实施例还提供一种半导体结构的制备方法，其中在图4所示的氮化层40上涂布一层第一抗反射层50，在第一抗反射层50上施加第一光刻胶60并显影，形成暴露抗反射层50的第四开口，第四开口宽度可为0～50nm，如图5所示。接着在图5所示的第一光刻胶60以及第四开口的底部和侧壁上沉积第一氧化层70，如图6所示。去除第一光刻胶60表面以及抗反射层50表面上的第一氧化层70，仅保留第一光刻胶60的第四开口的侧壁上的第一氧化层70，第四开口侧壁上的该第一氧化层70可缩小之前形成的光刻胶的第四开口尺寸，克服现有黄光显影所能达到的极限，达到所需要的更小尺寸的第三开口，如0～30nm。以剩余的第一光刻胶60和第四开口侧壁上的第一氧化层70作为掩膜，蚀刻抗反射层50、氮化层40和氧化层30，并继续向下蚀刻半导体衬底以形成第三沟槽23，该第三沟槽23具有例如介于0-30nm的第三开口宽度，第三沟槽23的蚀刻深度为0～100nm，如图7所示。去除残留的第一光刻胶60、第一氧化层70及抗反射层50，如图8所示。
作为该实施例的进一步实施例，本实施例还提供一种半导体结构的制备方法，其中在图8所示的结构上依次沉积第一掩膜层80、介质增透膜(DARC)90、第二掩膜层100、第二抗反射层110，如图9所示。介质增透膜(DARC)作为掩膜层，可防止下方掩膜层不受湿蚀刻制程的损伤。第一掩膜层80和第二掩膜层100可选择高蚀刻选择比的碳掩模层。接着在所述第二抗反射层110上方涂布并显影第二光刻胶120，形成暴露第二抗反射层110的第五开口，并在光刻胶120上方以及暴露抗反射层110的第五开口的底部及侧壁上沉积第二氧化层130，如图10所示，该第二氧化层130的厚度必须大于之前所形成的第三沟槽23的宽度。接着进行蚀刻，先去第二除光刻胶120上方及第五开口底部的第二氧化层130以及第二光刻胶120，以第五开口侧壁上的第二氧化层130作为硬掩模，继续向下蚀刻直至介质增透膜(DARC)90，如图11所示。第二氧化层130能够克服现有黄光显影所能达到的极限，形成更小尺寸的开口。接着去除残余的第二氧化层130和第二抗反射层110，留下图案化的第二掩膜层100，如图12所示。接着在BARC 90上方沉积第三氧化层140并以干蚀刻的方式将第三氧化层140蚀刻至与第二掩膜层100同样的高度，如图13所示。接着使用湿蚀刻方式去除第二掩膜层100，如图14所示，保留图形化的第三氧化层140。接下来以该第三氧化层140为硬掩模向下蚀刻介质增透膜(DARC)90、第一掩膜层80、氮化层40、氧化层30，如图15所示，形成第一开口，该第一开口与第三沟槽23连通。接着沿所述第一开口及第三沟槽23向下蚀刻半导体衬底10至所需深度，并去除残留的第三氧化层140硬掩模、介质增透膜(DARC)90、第一掩膜层80，在半导体衬底10内同时形成具有第一沟槽20和第二沟槽21的沟槽结构，第二沟槽21从第一沟槽20底部向下延伸，第一沟槽20具有第一开口宽度，第二沟槽具有第二开口宽度，并且第二沟槽21的第二开口宽度小于第一沟槽20的第一开口宽度，如图16所示。在本实施例中，第一开口宽度介于0.1-100nm，第二开口宽度介于0.1-50nm。第一沟槽的深度不大于500nm，第二沟槽的深度不大于100nm。
本实施例中，在形成第一沟槽20和第二沟槽21时先形成具有小于第二沟槽21的第二开口宽度的第三开口宽度的第三沟槽23，然后在第三沟槽23上形成开口宽度大于第三开口宽度的第一开口，并且使得第一开口和第三沟槽连通，然后沿第一开口和第三沟槽23向下蚀刻半导体衬底，在半导体衬底中形成沟槽结构，该沟槽结构包括具有两种不同开口宽度的第一沟槽和第二沟槽，并且保证了形成得第二沟槽的第二开口宽度比第一沟槽的第一开口宽度小。
作为该实施例的进一步实施例，本实施例还提供一种半导体结构的制备方法，其中，在已形成的第一沟槽20和第二沟槽21内依次沉积一层绝缘氧化层160、氮化钛170，并沉积金属钨180填满第一沟槽20和第二沟槽21，如图17所示。然后去除多余的金属钨，使金属钨180填充部分第一沟槽20并填满第二沟槽21，作为栅极金属190，如图18所示。氮化钛作为黏附层，可增加栅极金属与栅氧介质层之间的黏附性。
作为该实施例的进一步实施例，本实施例还提供一种半导体结构的制备方法，其中在未被金属钨填满的第一沟槽20内填充栅极隔离层200，如图19所示。该栅极隔离层可为氮化物或氧化物，同时作为保护层，保护栅极金属不受到污染，也可保护后续设置的层不受到污染。
综上所述，本发明的半导体结构，通过在现有沟槽栅的第一沟槽底部设置了另外一个开口宽度较小的第二沟槽，如图20所示。相对于现有技术的半导体结构，本发明的半导体结构中的栅结构的栅极通道的面积增加，改善了半导体结构的短沟道效应。同时，本发明将第二沟槽的宽度设置为比第一沟槽的宽度小，可以避免相邻的栅极通道之间的距离过短，从而防止发生短路现象。另外，在形成两种不同开口的第一和第二沟槽时，利用开口更小的第三沟槽并向下蚀刻衬底来形成，保证了一次形成两个沟槽，并且第二沟槽的第二开口宽度比第一沟槽的第一开口宽度小。此外，本发明在使用光刻胶图案化形成开口时，利用侧壁氧化层进一步缩小所形成的开口尺寸，从而克服了现有黄光显影的极限，获得了更小尺寸的开口。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。
Claims (10)
1.一种半导体结构，包括：
半导体衬底，所述半导体衬底具有器件隔离结构，以在所述半导体衬底上形成器件有源区；
形成在所述器件有源区内的沟槽结构，所述沟槽结构包括：
第一沟槽，所述第一沟槽位于所述半导体衬底内并从所述半导体衬底的上表面向下表面延伸，所述第一沟槽具有第一开口宽度；
第二沟槽，所述第二沟槽位于所述半导体衬底内并从所述第一沟槽的底部向所述半导体衬底的下表面延伸，所述第二沟槽具有第二开口宽度，所述第二开口宽度小于所述第一开口宽度；以及
栅极结构，所述栅极结构位于所述沟槽结构内。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一沟槽的深度不大于500nm，所述第一开口宽度介于0.1-100nm，所述第二沟槽的深度不大于100nm，所述第二开口宽度介于0.1-50nm。
3.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅介质层、栅电极层以及栅极隔离层，所述栅介质层覆盖在所述沟槽结构的侧壁和底表面上，所述栅电极层填充在具有所述栅介质层的沟槽结构中且顶表面低于所述第一沟槽的顶表面，所述栅极隔离层填满所述栅电极层上方的所述沟槽结构。
4.根据权利要求1至3中任一项所述的半导体结构，其特征在于，所述器件隔离结构包括沟槽隔离结构。
5.一种半导体结构的制备方法，其特征在于，所述方法至少包括以下步骤：
提供半导体衬底，在所述半导体衬底内形成器件隔离结构，以在所述半导体衬底上形成器件有源区，所述器件隔离结构包括沟槽隔离结构；
在所述半导体衬底内形成第三沟槽，所述第三沟槽从所述半导体衬底的上表面向下表面延伸，其具有第三开口宽度；
在所述第三沟槽上填充第一光刻胶层，图形化所述第一光刻胶层，以在所述第三沟槽上方形成第一开口，沿所述第一开口和所述第三沟槽向下蚀刻所述半导体衬底，形成沟槽结构；以及
在所述沟槽结构内填充栅极结构；
其中，所述沟槽结构包括：
第一沟槽，所述第一沟槽位于所述半导体衬底内并从半导体衬底的上表面向下表面延伸，其具有第一开口宽度；以及
第二沟槽，所述第二沟槽位于所述半导体衬底内并从所述第一沟槽的底部向所述半导体衬底的下表面延伸，其具有第二开口宽度；并且，所述第一开口宽度＞第二开口宽度＞第三开口宽度。
6.根据权利要求5所述的方法，其特征在于，形成所述第三沟槽的过程如下：
在所述半导体衬底上涂布第一抗反射层；
在所述第一抗反射层上施加第一光刻胶并显影，形成暴露所述第一抗反射层的第四开口；
接着在第一光刻胶以及所述第四开口的底部和侧壁上沉积第一氧化层，并去除第一光刻胶表面以及所述第四开口底部的第一氧化层，保留所述第四开口的侧壁上的第一氧化层，从而形成宽度更小的第三开口；
以剩余的第一光刻胶和所述第四开口侧壁上的所述第一氧化层为掩膜，沿所述第三开口蚀刻所述第一抗反射层，并向下蚀刻所述半导体衬底以形成所述第三沟槽；以及
去除残留的光刻胶、侧壁氧化层、第一抗反射层。
7.根据权利要求6所述的方法，其特征在于，所述第三开口的宽度为大约0～30nm，所述第三沟槽的深度为0～100nm。
8.根据权利要求7所述的方法，其特征在于，形成具有所述第一沟槽和第二沟槽的沟槽结构包括以下步骤：
在形成了所述第三沟槽的所述半导体衬底上依次沉积第一掩膜层、介质增透膜、第二掩膜层、第二抗反射层；
接着在所述第二抗反射层上涂布第二光刻胶并显影，形成暴露所述第二抗反射层的第五开口；
接着在第二光刻胶以及所述第五开口的底部及侧壁上沉积第二氧化层，所述第二氧化层的厚度大于所述第三沟槽的所述第三开口宽度；
完全去除第二光刻胶以及所述第二光刻胶和所述第五开口底部的所述第二氧化层，保留所述第五开口侧壁上的第二氧化层；
以所述第二氧化层为掩膜，向下蚀刻所述第二抗反射层、所述第二掩膜层，直至所述介质增透膜，并去除所述第二氧化层和所述第二抗反射层，保留位于所述第三沟槽上方的图案化的所述第二掩膜层；
沉积第三氧化层并蚀刻所述第三氧化层使得所述第三氧化层与所述第二掩膜层处于同一高度，并去除所述第二掩膜层；
以所述第三氧化层为掩膜向下蚀刻所述介质增透膜、所述第一掩膜层至所述第三沟槽，形成第一开口；
沿所述第一开口及第三沟槽向下蚀刻所述半导体衬底至所需深度，同时形成所述第一沟槽和所述第二沟槽；以及
去除残留的所述第二氧化层、所述介质增透膜、所述第一掩膜层，形成所述沟槽结构。
9.根据权利要求5所述的方法，其特征在于，在所述沟槽结构内中填充栅极结构包括如下步骤：
在所述第一沟槽和所述第二沟槽内依次沉积绝缘氧化层、氮化钛，并沉积金属钨填满所述第一沟槽和所述第二沟槽；
去除所述半导体衬底上的金属钨和氮化钛，并去除位于所述第一沟槽顶部的部分金属钨和氮化钛，使得金属钨和氮化钛部分填充所述第一沟槽；以及
在未被填满的所述第一沟槽内填充栅极隔离层，栅极隔离层填满所述金属钨上方的所述第一沟槽。
10.根据权利要求5所述的方法，其特征在于，所述第一沟槽的深度不大于500nm，其所述第一开口宽度介于0.1-100nm，所述第二沟槽的深度不大于100nm，其所述第二开口宽度介于0.1-50nm。
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| Application Number | Priority Date | Filing Date | Title |
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| CN110970494A true CN110970494A (zh) | 2020-04-07 |
| CN110970494B CN110970494B (zh) | 2024-05-17 |
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