WO2022142255A1 - 半导体结构的制造方法及半导体结构 - Google Patents

半导体结构的制造方法及半导体结构 Download PDF

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WO2022142255A1
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trench
layer
semiconductor structure
opening
isolation
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宛伟
王盼
王学生
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Definitions

  • the present application relates to the field of memory technology, and in particular, to a method for manufacturing a semiconductor structure and a semiconductor structure.
  • Dynamic random access memory is a semiconductor memory that writes and reads data at high speed and randomly, and is widely used in data storage devices or devices.
  • Dynamic random access memory is composed of multiple repeated memory cells, each memory cell usually includes a capacitor structure and a transistor, the gate of the transistor is connected to the word line, the drain electrode is connected to the bit line, and the source electrode is connected to the capacitor structure; the word line
  • the voltage signal on the transistor can control the opening or closing of the transistor, and then read the data information stored in the capacitance structure through the bit line, or write the data information into the capacitance structure through the bit line for storage.
  • the structure size of transistors becomes smaller and smaller, resulting in short channel effect of dynamic random access memory, which is easy to cause the threshold value of dynamic random access memory.
  • the reduction of the voltage affects the performance of the dynamic random access memory.
  • embodiments of the present application provide a method for fabricating a semiconductor structure and a semiconductor structure, which are used to solve the technical problem of the short channel effect of the semiconductor structure in the related art.
  • a first aspect of the embodiments of the present application provides a method for manufacturing a semiconductor structure, which includes:
  • a substrate is provided having active regions formed therein and isolation regions for isolating the active regions.
  • a trench is formed in the active region, the trench includes a first trench located at an upper portion and a second trench located at a lower portion and communicated with the first trench, the width of the first trench is greater than the width of the second trench.
  • a gate structure is formed within the first trench and the second trench.
  • a second aspect of the embodiments of the present application provides a semiconductor structure, which includes:
  • a substrate is provided with an active region and an isolation region for isolating the active region.
  • the trench is disposed in the active region, the trench includes a first trench located at an upper portion and a second trench located at a lower portion and communicated with the first trench, the first trench The width of the trench is greater than the width of the second trench, so that the first trench and the second trench form a stepped surface.
  • a gate structure is provided in the first trench and the second trench, and the top surface of the gate structure is lower than the top surface of the first trench.
  • a first trench located at an upper portion and a second trench located at a lower portion and communicated with the first trench are formed in the active region, wherein the The width of one trench is greater than the width of the second trench, so that the shape of the trench is an inverted convex shape, that is, the sidewall of the trench includes the first segment, the second segment and the third segment connected in sequence, and The second section and the first section are perpendicular to each other.
  • the length of the sidewall of the trench can be increased without increasing the depth of the trench, thereby increasing the length of the trench. area, improve the defect of the threshold voltage reduction caused by the short channel effect, and improve the storage performance of the semiconductor structure.
  • the memory preparation method and the memory provided by the embodiments of the present application can Other technical problems to be solved, other technical features included in the technical solution, and the beneficial effects brought about by these technical features will be described in further detail in the specific embodiments.
  • FIG. 1 is a schematic diagram of a semiconductor structure in the related art
  • FIG. 2 is a flowchart of a method for manufacturing a semiconductor structure provided by an embodiment of the present application
  • FIG. 3 is a first structural schematic diagram of a substrate in a method for manufacturing a semiconductor structure provided by an embodiment of the present application
  • FIG. 4 is a second structural schematic diagram of a substrate in a method for manufacturing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 5 is a schematic structural diagram of forming a first isolation layer in a method for manufacturing a semiconductor structure provided by an embodiment of the present application
  • FIG. 6 is a schematic structural diagram of a semiconductor structure after forming a first trench in a method for manufacturing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 7 is a schematic structural diagram of a semiconductor structure after forming a first oxide layer in the manufacturing method of the semiconductor structure provided by the embodiment of the present application;
  • FIG. 8 is a first structural schematic diagram after the sacrificial layer is formed in the manufacturing method of the semiconductor structure provided by the embodiment of the present application;
  • FIG. 9 is a second structural schematic diagram after the sacrificial layer is formed in the manufacturing method of the semiconductor structure provided by the embodiment of the present application.
  • FIG. 10 is a schematic structural diagram after forming a photoresist layer in the manufacturing method of the semiconductor structure provided by the embodiment of the present application.
  • FIG. 11 is a schematic structural diagram after forming a mask layer in the manufacturing method of the semiconductor structure provided by the embodiment of the present application.
  • FIG. 12 is a schematic structural diagram of a semiconductor structure after forming a second opening in a method for manufacturing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 13 is a schematic structural diagram of a semiconductor structure after forming a second trench in the method for manufacturing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 14 is a schematic structural diagram after removing the sacrificial layer in the manufacturing method of the semiconductor structure provided by the embodiment of the present application;
  • FIG. 15 is a schematic structural diagram after forming a second oxide layer and a barrier layer in the manufacturing method of the semiconductor structure provided by the embodiment of the present application;
  • FIG. 16 is a first structural schematic diagram of forming a conductive layer in a method for manufacturing a semiconductor structure provided by an embodiment of the present application;
  • 17 is a second structural schematic diagram of forming a conductive layer in a method for manufacturing a semiconductor structure provided by an embodiment of the application;
  • FIG. 18 is a schematic structural diagram of the method for manufacturing a semiconductor structure provided by an embodiment of the present application after removing a part of the barrier layer;
  • Fig. 19 is the enlarged schematic diagram of A area in Fig. 18;
  • FIG. 20 is a first structural schematic diagram of forming a second isolation layer in a method for manufacturing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 21 is a second structural schematic diagram of forming a second isolation layer in a method for manufacturing a semiconductor structure provided by an embodiment of the present application.
  • the semiconductor structure process is getting smaller and smaller, resulting in shorter and shorter gate channel. Too short gate channel will affect the performance of metal oxide semiconductor transistors.
  • the effect that affects the performance of the semiconductor structure due to the shortening of the gate channel is called the short-channel effect.
  • the short-channel effect occurs in the semiconductor structure, the short-channel effect is likely to cause a decrease in the threshold voltage of the semiconductor, which in turn affects the storage performance of the semiconductor structure. .
  • the shape of the gate trench is usually U-shaped.
  • the length of the gate channel is reduced to the order of ten nanometers or even several nanometers, the consumption of the source and drain will be reduced.
  • the proportion of the dead area in the entire gate channel increases, and the length of the gate trench is small, so that the amount of charge required by the inversion layer formed in the gate channel decreases, thereby reducing the threshold value of the semiconductor structure voltage, causing short-channel effects.
  • embodiments of the present application provide a method for fabricating a semiconductor structure and a semiconductor structure, in which a first trench located at an upper portion and a second trench located at a lower portion and communicated with the first trench are formed in an active region groove, wherein the width of the first groove is greater than the width of the second groove, so that the shape of the groove is an inverted convex shape, that is, the sidewall of the groove includes the first segment, the second segment and the The third segment, and the second segment and the first segment are perpendicular to each other.
  • the length of the sidewall of the trench can be increased without increasing the depth of the trench.
  • the area of the trench is increased, the defect of lowering the threshold voltage caused by the short channel effect is improved, and the storage performance of the semiconductor structure is improved.
  • FIGS. 3 to 21 are schematic structural diagrams of each stage of the method for manufacturing a semiconductor structure. The following describes the method for manufacturing a semiconductor structure with reference to FIGS. introduce.
  • This embodiment does not limit the semiconductor structure.
  • the following will take the semiconductor structure as a dynamic random access memory (DRAM) as an example for introduction, but this embodiment is not limited to this, and the semiconductor structure in this embodiment may also be other Structure.
  • DRAM dynamic random access memory
  • an embodiment of the present application provides a method for manufacturing a semiconductor structure, including the following steps:
  • Step S100 providing a substrate in which an active region and an isolation region for isolating the active region are formed.
  • the substrate 10 is used as a supporting member of the semiconductor structure for supporting other components disposed thereon, wherein the substrate 10 may be made of a semiconductor material, and the semiconductor material may be silicon, germanium, or a silicon-germanium compound. and one or more of silicon carbon compounds.
  • a plurality of active regions 11 and a plurality of isolation regions 12 are formed in the substrate 10 , wherein the isolation regions 12 are used to isolate each active region 11 and prevent the adjacent active regions 11 from being electrically connected.
  • a base oxide layer 13 can be formed on the substrate 10. As shown in FIG. 4, an atomic layer deposition process or a chemical vapor deposition process can be used to form a certain thickness of the base oxide layer 13 on the upper surface of the substrate 10.
  • the base oxide layer 13 Used to isolate the substrate from the structural layer disposed on the substrate.
  • the material of the base oxide layer 13 may be silicon oxide, and the thickness of the base oxide layer 13 is between 2-20 nm.
  • the isolation layer is usually made of silicon nitride, and the material of the substrate is generally silicon. There will be stress in the direct contact between silicon and silicon nitride.
  • a base oxide layer is arranged on the top, and the base oxide layer is used as a buffer layer to solve the problem of stress between silicon and silicon nitride.
  • Step S200 forming a trench in the active area, the trench includes a first trench located at the upper part and a second trench located at the lower part and communicated with the first trench, and the width of the first trench is larger than that of the second trench. width.
  • a first isolation layer 311 is formed on the base oxide layer 13 , and the first isolation layer 311 is patterned to form a first opening 3111 in the first isolation layer 311 , wherein the first opening The projection of 3111 on the substrate 10 is located within the active region 11 .
  • an atomic layer deposition process or a chemical vapor deposition process can be used to form the first isolation layer 311 with a certain thickness on the upper surface of the base oxide layer 13, and then pattern the first isolation layer 311 to form a first isolation layer 311 on the upper surface of the base oxide layer 13.
  • a first opening 3111 is formed in 311 .
  • the material of the first isolation layer 311 can be any one of silicon nitride, silicon oxynitride, carbon layer, silicon oxide, spin-coated organic carbon, and carbon-containing polymer, and the thickness of the first isolation layer 311 can be 20 -250nm.
  • the specific process of forming the first opening 3111 can be performed in the following manner.
  • a patterned photoresist layer can be formed on the surface of the first isolation layer 311 away from the substrate 10, and the patterned photoresist layer can be used as a mask.
  • the first isolation layer 311 is patterned to form a first opening 3111 in the first isolation layer 311 , wherein the projection of the first opening 3111 on the substrate 10 is located in the active region 11 .
  • the substrate 10 is patterned along the first opening 3111 , that is, dry etching or wet etching is used to remove the substrate oxide layer 13 and part of the substrate 10 exposed in the projection of the first opening 3111 on the substrate 10 , so as to form the first trench 21 in the active region 11 .
  • the portion above the dotted line in FIG. 6 is the first opening 3111
  • the portion below the dotted line is the first trench 21 .
  • the oxidation process forms a first oxide layer 321 on the sidewall and bottom wall of the first trench 21 to form the structure shown in FIG. 7 .
  • the gas used in the thermal oxidation process includes oxygen.
  • a sacrificial layer 40 may be formed in the first trench 21 and the first opening 3111, and the sacrificial layer 40 fills the first trench 21 and the first opening 3111, which The structure is shown in Figure 8 and Figure 9.
  • a chemical vapor deposition process can be used to fill the first trench 21 and the first opening 3111 with a dielectric layer, and the dielectric layer covers the top surface of the first isolation layer 311, and then Using an etching process, the dielectric layer located on the top surface of the first isolation layer 311 is etched away, the dielectric layer located in the first trench 21 and the first opening 3111 is retained, and the retained dielectric layer constitutes the sacrificial layer 40, wherein, The top surface of the sacrificial layer 40 is flush with the top surface of the first isolation layer 311 .
  • the material of the sacrificial layer 40 may include oxide, for example, silicon oxide; the material of the sacrificial layer 40 may also include carbon or other substances.
  • a second opening 41 is formed in the sacrificial layer 40 , and the width of the second opening 41 is smaller than that of the first opening 3111 , as shown in FIGS. 10-12 .
  • a photoresist layer 50 is formed on the first isolation layer 311 , the photoresist layer 50 is patterned, and a third opening 51 is formed in the photoresist layer 50 .
  • the manner of forming the third opening 51 may be directly defined by illumination, or may be directly defined by illumination first, and then realized by means of spacing multiplication.
  • a mask layer 60 may also be formed on the surface of the first isolation layer 311 away from the substrate, so that the photoresist layer 50 is located above the mask layer 60, and its structure is shown in FIG. 11 . Show.
  • the mask layer 60 is arranged between the photoresist layer 50 and the first isolation layer 311 to ensure the precision of the second opening to be etched.
  • the material of the mask layer 60 may be any one of silicon oxynitride, silicon or silicon oxide.
  • the mask layer 60 and the sacrificial layer 40 are patterned along the third opening 51 , that is, the sacrificial layer 40 located in the projection area of the third opening 51 on the substrate is removed to form the second sacrificial layer 40
  • the opening 41, the width of the second opening 41 is smaller than the width of the first opening 3111.
  • part of the substrate 10 is patterned along the second opening 41 , that is, the part of the substrate located under the second opening 41 is removed by dry etching or wet etching, so as to form the second trench 22 on the substrate , the width of the second trench 22 thus formed is smaller than that of the first trench 21 .
  • the groove located below the dotted line in FIG. 13 is the second groove 22 .
  • the photoresist layer 50 , the mask layer 60 and the sacrificial layer 40 located in the first trench 21 are removed, so that a stepped surface 23 is formed between the first trench 21 and the second trench 22 .
  • a trench 21 communicates with the second trench 22 to form a trench 20 .
  • the sidewall of the trench 20 includes a first segment 24 , a second segment 25 and a third segment 26 connected in sequence, and the second segment 25 is connected to the first segment 25 .
  • the segments 24 are perpendicular to each other.
  • a stepped surface 23 is formed between the first trench 21 and the second trench 22, that is, this embodiment
  • the sidewall of the middle trench 20 includes a first segment 24, a second segment 25 and a third segment 26 connected in sequence, and the second segment 25 and the first segment 24 are perpendicular to each other. Without increasing the depth of the trench, the length of the sidewall of the trench can be increased, thereby increasing the area of the trench, improving the defect of lowering the threshold voltage caused by the short channel effect, and improving the storage performance of the semiconductor structure.
  • the method for fabricating the semiconductor structure further includes:
  • a second oxide layer 322 is formed on the sidewalls and the bottom wall of the second trench 22, and the second oxide layer 322 is connected to the first oxide layer 321, so that the first oxide layer 321 and the second oxide layer 321
  • the oxide layer 32 formed by 322 covers the surfaces of the first trench 21 and the second trench 22 , and is used to isolate the gate structure 30 from the substrate to ensure the performance of the gate structure 30 .
  • the material of the second oxide layer 322 may include silicon oxide.
  • the second oxide layer 322 may also be prepared by a thermal oxidation process, or other processes, which are not specifically limited in this embodiment.
  • a barrier layer 33 is formed on the first oxide layer 321 and the second oxide layer 322 , and the barrier layer 33 extends outside the first trench 21 and covers the surface of the first isolation layer 311 .
  • the conductive material in the gate structure 30 can be prevented from penetrating into the substrate, which further guarantees the performance of the gate structure 30 .
  • the material of the barrier layer 33 may include titanium nitride, or may be other substances that block the diffusion of the conductive material in the gate structure 30 .
  • a conductive layer 34 and a second isolation layer 312 are formed in the first trench 21 and the second trench 22 to complete the fabrication process of the gate structure 30 , as shown in FIGS. 16-21 .
  • a chemical vapor deposition process may be used to form a conductive layer 34 in the first trench 21 and the second trench 22 , and the conductive layer 34 fills the first trench 21 and the second trench 22 , and extends to the outside of the first trench 21 and covers the surface of the barrier layer 33 .
  • the material of the conductive layer 34 may be tungsten.
  • the conductive layer 34 and the barrier layer 33 located outside the first trench 21 are removed by an etching process.
  • the conductive layer 34 and the barrier layer 33 constitute the conductive layer 34 and the barrier layer 33 in the gate structure 30 .
  • part of the barrier layer 33 needs to be removed by an etching process, so that the barrier layer 33 needs to be removed.
  • the top surface of layer 33 is lower than the top surface of conductive layer 34, that is, there is a height difference H between the top surface of barrier layer 33 and the top surface of conductive layer 34, and the height difference H is between 0-25 nm.
  • the height difference H between the barrier layer 33 and the conductive layer 34 is formed, so that the defect of leakage current of the gate structure 30 can be prevented, and the performance of the gate structure 30 is guaranteed, and the semiconductor structure is also guaranteed. performance.
  • the method for fabricating the semiconductor structure further includes:
  • a second isolation layer 312 is formed in the first trench 21 , and the top surface of the second isolation layer 312 is flush with the top surface of the first isolation layer 311 , as shown in FIGS. 20 and 21 .
  • a second isolation layer 312 is deposited in the first trench 21 and the first opening 3111 , and the second isolation layer 312 extends outside the first trench 21 and covers the first trench 21 .
  • the second isolation layer 312 located on the surface of the first isolation layer 311 is removed by an etching process, and the second isolation layer 312 remaining in the first trench 21 and the first opening 3111, the second isolation layer 312 is removed.
  • the isolation layer 312 can be made of the same material as the first isolation layer 311 .
  • the first isolation layer 311 and the second isolation layer 312 constitute the isolation layer 31 in the gate structure 30 to realize the isolation between the substrate and the gate structure in the semiconductor structure. set up.
  • an embodiment of the present application further provides a semiconductor structure, including a substrate 10 , a trench 20 formed in the substrate 10 , and a gate structure 30 , wherein the substrate 10 is provided with a plurality of active regions 11 and The isolation regions 12 for isolating the respective active regions 11 .
  • the trench 20 is disposed in the active region 11, and the trench 20 includes a first trench 21 located at the upper portion and a second trench 22 located at the lower portion and communicated with the first trench 21.
  • the width of the first trench 21 is greater than that of the first trench 21.
  • the width of the two trenches 22 is such that a stepped surface 23 is formed between the first trench 21 and the second trench 22 .
  • the depth of the first trench 21 is 20-100 nm
  • the width of the first trench 21 is 10-90 nm
  • the depth of the second trench 22 is 50-300 nm
  • the width of the second trench 22 is 5-60nm, so that a stepped surface 23 is formed between the first trench 21 and the second trench 22.
  • the perimeter of the trench in this embodiment increases, thereby increasing the number of trenches.
  • the area of the device improves the defect of lowering the threshold voltage caused by the short channel effect, and improves the storage performance of the semiconductor structure.
  • the gate structure 30 is disposed in the first trench 21 and the second trench 22 , and the top surface of the gate structure 30 is lower than the top surface of the first trench 21 to facilitate the formation of a second isolation layer on the gate structure 30 312, so as to realize the insulating arrangement of the gate structure 30 and other components in the semiconductor structure.
  • the gate structure 30 includes an oxide layer 32 , a barrier layer 33 and a conductive layer 34 , wherein the oxide layer 32 covers the sidewalls and bottom walls of the second trench 22 , the stepped surface 23 and the first trench 21 on the side wall.
  • the barrier layer 33 covers the surface of the oxide layer 32 , and the top surface of the barrier layer 33 is lower than the top surface of the oxide layer 32 .
  • the conductive layer 34 covers the surface of the barrier layer 33 and fills the second trench 22 and part of the first trench 21 .
  • the top surface of the conductive layer 34 is higher than the top surface of the barrier layer 33 and lower than the top surface of the oxide layer 32 .
  • the oxide layer 32 and the barrier layer 33 can be arranged to isolate the substrate and the conductive layer 34, so as to prevent the conductive material in the conductive layer 34 from diffusing into the substrate, and to ensure the conductivity of the conductive layer 34, thereby ensuring the performance of the semiconductor structure.
  • the gate structure 30 further includes an isolation layer 31 , the isolation layer 31 is disposed in the first trench 21 , and the isolation layer 31 fills the first trench 21 and extends to the outside of the first trench 21 to cover the substrate oxide layer 13 on the top surface.
  • the isolation layer 31 includes a first isolation layer 311 and a second isolation layer 312 that are connected to each other, the first isolation layer 311 is disposed on the top surface of the base oxide layer 13 away from the base, and the second isolation layer 312 fills the first isolation layer 312. inside the trench 21 and the first opening 3111 .
  • the trench 20 for forming the gate structure is designed so that the trench 20 forms the first trench 21 and the second trench 22 with different widths, so that the first trench 21 and the second trench are A stepped surface 23 is formed between the grooves 22, that is, the sidewall of the groove 20 includes a first section 24, a second section 25 and a third section 26 connected in sequence, and the second section 25 and the first section 24 are perpendicular to each other,
  • the length of the sidewall of the trench can be increased without increasing the depth of the trench, thereby increasing the area of the trench and improving the short-channel effect. Defects that cause threshold voltage reduction improve the memory performance of the semiconductor structure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请提供一种半导体结构的制造方法及半导体结构，涉及半导体技术领域，该半导体结构的制造方法包括：提供基底，基底中形成有有源区和隔离区；在有源区内形成沟槽，沟槽包括位于上部的第一沟槽以及位于下部且与第一沟槽连通的第二沟槽，第一沟槽的宽度大于第二沟槽的宽度；在第一沟槽和第二沟槽内形成栅极结构。本申请通过第一沟槽的宽度大于第二沟槽的宽度，使得沟槽的形状为倒置的凸字型，即，沟槽的侧壁包括顺次连接的第一段、第二段以及第三段，第二段与第一段相互垂直，相对于沟槽的形状为U型而言，在不增加沟道深度的前提下，能够增加沟槽侧壁的长度，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。

Description

半导体结构的制造方法及半导体结构
本申请要求于2021年01月04日提交中国专利局、申请号为202110004446.1、申请名称为“半导体结构的制造方法及半导体结构”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及存储器技术领域，尤其涉及一种半导体结构的制造方法及半导体结构。
背景技术
动态随机存取存储器(dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
动态随机存取存储器由多个重复的存储单元组成，每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。
随着动态随机存取存储器的集成度越来越高，致使晶体管的结构尺寸越来越小，使得动态随机存取存储器出现短沟道效应，短沟道效应容易引起动态随机存取存储器的阈值电压的降低，进而影响动态随机存取存储器的使用性能。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构的制造方法及半导体结构，用于解决相关技术中半导体结构存在短沟道效应的技术问题。
为了实现上述目的，本申请实施例提供如下技术方案：
本申请实施例的第一方面提供一种半导体结构的制造方法，其包括：
提供基底，所述基底中形成有有源区以及用于隔离所述有源区的隔离区。
在所述有源区内形成沟槽，所述沟槽包括位于上部的第一沟槽以及位于下部且与所述第一沟槽连通的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度。
在所述第一沟槽和所述第二沟槽内形成栅极结构。
本申请实施例的第二方面提供一种半导体结构，其包括：
基底，所述基底内设有有源区以及用于隔离所述有源区的隔离区。
沟槽，所述沟槽设置在所述有源区内，所述沟槽包括位于上部的第一沟槽以及位于下部且与所述第一沟槽连通的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度，以使所述第一沟槽与所述第二沟槽形成台阶面。
栅极结构，所述栅极结构设置在所述第一沟槽和所述第二沟槽内，且所述栅极结构的顶面低于所述第一沟槽的顶面。
本申请实施例所提供的半导体结构的制造方法及半导体结构中，在有源区内形成位于上部的第一沟槽和位于下部且与第一沟槽连通的第二沟槽，其中，通过第一沟槽的宽度大于第二沟槽的宽度，使得沟槽的形状为倒置的凸字型，即，沟槽的侧壁包括顺次连接的第一段、第二段以及第三段，且第二段与第一段相互垂直，相对于相关技术中沟槽的形状为U型而言，在不增加沟道深度的前提下，能够增加沟槽侧壁的长度，进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的存储器的制备方法及存储器所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
图1为相关技术中半导体结构的示意图；
图2为本申请实施例提供的半导体结构的制造方法的流程图；
图3为本申请实施例提供的半导体结构的制造方法中基底的结构示意图一；
图4为本申请实施例提供的半导体结构的制造方法中基底的结构示意图二；
图5为本申请实施例提供的半导体结构的制造方法中形成第一隔离层的结构示意图；
图6为本申请实施例提供的半导体结构的制造方法中形成第一沟槽后的结构示意图；
图7为本申请实施例提供的半导体结构的制造方法中形成第一氧化层后的结构示意图；
图8为本申请实施例提供的半导体结构的制造方法中形成牺牲层后的结构示意图一；
图9为本申请实施例提供的半导体结构的制造方法中形成牺牲层后的结构示意图二；
图10为本申请实施例提供的半导体结构的制造方法中形成光刻胶层后的结构示意图；
图11为本申请实施例提供的半导体结构的制造方法中形成掩膜层后的结构示意图；
图12为本申请实施例提供的半导体结构的制造方法中形成第二开口后的结构示意图；
图13为本申请实施例提供的半导体结构的制造方法中形成第二沟槽后的结构示意图；
图14为本申请实施例提供的半导体结构的制造方法中去除牺牲层后的结构示意图；
图15为本申请实施例提供的半导体结构的制造方法中形成第二氧化层和阻挡层后的结构示意图；
图16为本申请实施例提供的半导体结构的制造方法中形成导电层的结构示意图一；
图17为本申请实施例提供的半导体结构的制造方法中形成导电层的 结构示意图二；
图18为本申请实施例提供的半导体结构的制造方法中去除部分阻挡层后的结构示意图；
图19为图18中A区域的放大示意图；
图20为本申请实施例提供的半导体结构的制造方法中形成第二隔离层的结构示意图一；
图21为本申请实施例提供的半导体结构的制造方法中形成第二隔离层的结构示意图二。
附图标记：
10：基底；
11：有源区；
12：隔离区；
13：基底氧化层；
20：沟槽；
21：第一沟槽；
22：第二沟槽；
23：台阶面；
24：第一段；
25：第二段；
26：第三段；
30：栅极结构；
31：隔离层；
311：第一隔离层；
3111：第一开口；
312：第二隔离层；
32：氧化层；
321：第一氧化层；
322：第二氧化层；
33：阻挡层；
34：导电层；
40：牺牲层；
41：第二开口；
50：光刻胶层；
51：第三开口；
60：掩膜层。
具体实施方式
随着半导体结构趋于集成化和小型化的发展趋势，半导体结构制程越来越小，导致栅极沟道越来越短，栅极沟道过短会影响金属氧化物半导体晶体管的性能，这种因栅极沟道缩短影响半导体结构性能的效应称为短沟道效应，当半导体结构出现短沟道效应时，短沟道效应容易引起半导体的阈值电压的降低，进而影响半导体结构的存储性能。
例如，如图1所示，相关技术中，栅极沟槽的形状通常为U型，当栅极沟道的长度降低到十几纳米、甚至几纳米的量级时，源、漏极的耗尽区在整个栅极沟道中所占的比重增大，栅极沟槽的长度较小，以至于在栅极沟道内形成的反型层所需的电荷量减小，进而降低半导体结构的阈值电压，引起短沟道效应。
针对上述的技术问题，本申请实施例提供了一种半导体结构的制造方法及半导体结构，在有源区内形成位于上部的第一沟槽和位于下部且与第一沟槽连通的第二沟槽，其中，第一沟槽的宽度大于第二沟槽的宽度，使得沟槽的形状为倒置的凸字型，即，沟槽的侧壁包括顺次连接的第一段、第二段以及第三段，且第二段与第一段相互垂直，相对于相关技术中沟槽的形状为U型而言，在不增加沟道深度的前提下，能够增加沟槽侧壁的长度，进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
图2为本申请实施例提供的半导体结构的制造方法的流程图；图3至图21为半导体结构的制造方法的各阶段的结构示意图，下面结合图3至图21对半导体结构的制造方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存取存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图2所示，本申请实施例提供了一种半导体结构的制造方法，包括如下的步骤：
步骤S100：提供基底，基底中形成有有源区以及用于隔离有源区的隔离区。
示例性地，参考图3，基底10作为半导体结构的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
基底10中形成有多个有源区11和多个隔离区12，其中，隔离区12用于隔离各有源区11，防止相邻的有源区11发生电连接。
此外，在基底10上可以形成基底氧化层13，如图4所示，可以采用原子层沉积工艺或者化学气相沉积工艺在基底10的上表面上形成一定厚度的基底氧化层13，基底氧化层13用于隔离基底与设置在基底上的结构层。其中，基底氧化层13的材质可以为氧化硅，且基底氧化层13的厚度位于2-20nm之间。
这样的设置是由于，通常情况下需要在基底上设置隔离层，隔离层材质通常为氮化硅，而基底的材料一般为硅，硅与氮化硅之间直接接触会存在应力，因此在基底上设置基底氧化层，利用基底氧化层作为缓冲层，以解决硅与氮化硅之间的应力问题。
步骤S200：在有源区内形成沟槽，沟槽包括位于上部的第一沟槽以及位于下部且与第一沟槽连通的第二沟槽，第一沟槽的宽度大于第二沟槽的宽度。
示例性地，如图5所示，在基底氧化层13上形成第一隔离层311，图形化第一隔离层311，以在第一隔离层311内形成第一开口3111，其中，第一开口3111在基底10上的投影位于有源区11内。
在此步骤中，可以利用原子层沉积工艺或者化学气相沉积工艺在基底氧化层13的上表面上形成一定厚度的第一隔离层311，然后图形化第一隔离层311，以在第一隔离层311内形成第一开口3111。
第一隔离层311的材质可以为氮化硅、氮氧化硅、碳层、氧化硅、旋涂的有机碳、含碳的聚合物中任意一种，且第一隔离层311的厚度可以位于20-250nm之间。
形成第一开口3111的具体过程可以采用如下的方式进行，例如，可以在第一隔离层311背离基底10的表面上形成具有图案的光刻胶层，以具有图案的光刻胶层为掩膜版，图形化第一隔离层311，以在第一隔离层311内形成第一开口3111，其中，第一开口3111在基底10上的投影位于有源区11内。
如图6所示，沿第一开口3111图形化基底10，即采用干法刻蚀或者湿法刻蚀去除暴露在第一开口3111在基底10上的投影内的基底氧化层13和部分基底10，以在有源区11内形成第一沟槽21。
需要说明的是，位于图6中虚线的上方的部分为第一开口3111，位于虚线下方的部分为第一沟槽21。
由于第一沟槽21暴露出部分的有源区11，且第一沟槽21内用于形成栅极结构30，为了防止栅极结构30中导电材料向有源区11内扩散，通常通过热氧化工艺在第一沟槽21的侧壁和底壁上形成第一氧化层321，形成如图7所示的结构。
需要说明的是，热氧化工艺中所采用的气体包括氧气。
在第一沟槽21内形成第一氧化层321后，可以在第一沟槽21和第一开口3111内形成牺牲层40，牺牲层40填充满第一沟槽21和第一开口3111，其结构如图8和图9所示。
具体地，如图8和图9所示，可以采用化学气相沉积工艺在第一沟槽21和第一开口3111内填充介质层，且介质层覆盖在第一隔离层311的顶面上，然后采用刻蚀工艺，将位于第一隔离层311顶面的介质层刻蚀掉，保留位于第一沟槽21和第一开口3111内的介质层，被保留的介质层构成牺牲层40，其中，牺牲层40的顶面与第一隔离层311的顶面平齐。
牺牲层40的材质可以包括氧化物，例如，氧化硅；牺牲层40的材质还可以包括碳或者其他物质。
进一步地，在牺牲层40内形成第二开口41，且第二开口41的宽度小于第一开口3111，如图10-12所示。
具体地，如图10所示，在第一隔离层311上形成光刻胶层50，图形化光刻胶层50，在光刻胶层50内形成第三开口51。
在本实施例中，形成第三开口51的方式可以通过光照直接定义，也可以先通过光照直接定义，再通过间距倍增方式来实现。
需要说明的是，在此步骤中，还可以在第一隔离层311背离基底的表面上形成掩膜层60，以使得光刻胶层50位于掩膜层60的上方，其结构如图11所示。
本实施例通过在光刻胶层50与第一隔离层311之间设置掩膜层60，用于保证所要蚀刻的第二开口的精度。其中掩膜层60的材质可以氮氧化硅、硅或者氧化硅中的任意一种。
如图12所示，沿第三开口51图形化掩膜层60和牺牲层40，即去除位于第三开口51在基底上的投影区域内的牺牲层40，以在牺牲层40内形成第二开口41，第二开口41的宽度小于第一开口3111的宽度。
需要说明的是，在本实施例中，也可以理解为：去除位于第三开口51在基底上的投影区域内的掩膜层60和牺牲层40，以在牺牲层40内形成第二开口41，其中，位于虚线下方的部分为第二开口41。
如图13所示，沿第二开口41图形化部分基底10，即，通过干法刻蚀或者湿法刻蚀去除位于第二开口41下方的部分基底，以在基底上形成第二沟槽22，这样形成的第二沟槽22的宽度小于第一沟槽21。
需要说明的是，位于图13中虚线下方的凹槽为第二沟槽22。
如图14所示，去除光刻胶层50、掩膜层60以及位于第一沟槽21内的牺牲层40，使得第一沟槽21与第二沟槽22之间形成台阶面23，第一沟槽21与第二沟槽22连通形成沟槽20，沟槽20的侧壁包括顺次连接的第一段24、第二段25以及第三段26，且第二段25与第一段24相互垂直。
本申请实施例通过将沟槽20设计成宽度不同的第一沟槽21和第二沟槽22，使得第一沟槽21与第二沟槽22之间形成台阶面23，即，本实施例中沟槽20的侧壁包括顺次连接的第一段24、第二段25以及第三段26，且第二段25与第一段24相互垂直，相对于U型沟槽而言，在不增加沟槽深度的前提下，可以增加沟槽侧壁的长度进而增加了沟槽的面积，改善了短 沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。
在一些实施例中，去除光刻胶层、掩膜层以及牺牲层，使得第一沟槽21与第二沟槽22形成台阶面的步骤之后，半导体结构的制造方法还包括：
如图14所示，在第二沟槽22的侧壁和底壁上形成第二氧化层322，第二氧化层322与第一氧化层321连接，使得第一氧化层321和第二氧化层322形成的氧化层32包覆在第一沟槽21和第二沟槽22的表面上，用于将栅极结构30与基底隔离开来，保证栅极结构30的性能。其中，第二氧化层322的材质可以包括氧化硅。
第二氧化层322也可以采用热氧化工艺制备，也可以采用其他的工艺，本实施例在此不做具体的限定。
如图15所示，在第一氧化层321和第二氧化层322上形成阻挡层33，阻挡层33延伸至第一沟槽21外，并覆盖在第一隔离层311的表面上。
本实施例通过阻挡层33的设置，可以防止栅极结构30中导电材料渗透至基底内，为栅极结构30的性能提供了进一步地保证。其中，阻挡层33的材质可以包括氮化钛，也可以是其他阻挡栅极结构30中导电材料扩散的物质。
进一步地，在第一沟槽21和第二沟槽22内形成导电层34和第二隔离层312，以完成栅极结构30的制备工艺，如图16-21所示。
具体地，如图16所示，可以采用化学气相沉积的工艺在第一沟槽21和第二沟槽22内形成导电层34，导电层34填充满第一沟槽21和第二沟槽22，并延伸至第一沟槽21外覆盖在阻挡层33的表面上。其中，导电层34的材质可以为钨。
如图17所示，采用刻蚀工艺去除位于第一沟槽21外的导电层34和阻挡层33。
并采用刻蚀工艺去除位于第一沟槽21内的部分导电层34和部分阻挡层33，保留位于第一沟槽21内的部分导电层34和部分阻挡层33以及第二沟槽22内的导电层34和阻挡层33，构成栅极结构30中的导电层34和阻挡层33。
进一步地，如图18和图19所示，去除位于第一沟槽21内的部分导电层34和部分阻挡层33的步骤之后，还需要通过刻蚀的工艺去除部分阻挡层33，以使阻挡层33的顶面低于导电层34的顶面，也就是说，阻挡层33的 顶面与导电层34的顶面之间具有高度差H，且高度差H位于0-25nm之间。
本申请实施例通过使阻挡层33与导电层34之间具有高度差H，这样可以防止栅极结构30发生漏电流的缺陷，保证了栅极结构30的性能的同时，也保证了半导体结构的性能。
在一些实施例中，去除位于第一沟槽21内的部分导电层34和部分阻挡层33，形成栅极结构30的步骤之后，半导体结构的制造方法还包括：
在第一沟槽21内形成第二隔离层312，第二隔离层312的顶面与第一隔离层311的顶面平齐，如图20和图21所示。
具体地，如图20和图21所示，在第一沟槽21和第一开口3111内沉积第二隔离层312，第二隔离层312延伸至第一沟槽21外，并覆盖在第一隔离层311的表面上，然后利用刻蚀工艺去除位于第一隔离层311表面上的第二隔离层312，保留在第一沟槽21和第一开口3111内的第二隔离层312，第二隔离层312可以与第一隔离层311的材质相同，第一隔离层311和第二隔离层312构成了栅极结构30中的隔离层31，实现半导体结构中基底与栅极结构之间的隔离设置。
如图21所示，本申请实施例还提供一种半导体结构，包括基底10、在基底10中形成的沟槽20以及栅极结构30，其中，基底10内设有多个有源区11以及用于隔离各有源区11的隔离区12。
沟槽20设置在有源区11内，沟槽20包括位于上部的第一沟槽21以及位于下部且与第一沟槽21连通的第二沟槽22，第一沟槽21的宽度大于第二沟槽22的宽度，以使第一沟槽21与第二沟槽22之间形成台阶面23。
在本实施例中，第一沟槽21的深度为20-100nm，第一沟槽21的宽度为10-90nm，第二沟槽22的深度为50-300nm，第二沟槽22的宽度为5-60nm，这样使得第一沟槽21与第二沟槽22之间形成台阶面23，相对于等直径的沟槽而言，本实施例中沟槽的周长增加，进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。
栅极结构30设置在第一沟槽21和第二沟槽22内，且栅极结构30的顶面低于第一沟槽21的顶面，便于在栅极结构30上形成第二隔离层312，以实现栅极结构30与半导体结构中其他部件的绝缘设置。
在一些实施例中，栅极结构30包括氧化层32、阻挡层33以及导电层34，其中，氧化层32覆盖在第二沟槽22的侧壁和底壁、台阶面23以及第 一沟槽21的侧壁上。
阻挡层33覆盖在氧化层32的表面，且阻挡层33的顶面低于氧化层32的顶面。
导电层34覆盖在阻挡层33的表面，并填充满第二沟槽22以及部分第一沟槽21，导电层34的顶面高于阻挡层33的顶面且低于氧化层32的顶面。
本实施例通过氧化层32和阻挡层33的设置可以隔离基底与导电层34，避免导电层34中导电材料向基底内扩散，保证了导电层34的导电性能，进而保证了半导体结构的性能。
进一步地，栅极结构30还包括隔离层31，隔离层31设置在第一沟槽21内，且隔离层31填充满第一沟槽21，并延伸至第一沟槽21外覆盖在基底氧化层13的顶面上。
示例性地，隔离层31包括相互连接的第一隔离层311和第二隔离层312，第一隔离层311设置在基底氧化层13背离基底的顶面上，第二隔离层312填充在第一沟槽21和第一开口3111内。
本申请实施例通过对用于形成栅极结构的沟槽20进行设计，使得沟槽20形成宽度不同的第一沟槽21和第二沟槽22，以便于第一沟槽21与第二沟槽22之间形成台阶面23，即，沟槽20的侧壁包括顺次连接的第一段24、第二段25以及第三段26，且第二段25与第一段24相互垂直，相对于相关技术中沟槽的形状为U型而言，在不增加沟道深度的前提下，能够增加沟槽的侧壁的长度，进而增加了沟槽的面积，改善了短沟道效应所引起的阈值电压降低的缺陷，提高了半导体结构的存储性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一 个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (20)

  1. 一种半导体结构的制造方法，其中，包括：
    提供基底，所述基底中形成有有源区以及用于隔离所述有源区的隔离区；
    在所述有源区内形成沟槽，所述沟槽包括位于上部的第一沟槽，以及位于下部且与所述第一沟槽连通的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度；
    在所述第一沟槽和所述第二沟槽内形成栅极结构。
  2. 根据权利要求1所述的半导体结构的制造方法，其中，在所述有源区内形成沟槽的步骤，包括：
    在所述基底上形成第一隔离层，图形化所述第一隔离层，以在所述第一隔离层内形成与所述有源区对应设置的第一开口；
    沿所述第一开口图形化所述基底，以在所述有源区内形成所述第一沟槽；
    在所述第一沟槽和所述第一开口内形成牺牲层，所述牺牲层填充满所述第一沟槽和所述第一开口；
    在所述牺牲层内形成第二开口，所述第二开口的宽度小于所述第一开口；
    沿所述第二开口图形化所述基底，以在所述有源区内形成所述第二沟槽。
  3. 根据权利要求2所述的半导体结构的制造方法，其中，沿所述第一开口图形化所述基底，以在所述有源区内形成所述第一沟槽的步骤之后，在所述第一沟槽和所述第一开口内形成牺牲层的步骤之前，所述方法还包括：
    在所述第一沟槽的侧壁和底壁上形成第一氧化层。
  4. 根据权利要求3所述的半导体结构的制造方法，其中，在所述牺牲层内形成第二开口的步骤，包括：
    在所述第一隔离层上形成光刻胶层，图形化所述光刻胶层，在所述光刻胶层上形成第三开口；
    沿所述第三开口图形化所述牺牲层，以在所述牺牲层内形成第二开口。
  5. 根据权利要求4所述的半导体结构的制造方法，其中，在所述第一隔离层上形成光刻胶层的步骤包括：
    在所述第一隔离层上形成掩膜层，所述光刻胶层位于所述掩膜层上。
  6. 根据权利要求5所述的半导体结构的制造方法，其中，沿所述第二开口图形化所述基底，以在所述有源区内形成所述第二沟槽的步骤之后，所述方法还包括：
    去除所述光刻胶层、所述掩膜层以及所述牺牲层，使得所述第一沟槽与所述第二沟槽形成台阶面。
  7. 根据权利要求6所述的半导体结构的制造方法，其中，去除所述光刻胶层、所述掩膜层以及所述牺牲层，使得所述第一沟槽与所述第二沟槽形成台阶面的步骤之后，所述方法包括：
    在所述第二沟槽的侧壁和底壁上形成第二氧化层，所述第二氧化层与所述第一氧化层连接；
    在所述第一氧化层和所述第二氧化层上形成阻挡层，所述阻挡层延伸至所述第一沟槽外，并覆盖在所述第一隔离层的表面上。
  8. 根据权利要求7所述的半导体结构的制造方法，其中，在所述第一沟槽和所述第二沟槽内形成栅极结构的步骤，包括；
    在所述第一沟槽和所述第二沟槽内形成导电层，所述导电层填充满所述第一沟槽和所述第二沟槽，且所述导电层延伸至所述第一沟槽外，并覆盖在所述阻挡层的表面上；
    去除位于所述第一沟槽外的所述导电层和所述阻挡层；
    去除位于所述第一沟槽内的部分所述导电层和部分所述阻挡层，形成所述栅极结构。
  9. 根据权利要求8所述的半导体结构的制造方法，其中，所述阻挡层的顶面低于所述导电层的顶面；
    所述导电层的顶面低于所述第一氧化层的顶面。
  10. 根据权利要求9所述的半导体结构的制造方法，其中，去除位于所述第一沟槽内的部分所述导电层和部分所述阻挡层，形成所述栅极结构的步骤之后，所述方法还包括：
    在所述第一沟槽内形成第二隔离层，所述第二隔离层的顶面与所述第一隔离层的顶面平齐。
  11. 根据权利要求2-6任一项所述的半导体结构的制造方法，其中，在所述基底上形成第一隔离层的步骤，包括：
    在所述基底上形成基底氧化层，所述基底氧化层位于所述第一隔离层的下方。
  12. 一种半导体结构，其中，包括：
    基底，所述基底内设有有源区以及用于隔离所述有源区的隔离区；
    沟槽，所述沟槽设置在所述有源区内，所述沟槽包括位于上部的第一沟槽以及位于下部且与所述第一沟槽连通的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度，以使所述第一沟槽与所述第二沟槽形成台阶面；
    栅极结构，所述栅极结构设置在所述第一沟槽和所述第二沟槽内，且所述栅极结构的顶面低于所述第一沟槽的顶面。
  13. 根据权利要求12所述的半导体结构，其中，所述第一沟槽的深度为20-100nm，所述第一沟槽的宽度为10-90nm，所述第二沟槽的深度为50-300nm，所述第二沟槽的宽度为5-60nm。
  14. 根据权利要求13所述的半导体结构，其中，所述栅极结构包括：
    氧化层，所述氧化层覆盖在所述第二沟槽的侧壁和底壁、所述台阶面以及所述第一沟槽的侧壁上；
    阻挡层，所述阻挡层覆盖在所述氧化层的表面，且所述阻挡层的顶面低于所述氧化层的顶面；
    导电层，所述导电层覆盖在所述阻挡层的表面，并填充满所述第二沟槽以及部分所述第一沟槽，所述导电层的顶面高于所述阻挡层的顶面并低于所述氧化层的顶面。
  15. 根据权利要求14所述的半导体结构，其中，所述阻挡层的顶面与所述导电层的顶面之间的高度差位于0-25nm。
  16. 根据权利要求15所述的半导体结构，其中，所述阻挡层的材质包括氮化钛。
  17. 根据权利要求12-16任一项所述的半导体结构，其中，所述半导体结构还包括基底氧化层，所述基底氧化层设置在所述基底上。
  18. 根据权利要求17所述的半导体结构，其中，所述半导体结构还包括隔离层，所述隔离层设置在所述第一沟槽内，所述隔离层填充满所述第 一沟槽，并延伸至所述第一沟槽外。
  19. 根据权利要求18所述的半导体结构，其中，所述隔离层包括第一隔离层以及与所述第一隔离层连接的第二隔离层，所述第一隔离层设置在所述基底氧化层背离基底的顶面上，所述第二隔离层设置在第一沟槽内。
  20. 根据权利要求19所述的半导体结构，其中，所述第一隔离层的材质包括氮化硅、氮氧化硅、碳层、氧化硅、旋涂的有机碳、含碳的聚合物中任意一种。
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