CN210575894U - 浅沟槽隔离结构及半导体结构 - Google Patents
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Abstract
本实用新型涉及一种浅沟槽隔离结构及半导体结构，浅沟槽隔离结构包括：浅沟槽，位于基底内；所述浅沟槽由上至下依次连通的第一级至第N级沟槽，i级沟槽的宽度小于第i‑1级沟槽的宽度；其中，N为大于等于2的整数，i为大于等于2且小于等于N的整数；填充隔离材料，填充于所述浅沟槽内，且填满所述浅沟槽。上述浅沟槽隔离结构中的浅沟槽由上至下具有不同的宽度，可以在不增加有源区上部的宽度的前提下增加有源区下部的宽度，从而增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流。
Description
技术领域
本实用新型涉及集成电路技术领域，特别是涉及一种浅沟槽隔离结构及半导体结构。
背景技术
有源区(Active Area，AA)是由浅沟槽隔离结构(Shallow Trench Isolation，STI)隔离而形成；在现有的半导体工艺中，浅沟槽隔离结构的浅沟槽通过一次性刻蚀而形成，形成的浅沟槽隔离结构的上部的宽度与下部的宽度没有明显差异。
然而，具有上述浅沟槽隔离结构的半导体器件中栅极的沟道宽度(ChannelWidth)较窄，源极与漏极之间的电阻较大，导致工作时源极与漏极之间的电流较小，从而影响器件的性能。为了将栅极的沟道宽度提高至所需的要求，则必须增加有源区的整体宽度，而有源区宽度的增加会导致相邻有源区之间的间距太小而导致相邻有源区短路。
实用新型内容
基于此，有必要针对上述问题，提供一种浅沟槽隔离结构及半导体结构，在不增加有源区的上部的宽度的前提下即可增加沟道宽度，提高源漏极之间的电流，且不影响有源区内形成的位线接触结构及存储节点接触结构的性能。
本实用新型提供一种浅沟槽隔离结构，包括：
浅沟槽，位于基底内；所述浅沟槽由上至下依次连通的第一级至第N级沟槽，第i级沟槽的宽度小于第i-1级沟槽的宽度；其中，N为大于等于2的整数，i为大于等于2且小于等于N的整数；
填充隔离材料，填充于所述浅沟槽内，且填满所述浅沟槽。
上述浅沟槽隔离结构中的浅沟槽由上至下具有不同的宽度，可以在不增加有源区上部的宽度的前提下增加有源区下部的宽度，从而增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流。
在一个可选的实施例中，所述第一级沟槽的底部距离所述基底的上表面的距离为30nm～70nm；所述第二级沟槽的底部距离所述基底的上表面的距离为220nm～320nm。
在一个可选的实施例中，所述基底的上表面还形成有图形化后的氧化物层及图形化后的氮化物层，其中，所述图形化后的氧化物层位于所述基底的上表面，所述图形化后的氮化物层位于所述图形化后的氧化物层的上表面。
在一个可选的实施例中，相邻两级所述沟槽的结合处为圆角状。
本实用新型还提供一种半导体结构，包括：
基底；
如上述任一方案中所述的浅沟槽隔离结构，位于所述基底内；所述浅沟槽隔离结构于所述基底内隔离出若干个间隔排布的有源区；
若干个平行间隔排布的埋入式栅极字线，位于所述基底内；所述埋入式栅极字线的延伸方向与所述有源区的延伸方向相交在小于90度的角度。
上述半导体结构的中的浅沟槽由上至下具有不同的宽度，可以在不增加有源区上部的宽度的前提下增加有源区下部的宽度，从而增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流；由于有源区上部的宽度不需要增加，不影响有源区内形成的位线接触结构及存储节点接触结构的性能。
在一个可选的实施例中，相邻所述第一级沟槽之间的所述有源区的宽度小于相邻所述第二级沟槽之间的所述有源区的宽度2nm～12nm。
在一个可选的实施例中，所述埋入式栅极字线的深度至少大于所述第一级沟槽的深度。
在一个可选的实施例中，所述半导体结构还包括：漏极，位于所述有源区内，且位于横跨同一所述有源区的两所述埋入式栅极字线之间；源极，位于所述有源区内，且位于所述埋入式栅极字线远离所述漏极的一侧。
在一个可选的实施例中，所述源极的深度及所述漏极的深度大于等于所述第一级沟槽的深度。
在一个可选的实施例中，所述基底内形成有字线沟槽，所述埋入式栅极字线位于所述字线沟槽内；其中，所述埋入式栅极字线包括：
栅间绝缘层，位于所述字线沟槽的侧壁及底部；
第一导电层，位于所述字线沟槽内，且位于所述栅间绝缘层的表面；所述
第一导电层的上表面低于所述字线沟槽的顶部；
第二导电层，位于所述字线沟槽内，且位于所述第一导电层的表面；所述第二导电层的上表面低于所述字线沟槽的顶部且高于所述第一级沟槽的底部及所述第一导电层的上表面。
附图说明
图1为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法的流程图；
图2为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中提供上表面形成有氧化物层及氮化物层的基底的截面结构示意图；
图3为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中对氧化物层及氮化物层进行图形化处理后所得结构的截面结构示意；
图4为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中于基底内形成第一级沟槽后所得结构的截面结构示意图；
图5为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中形成侧壁保护材料层之后所得结构的截面结构示意图；
图6为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中形成侧壁保护层之后所得结构的截面结构示意图；
图7为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中于基底内形成第二级沟槽后所得结构的截面结构示意图；
图8为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中去除侧壁保护层之后所得具有第一级沟槽及第二级沟槽的结构的截面结构示意图；
图9为图8中A’区域的放大示意图；
图10为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中所得具有第一级沟槽、第二级沟槽及第三级沟槽的结构的截面结构示意图；
图11为本实用新型一个实施例中提供的浅沟槽隔离结构的制备方法中对第一级沟槽与第二级沟槽的结合处进行圆角化处理后所得结构的截面结构示意图；
图12为图11中A’区域的放大示意图；
图13至图14为本实用新型一个实施例中提供的制备方法中于浅沟槽内填充隔离材料后所得结构的截面结构示意图，其中，图13为具有第一级沟槽及第二级沟槽的结构的截面结构示意图，图14为具有第一级沟槽、第二级沟槽及第三级沟槽的结构的截面结构示意图；其中，图13至图14亦为本实用新型一个实施例中提供的浅沟槽隔离结构的截面结构示意图；
图15为本实用新型另一个实施例中提供的半导体结构的制备方法的流程图；
图16为本实用新型另一个实施例中提供的半导体结构的制备方法中于基底内形成浅沟槽隔离结构后所得结构的局部俯视结构示意图；
图17为沿图16中AA方向的截面结构示意图；
图18为沿图16中BB方向的截面结构示意图；
图19为沿图16中CC方向的截面结构示意图；
图20为本实用新型另一个实施例中提供的半导体结构的制备方法中于有源区内形成字线沟槽后所得结构的截面结构示意图；
图21为本实用新型另一个实施例中提供的半导体结构的制备方法中于字线沟槽的侧壁形成第一栅间绝缘层后所得结构的截面结构示意图；
图22为本实用新型另一个实施例中提供的半导体结构的制备方法中于字线沟槽的侧壁及图形化氮化物层的上表面形成第二栅极绝缘材料层后所得结构的截面结构示意图；
图23为本实用新型另一个实施例中提供的半导体结构的制备方法中形成第一导电材料层后所得结构的截面结构示意图；
图24为本实用新型另一个实施例中提供的半导体结构的制备方法中形成第二导电材料层后所得结构的截面结构示意图；
图25为本实用新型另一个实施例中提供的半导体结构的制备方法中形成埋入式栅极字线后所得结构的截面结构示意图；
图26为沿图25中AA方向的截面结构示意图；
图27为沿图25中BB方向的截面结构示意图；
图28为沿图25中CC方向的截面结构示意图；
图29为本实用新型另一个实施例中提供的半导体结构的制备方法中形成填充绝缘层后所得结构的截面结构示意图；
图30至图31为本实用新型另一个实施例中提供的半导体结构的制备方法中对填充绝缘层进行平坦化处理后所得结构的截面结构示意图；其中，图30为具有第一级沟槽及第二级沟槽的结构的截面结构示意图，图31为具有第一级沟槽、第二级沟槽及第三级沟槽的结构的截面结构示意图；其中，图30至图31亦为本实用新型一个实施例中提供的浅沟槽隔离结构的截面结构示意图。
附图标号说明
10 浅沟槽隔离结构
101 浅沟槽
1011 第一级沟槽
1012 第二级沟槽
1013 相邻沟槽的结合处
1014 第三级沟槽
102 隔离材料
103 侧壁保护层
1031 侧壁保护材料层
11 基底
12 氧化物层
121 图形化后的氧化物层
13 氮化物层
131 图形化后的氮化物层
14 有源区
15 字线沟槽
16 埋入式栅极字线
161 栅间绝缘层
1611 第一栅间绝缘层
1612 第二栅间绝缘层
1613 第二栅间绝缘材料层
162 第一导电层
1621 第一导电材料层
163 第二导电层
1631 第二导电材料层
17 填充绝缘层
具体实施方式
为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的首选实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本实用新型的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
在一个实施例中，如图1所示，提供了一种浅沟槽隔离结构的制备方法，包括如下步骤：
S11：提供基底；
S12：于基底内形成浅沟槽，浅沟槽包括由上至下依次连通的第一级至第N级沟槽，第i级沟槽的宽度小于第i-1级沟槽的宽度；其中，N为大于等于2的整数，i为大于等于2且小于等于N的整数；
S13：于浅沟槽内填充隔离材料，以形成浅沟槽隔离结构，隔离材料填满浅沟槽。
上述浅沟槽隔离结构的制备方法制备的浅沟槽由上至下具有不同的宽度，可以在不增加有源区上部的宽度的前提下增加有源区下部的宽度，从而增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流。
在一个示例中，步骤S11中提供的基底10可以包括任意一种现有的半导体基底，具体的，基底10可以包括但不仅限于硅基底。
在一个示例中，在步骤S11之后还可以包括如下步骤：
S111：于基底11的上表面形成氧化物层12；
S112：于氧化物层12的上表面形成氮化物层13，如图2所示；
S113：对氮化物层13及氧化物层12进行图形化处理，图形化处理后的氮化物层131及图形化后的氧化物层121定义出后续要形成的第一级沟槽的位置及形状，如图3所示。
在一个示例中，步骤S111中，可以采用物理气相沉积工艺、化学沉积工艺或热氧化工艺等形成氧化物层12；当基底11为硅基底时，可以采用热氧化工艺于基底11的表面形成氧化物层12。氧化物层12的厚度可以根据实际需要进行设定，优选地，本实施例中，氧化物层12的厚度可以为但不仅限于3nm～15nm。
在一个示例中，步骤S112中，可以采用物理气相沉积工艺或化学气相沉积工艺等形成氮化物层13；优选地，本实施例中，采用低压化学气相沉积(Low Pressure ChemicalVapor Deposition，LPCVD)工艺形成氮化物层13；氮化物层13可以包括但不仅限于氮化硅。氮化物层13的厚度可以根据实际需要进行设定，优选地，本实施例中，氮化物层13的厚度可以为但不仅限于100nm～200nm。
在一个示例中，可以采用光刻刻蚀工艺对氮化物层13及氧化物层12进行图形化处理。
在一个示例中，以N＝2为例，步骤S12中，于基底11内形成浅沟槽101包括如下步骤：
S121：于基底11内形成第一级沟槽1011，如图4所示；
S122：于第一级沟槽1011的侧壁形成侧壁保护层103，如图5至图6所示；
S123：对第一级沟槽1011的底部进行刻蚀，以于第一级沟槽1011下方的基底11内形成第二级沟槽1012，如图7所示；
S124：去除侧壁保护层103，去除侧壁保护层103后所得结构如图8所示。
在一个示例中，以图形化后的氮化物层131级图形化后的氧化层121为掩膜层，采用但不仅限于干法刻蚀工艺刻蚀基底11以形成第一级沟槽1011。
在一个示例中，第一级沟槽1011的深度可以根据实际需要进行设定，优选地，本实施例中，第一级沟槽1011距离基底11的上表面的距离可以为30nm～70nm。
在一个示例中，步骤S122可以包括如下步骤：
S1221：于第一级沟槽1011的侧壁、底部及氮化物层131的上表面形成侧壁保护材料层1031，如图5所示；具体的，可以采用但不仅限于低压化学气相沉积工艺或原子层沉积(Atomic layer deposition，ALD)工艺形成侧壁保护材料层1031；侧壁保护材料层1031可以包括但不仅限于氮化硅层；侧壁保护材料层1031的厚度可以根据实际需要进行设定，优选地，本实施例中，侧壁保护材料层1031的厚度可以为但不仅限于2nm～12nm；
S1222：去除位于第一级沟槽1011的底部及氮化物层131的上表面的侧壁保护材料层1031，保留于第一级沟槽1011的侧壁的侧壁保护材料层1031即为侧壁保护层103，如图6所示；具体的，可以采用但不仅限于干法刻蚀工艺去除位于第一级沟槽1011的底部及氮化物层131的上表面的侧壁保护材料层1031。
在一个示例中，步骤S123中，可以以侧壁保护层103、图形化后的氮化物层131及图形化后的氧化物层121为掩膜，采用但不仅限于干法刻蚀工艺对第一级沟槽1011的底部进行刻蚀以形成第二级沟槽1012。
在一个示例中，第二级沟槽1012的深度可以根据实际需要进行设定，优选地，本实施例中，第二级沟槽1012的底部距离基底11的上表面的距离可以为220nm～320nm。
具体的，第二级沟槽1012的宽度小于第一级沟槽1011的宽度，二者的宽度差为侧壁保护层103的厚度。
在一个示例中，可以采用但不仅限于湿法腐蚀工艺去除侧壁保护层103；具体的，可以采用热的磷酸(H3PO4)去除侧壁保护层103，磷酸的温度可以为但不仅限于110℃～165℃。
在一个可选的示例中，N大于2时，形成第二级沟槽1012之后(具体的为执行完上述步骤S124之后)还包括如下步骤：
S125：于已形成的沟槽的侧壁形成又一侧壁保护层(未示出)；形成的又一侧壁保护层的材料与侧壁保护层103的材料相同，形成又一侧壁保护层的方法与形成侧壁保护层103的方法相同，此处不再累述；
S126：对上一级沟槽的底部进行刻蚀，以于上一级沟槽下方的基底11内形成下一级沟槽；具体的，以又一侧壁保护层为掩膜，采用但不仅限于干法刻蚀工艺对上一级沟槽的底部进行刻蚀以形成下一级沟槽；
S127：去除又一侧壁保护层；去除有以侧壁保护层的方法与去除侧壁保护层103的方法相同，此处不再累述。
具体的，若步骤S124之后执行一次步骤S125～步骤S127的步骤，则可以形成包括三级沟槽的浅沟槽101，即第二级沟槽1012的下方形成有第三级沟槽1014，如图10所示。
具体的，第三级沟槽的宽度小于第二级沟槽1012的宽度，二者的宽度差为又一侧壁保护层的厚度。
在另一个可选的示例中，若需要形成包括三级以上沟槽的浅沟槽101，则在除又一侧壁保护层之后还包括如下步骤：重复去除所述侧壁保护层之后的所有步骤至少一次，即重复执行步骤S125～步骤S127至少一次。具体的，可以根据需要形成的浅沟槽101包括的沟槽的级数来决定重复执行步骤S125～步骤S127的次数，譬如，若形成的浅沟槽101包括四级沟槽，则重复执行步骤S125～步骤S127一次，若形成的浅沟槽101包括五级沟槽，则重复执行步骤S125～步骤S127两侧；以此类推，直至形成包括所需级数的沟槽的浅沟槽101。
需要说明的是，无论形成的浅沟槽101包括多少级的沟槽，下一级沟槽的宽度均小于其上一级沟槽的宽度，即第i级沟槽的宽度小于第i-1级沟槽的宽度；其中，N为大于等于2的整数，i为大于等于2且小于等于N的整数。
在一个示例中，形成各级沟槽之后，相邻两级沟槽的结合处为尖角状，具体的，以浅沟槽101包括第一级沟槽1011及第二级沟槽1012两级沟槽为例，第一级沟槽1011与第二级沟槽1012的结合处1013为尖角状，如图8至图9所示；此时，形成各级沟槽之后还包括对相邻两级沟槽的结合处进行圆角化处理的步骤，以使得相邻两级沟槽的结合处由尖角状转化为圆角状，如图11至图12所示。通过将相邻两级沟槽的结合处修正为圆角状，可以避免尖端放电的发生，避免最终形成的浅沟槽隔离结构发生漏电现象。
具体的，可以使用氢氧化铵与双氧水的混合液对各级沟槽进行清洗，以将相邻两级沟槽的结合处由尖角状转化为圆角状。
在一个示例中，步骤S13中，于浅沟槽101内填充隔离材料102，以形成浅沟槽隔离结构10可以包括如下步骤：
S131：于浅沟槽101内及图形化后的氮化物层131的上表面形成填充隔离材料102；
S132：去除位于图形化后的氮化物层131的上表面的填充隔离材料102，保留的填充隔离材料102填满浅沟槽101，且保留的填充隔离材料102的上表面可以与图形化后的氮化物层131的上表面相平齐，如图13及图14所示。
在一个示例中，可以采用但不仅限于高密度等离子化学气相沉积(High DensityPlasma-Chemical Vapor Deposition，HDPCVD)工艺、可流动氧化物化学气相沉积(Flowable oxide CVD)工艺或旋涂介质层(Spin-on Dielectric，SOD)工艺形成填充隔离材料102。填充隔离材料102可以包括但不仅限于氧化硅。
在一个示例中，可以采用但不仅限于化学机械抛光(CMP)工艺去除位于图形化后的氮化物层131的上表面的填充隔离材料102，图形化后的氮化物层131可以作为研磨停止层。
在另一个实施例中，请结合图2至图12继续参阅图13至图14，本实用新型还提供一种浅沟槽隔离结构，包括：浅沟槽101，浅沟槽101位于基底11内；浅沟槽101由上至下依次连通的第一级至第N级沟槽，第i级沟槽的宽度小于第i-1级沟槽的宽度；其中，N为大于等于2的整数，i为大于等于2且小于等于N的整数；填充隔离材料102，填充隔离材料102填充于浅沟槽102内，且填充隔离材料102填满浅沟槽101。
上述浅沟槽隔离结构中的浅沟槽101由上至下具有不同的宽度，可以在不增加有源区上部的宽度的前提下增加有源区下部的宽度，从而增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流。
在一个示例中，N可以等于2、3、4、5等等任一大于2的整数；其中，图13以N＝2作为示例，即浅沟槽101包括第一级沟槽1011级第二级1012；图14以N＝3作为示例，即浅沟槽101包括第一级沟槽1011、第二级沟槽1012及第三级沟槽1014。
需要说明的是，无论形成的浅沟槽101包括多少级的沟槽，下一级沟槽的宽度均小于其上一级沟槽的宽度，即第i级沟槽的宽度小于第i-1级沟槽的宽度；其中，N为大于等于2的整数，i为大于等于2且小于等于N的整数。
在一个示例中，各级沟槽中，相邻两级沟槽的结合处为尖角状，具体的，以浅沟槽101包括第一级沟槽1011及第二级沟槽1012两级沟槽为例，第一级沟槽1011与第二级沟槽1012的结合处1013为圆角状，如图11至图14所示。通过将相邻两级沟槽的结合处修正为圆角状，可以避免尖端放电的发生，避免最终形成的浅沟槽隔离结构发生漏电现象。
在一个示例中，第一级沟槽1011的深度可以根据实际需要进行设定，优选地，本实施例中，第一级沟槽1011距离基底11的上表面的距离可以为30nm～70nm。
在一个示例中，第二级沟槽1012的深度可以根据实际需要进行设定，优选地，本实施例中，第二级沟槽1012的底部距离基底11的上表面的距离可以为220nm～320nm。
在一个示例中，基底10可以包括任意一种现有的半导体基底，具体的，基底10可以包括但不仅限于硅基底。
在一个示例中，基底10的上表面还形成有图形化后的氧化物层121及图形化后的氮化物层131，其中，图形化后的氧化物层121位于基底10的上表面，图形化后的氮化物层131位于图形化后的氧化物层121的上表面。图形化后的氧化物层121可以包括氧化硅层，图形化后的氮化物层131可以包括氮化硅层。
在一个示例中，填充隔离材料102可以包括但不仅限于氧化硅；填充隔离材料102的上表面可以与图形化后的氮化物层131的上表面相平齐。
在又一实施例中，请参阅图15，本实用新型还提供一种半导体结构的制备方法，包括如下步骤：
S21：采用如上述实施例中所述的浅沟槽隔离结构的制备方法于基底内形成浅沟槽隔离结构，浅沟槽隔离结构于基底内隔离出若干个间隔排布的有源区；
S22：于基底内形成若干个平行间隔排布的埋入式栅极字线，埋入式栅极字线的延伸方向与有源区的延伸方向相交在小于90度的角度。
上述半导体结构的制备方法制备的浅沟槽10由上至下具有不同的宽度，可以在不增加有源区14上部的宽度的前提下增加有源区14下部的宽度，从而增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流；由于有源区14上部的宽度不需要增加，不影响有源区14内形成的位线接触结构及存储节点接触结构的性能。
在一个示例中，形成浅沟槽隔离结构10的方法请参阅如图1至图14的上述实施例，此处不再累述。
在一个示例中，如图16所示，若干个有源区14可以呈但不仅限于错位阵列排布。图16中AA方向的截面结构示意图如图17所示，图16中BB方向的截面结构示意图如图18所示，图16中CC方向的截面结构示意图如图19所示。
在一个示例中，相邻第一级沟槽1011之间的有源区14的宽度小于第二级沟槽1012之间的有源区14的宽度，且二者的宽度之差为2nm～12nm。
在一个示例中，步骤S22中，于基底11内形成若干个平行间隔排布的埋入式栅极字线16可以包括如下步骤：
S221：于基底11内形成字线沟槽15，字线沟槽15定义出埋入式栅极字线16的位置及形状，如图20所示；
S222：于字线沟槽15位于基底11内的侧壁及底部形成第一栅间绝缘层1611，如图21所示；
S223：于字线沟槽15裸露的侧壁及图形化后的氮化物层131的上表面形成第二栅间绝缘材料层1613，如图22所示；
S224：于所述第一栅间绝缘层1611及所述第二栅间绝缘材料层1613的表面形成第一导电材料层1621，如图23所示；
S225：于所述第一导电材料层1621的表面形成第二导电材料层1631，第二导电材料层1631填满字线沟槽15，且第二导电材料层1631的上表面高于字线沟槽15的顶部，如图24所示；
S226：去除位于图形化后的氮化物层131上表面上的第二导电材料层1631、第一导电材料层1621及第二栅间绝缘材料层1613，并回刻去除位于字线沟槽15内的部分第一导电材料层1621及第二导电材料层1631，以得到包括栅间绝缘层161、第一导电层162及第二导电层163的字线16，如图25至图26所示，其中，图26为沿图25中AA方向的截面结构示意图，图25中BB方向的截面结构示意图如图27所示，图25中CC方向的截面结构示意图如图28所示。
在一个示例中，步骤S221中，采用光刻刻蚀工艺对基底11进行刻蚀以形成字线沟槽15。在形成字线沟槽15的过程中，沿字线沟槽15长度延伸的方向，字线沟槽15位于有源区14内的部分的深度与字线沟槽15位于浅沟槽隔离结构10内的深度不同，一般为字线沟槽15位于有源区14内的部分的深度小于字线沟槽位于浅沟槽隔离结构10内的深度；具体的，字线沟槽15各部分的深度可以根据实际需要进行设定，优选地，字线沟槽15位于有源区14内的部分的深度可以大于第一级沟槽1011的深度；更为优选地，本实施例中，字线沟槽15位于有源区14内的部分的深度可以为但不仅限于100nm～170nm，字线沟槽15位于浅沟槽隔离结构10内的部分的深度为130nm～200nm。
在一个示例中，步骤S222中，可以采用原位蒸汽(In Situ Steam Generation，ISSG)工艺对基底进行氧化以形成第一栅间绝缘层1611；第一栅间绝缘层1611可以为氧化硅层。第一栅间绝缘层1611的厚度可以根据实际需要进行设定，优选地，本实施例中，第一栅间绝缘层1611的厚度可以为但不仅限于3nm～7nm。
在一个示例中，步骤S223中，可以采用但不仅限于物理气相沉积工艺或化学气相沉积工艺等等形成第二栅间绝缘材料层1613；第二栅间绝缘材料层1613可以包括氮化硅层或高k介质层(譬如，氧化铝层、氧化铪层、氧化硅铪层、氧化铝铪层、氧化钽层及氧化锆层中的至少一种)。第二栅间绝缘材料层1613的厚度可以为但不仅限于3nm～7nm。
在一个示例中，步骤S224中，可以采用但不仅限于物理气相沉积工艺或化学气相沉积工艺等等形成第一导电材料层1621；第一导电材料层1621可以包括但不仅限于氮化钛层。第一导电材料层1621的厚度可以为但不仅限于2nm～5nm。
在一个示例中，步骤S225中，可以采用电镀等工艺形成第二导电材料层1631，第二导电材料层1631可以为但不仅限于钨层。
在一个示例中，步骤S226中，可以采用化学机械抛光工艺去除位于图形化后的氮化物层131上表面上的第二导电材料层1631、第一导电材料层1621及第二栅间绝缘材料层1613。
在其他示例中，第一栅间绝缘层1611的材料也可以与第二栅间绝缘材料层1613的材料相同，此时，可以于一工艺(譬如，沉积工艺等)中一步形成所述第一栅间绝缘层1611级所述第二栅间绝缘材料层1613。
在一个示例中，回刻后，第一导电层162的上表面及第二导电层163的上表面均低于字线沟槽15的顶部，且第二导电层163的上表面高于第一导电层162的上表面。优选地，本实施例中，第二导电层163的上表面高于第一级沟槽1011的底部。
需要说明的是，在图25中，横跨同一有源区14的两条埋入式栅极字线16之间的有源区14即为后续要形成位线接触结构的区域，横跨同一有源区14的两条埋入式栅极字线16两侧的有源区14即为后续要形成存储介电接触结构(即电容器接触结构)的区域。
在一个示例中，步骤S226之后还包括如下步骤：
S227：于所述字线沟槽15内及图形化后的氮化物层131的上表面形成填充绝缘层17，如图29所示；
S228：去除位于图形化后的氮化物层131的上表面的部分填充绝缘层17，如图30至图31所示。
在一个示例中，可以采用但不仅限于低压化学气相沉积工艺形成填充绝缘层17；填充绝缘层17可以包括但不仅限于氮化硅层。
在一个示例中，可以采用化学机械抛光工艺对位于图形化后的氮化物层131上表面的填充绝缘层17进行减薄处理，以去除位于图形化后的氮化物层131的上表面的部分填充绝缘层17。
在一个示例中，步骤S22之后还包括如下步骤：
S23：于所述有源区14内形成漏极(未示出)及源极(未示出)；其中，漏极位于横跨同一有源区14的栅极字线16之间，源极位于栅极字线16远离漏极的一侧。
在一个示例中，源极的深度及漏极的深度可以大于等于第一级沟槽1011的深度。
在又一实施例中，请结合图15至图29继续参阅图30至图31，本实用新型还提供一种半导体结构，包括：基底11；如上述实施例中所述的浅沟槽隔离结构10，浅沟槽隔离结构10位于基底11内；浅沟槽隔离结构10于基底11内隔离出若干个间隔排布的有源区14；若干个平行间隔排布的埋入式栅极字线16，埋入式栅极字线16位于基底11内；埋入式栅极字线16的延伸方向与有源区14的延伸方向相交在小于90度的角度。浅沟槽隔离结构10的具体结构请参阅前述实施例(如图13至图14的实施例)，此处不再累述。
上述半导体结构中的浅沟槽10由上至下具有不同的宽度，可以在不增加有源区14上部的宽度的前提下增加有源区14下部的宽度，从而增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流；由于有源区14上部的宽度不需要增加，不影响有源区14内形成的位线接触结构及存储节点接触结构的性能。
在一个示例中，基底10可以包括任意一种现有的半导体基底，具体的，基底10可以包括但不仅限于硅基底。
在一个示例中，相邻第一级沟槽1011之间的有源区14的宽度小于第二级沟槽1012之间的有源区14的宽度，且二者的宽度之差为2nm～12nm。
在一个示例中，基底10内形成有定义出埋入式栅极字线16的形状及位置的字线沟槽15。字线沟槽15的深度可以根据实际需要进行设定，优选地，字线沟槽15位于有源区14内的部分的深度可以大于第一级沟槽1011的深度；更为优选地，本实施例中，字线沟槽15的深度可以为但不仅限于100nm～170nm。
在一个示例中，埋入式栅极字线16可以包括：栅间绝缘层161，栅间绝缘层161位于字线沟槽15的侧壁及底部；第一导电层162，位于字线沟槽15内，且位于栅间绝缘层161的表面，第一导电层162的上表面低于字线沟槽15的顶部；第二导电层163，位于字线沟槽15内，且位于第一导电层162的表面，第二导电层163的上表面低于字线沟槽15的上表面，且第二导电层163的上表面高于第一导电层162的上表面。
在一个示例中，第一栅间绝缘层1611可以为氧化硅层。第一栅间绝缘层1611的厚度可以根据实际需要进行设定，优选地，本实施例中，第一栅间绝缘层1611的厚度可以为但不仅限于3nm～7nm。
在一个示例中，第二栅间绝缘层1612可以包括氮化硅层或高k介质层(譬如，氧化铝层、氧化铪层、氧化硅铪层、氧化铝铪层、氧化钽层及氧化锆层中的至少一种)。第二栅间绝缘层1612的厚度可以为但不仅限于3nm～7nm。
在其他示例中，第一栅间绝缘层1611的材料也可以与第二栅间绝缘材料层1613的材料相同。
在一个示例中，第一导电层162可以包括但不仅限于氮化钛层。第一导电层162的厚度可以为但不仅限于2nm～5nm。
在一个示例中，第二导电层163可以为但不仅限于钨层。
在一个示例中，第二导电层163的上表面可以高于第一级沟槽1011的底部；即第二导电层163的上表面距离基底11上表面的距离小于第一级沟槽1011的深度。
在一个示例中，半导体结构还包括填充绝缘层17，填充绝缘层17位于字线16上，且填充绝缘层17填满字线沟槽15，并覆盖图形化后的氮化物层131的上表面。填充绝缘层17可以包括但不仅限于氮化硅层。
在一个示例中，半导体结构还包括：漏极(未示出)，漏极位于有源区14内，且位于横跨同一有源区14的两栅极字线16之间；源极(未示出)，位于有源区14内，且位于栅极字线16远离漏极的一侧。
在一个示例中，源极的深度及漏极的深度可以大于等于第一级沟槽1011的深度。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种浅沟槽隔离结构，其特征在于，包括：
浅沟槽，位于基底内；所述浅沟槽由上至下依次连通的第一级至第N级沟槽，第i级沟槽的宽度小于第i-1级沟槽的宽度；其中，N为大于等于2的整数，i为大于等于2且小于等于N的整数；
填充隔离材料，填充于所述浅沟槽内，且填满所述浅沟槽。
2.根据权利要求1所述的浅沟槽隔离结构，其特征在于：所述第一级沟槽的底部距离所述基底的上表面的距离为30nm～70nm；所述第二级沟槽的底部距离所述基底的上表面的距离为220nm～320nm。
3.根据权利要求1所述的浅沟槽隔离结构，其特征在于：所述基底的上表面还形成有图形化后的氧化物层及图形化后的氮化物层，其中，所述图形化后的氧化物层位于所述基底的上表面，所述图形化后的氮化物层位于所述图形化后的氧化物层的上表面。
4.根据权利要求2至3中任一项所述的浅沟槽隔离结构，其特征在于：相邻两级所述沟槽的结合处为圆角状。
5.一种半导体结构，其特征在于，包括：
基底；
如权利要求1至4中任一项所述的浅沟槽隔离结构，位于所述基底内；所述浅沟槽隔离结构于所述基底内隔离出若干个间隔排布的有源区；
若干个平行间隔排布的埋入式栅极字线，位于所述基底内；所述埋入式栅极字线的延伸方向与所述有源区的延伸方向相交在小于90度的角度。
6.根据权利要求5所述的半导体结构，其特征在于：相邻所述第一级沟槽之间的所述有源区的宽度小于相邻所述第二级沟槽之间的所述有源区的宽度2nm～12nm。
7.根据权利要求5所述的半导体结构，其特征在于：所述埋入式栅极字线的深度至少大于所述第一级沟槽的深度。
8.根据权利要求5所述的半导体结构，其特征在于：所述半导体结构还包括：
漏极，位于所述有源区内，且位于横跨同一所述有源区的两所述埋入式栅极字线之间；
源极，位于所述有源区内，且位于所述埋入式栅极字线远离所述漏极的一侧。
9.根据权利要求8所述的半导体结构，其特征在于：所述源极的深度及所述漏极的深度大于等于所述第一级沟槽的深度。
10.根据权利要求5所述的半导体结构，其特征在于：所述基底内形成有字线沟槽，所述埋入式栅极字线位于所述字线沟槽内；其中，所述埋入式栅极字线包括：
栅间绝缘层，位于所述字线沟槽的侧壁及底部；
第一导电层，位于所述字线沟槽内，且位于所述栅间绝缘层的表面；所述第一导电层的上表面低于所述字线沟槽的顶部；
第二导电层，位于所述字线沟槽内，且位于所述第一导电层的表面；所述第二导电层的上表面低于所述字线沟槽的顶部且高于所述第一级沟槽的底部及所述第一导电层的上表面。
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