CN113707600A - 半导体结构及其制备方法 - Google Patents

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Abstract

本申请涉及一种半导体结构及其制备方法，半导体结构的制备方法包括：提供基底，于基底内形成浅沟槽隔离结构，浅沟槽隔离结构于基底内隔离出若干个间隔排布的有源区；于基底内形成字线沟槽，字线沟槽位于有源区部分的深度小于位于浅沟槽隔离结构部分的深度，以使字线沟槽位于有源区部分的底部形成第一凸起结构；于第一凸起结构的表面形成刻蚀保护层；去除部分浅沟槽隔离结构，以基于第一凸起结构形成第二凸起结构，第二凸起结构的上部侧壁及顶部覆盖有刻蚀保护层，第二凸起结构的下部被去除的部分浅沟槽隔离结构暴露出来；对第二凸起结构的下部进行刻蚀，以使得第二凸起结构下部的宽度小于第二凸起结构上部的宽度；于字线沟槽内形成字线结构。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
浅沟槽隔离结构(Shallow Trench Isolation，STI)在基底内隔离出若干间隔排布的有源区(Active Area，AA)；可作为存储单元的晶体管的栅极的字线结构与有源区相交；晶体管的源漏区形成于该栅极两侧的衬底中。在传统的半导体工艺中，字线结构的字线沟槽通过一次性刻蚀而形成，且字线结构中的导电层的上部的宽度与下部的宽度没有明显差异。
然而，具有上述字线结构的半导体器件中栅极的沟道宽度(Channel Width)较窄，源极与漏极之间的电阻较大，导致工作时源极与漏极之间的电流较小，从而影响器件的性能。为了将栅极的沟道宽度提高至所需的要求，则必须增加有源区的整体宽度，而有源区宽度的增加会导致相邻有源区之间的间距太小而导致相邻有源区短路。
发明内容
基于此，有必要针对上述问题，提供一种半导体结构及其制备方法，在不增加有源区的上部的宽度的前提下即可增加沟道宽度，提高源漏极之间的电流，且不影响有源区内形成的位线接触结构及存储节点接触结构的性能。
本申请提供一种半导体结构的制备方法，包括：
提供基底，于所述基底内形成浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个间隔排布的有源区；
于所述基底内形成字线沟槽，所述字线沟槽位于所述有源区部分的深度小于位于所述浅沟槽隔离结构部分的深度，以使得所述字线沟槽位于所述有源区部分的底部形成第一凸起结构；
于所述第一凸起结构的表面形成刻蚀保护层；
去除部分所述浅沟槽隔离结构，以基于所述第一凸起结构形成第二凸起结构，所述第二凸起结构的上部侧壁及顶部覆盖有所述刻蚀保护层，所述第二凸起结构的下部被去除的部分所述浅沟槽隔离结构暴露出来；
对所述第二凸起结构的下部进行刻蚀，以使得所述第二凸起结构下部的宽度小于所述第二凸起结构上部的宽度；
于所述字线沟槽内形成字线结构。
在其中一个实施例中，所述于所述第一凸起结构的表面形成刻蚀保护层，包括：
于预设温度下向所述字线沟槽内通入氮气，以于所述字线沟槽位于所述有源区部分的侧壁及底部形成氮化物层作为所述刻蚀保护层。
在其中一个实施例中，所述于所述基底内形成浅沟槽隔离结构，包括：
于所述基底的上表面形成第一掩膜层；
对所述第一掩膜层进行图形化处理，以得到第一图形化掩膜层，所述第一图形化掩膜层内具有第一开口图形，所述第一开口图形定义出所述浅沟槽隔离结构的位置；
基于所述第一图形化掩膜层刻蚀所述基底，以于所述基底内形成浅沟槽；
于所述浅沟槽内填充隔离材料以形成所述浅沟槽隔离结构。
在其中一个实施例中，所述于所述基底内形成所述字线沟槽，包括：
于所述基底的上表面形成第二掩膜层；
对所述第二掩膜层进行图形化处理，以形成第二图形化掩膜层，所述第二图形化掩膜层内具有第二开口图形，所述第二开口图形定义出所述字线沟槽的位置；
基于所述第二图形化掩膜层刻蚀所述基底，以于所述基底内形成所述字线沟槽。
在其中一个实施例中，所述于所述字线沟槽内形成字线结构包括：
于所述字线沟槽的侧壁及底部形成栅间介质层；
于所述栅间介质层表面形成第一导电材料层；
于所述第一导电材料层的表面形成第二导电材料层；
对所述第一导电材料层及所述第二导电材料层进行回刻，以得到第一导电层及第二导电层，所述第一导电层的上表面及所述第二导电层的上表面均低于所述字线沟槽的顶部。
在其中一个实施例中，形成所述栅间介质层之前还包括去除所述刻蚀保护层的步骤。
在其中一个实施例中，所述于所述第一凸起结构的表面形成刻蚀保护层，包括：使用外延生长法在所述字线沟槽位于所述有源区的部分的侧壁和底部形成外延层，所述外延层的材料与所述基底的材料相同。
基于同一发明构思，本申请还提供一种半导体结构，包括：
基底；
浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个间隔排布的有源区；
字线沟槽，位于所述基底内，所述字线沟槽位于所述有源区部分的底部具有凸起结构，所述凸起结构下部的宽度小于所述凸起结构上部的宽度；以及
栅极字线，位于所述字线沟槽内。
在其中一个实施例中，所述凸起结构的下部的高度为3～20nm，所述凸起结构的下部的宽度比上部的宽度小2～10nm。
在其中一个实施例中，所述字线沟槽位于所述有源区部分的底部与所述基底上表面之间的距离为90～160nm，所述字线沟槽位于所述浅沟槽隔离结构部分的底部与所述基底上表面之间的距离为100nm～180nm。
上述半导体结构的制备方法制备的半导体结构，其字线沟槽位于有源区部分的底部具有第二凸起结构，第二凸起结构下部的宽度小于第二凸起结构上部的宽度，故可以在不增加有源区上部的宽度的前提下增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种半导体结构的制备方法流程图；
图2为本申请实施例提供的一种半导体结构的制备方法中，上表面形成有氧化物层、氮化物层以及第一掩膜层的基底的截面结构示意图；
图3为本申请实施例提供的一种半导体结构的制备方法中，对第一掩膜层进行图形化处理后所得结构的截面结构示意图；
图4为本申请实施例提供的一种半导体结构的制备方法中，于基底内形成浅沟槽后所得结构的截面结构示意图；
图5为本申请实施例提供的一种半导体结构的制备方法中，于基底内形成浅沟槽隔离结构后所得结构的截面结构示意图；
图6为本申请实施例提供的一种半导体结构的制备方法中，对第二掩膜层进行图形化处理后所得结构的截面结构示意图；
图7为本申请实施例提供的一种半导体结构的制备方法中，于基底内形成字线沟槽后所得结构示意图；
图8为沿图7中AA方向的截面结构示意图；
图9为沿图7中BB方向的截面结构示意图；
图10为沿图7中CC方向的截面结构示意图；
图11为本申请实施例提供的一种半导体结构的制备方法中，形成刻蚀保护层后所得结构的同图7中AA方向的截面结构示意图；
图12为本申请实施例提供的一种半导体结构的制备方法中，形成刻蚀保护层后所得结构的同图7中CC方向的截面结构示意图；
图13为本申请实施例提供的一种半导体结构的制备方法中，基于第一凸起结构形成第二凸起结构后所得结构的截面结构示意图；
图14为本申请实施例提供的一种半导体结构的制备方法中，基于刻蚀保护层对第二凸起结构的下部进行刻蚀后所得结构的截面结构示意图；
图15为本申请实施例提供的一种半导体结构的制备方法中，形成栅间介质层后所得结构的同图7中AA方向的截面结构示意图；
图16为本申请实施例提供的一种半导体结构的制备方法中，形成栅间介质层后所得结构的同图7中CC方向的截面结构示意图；
图17为本申请实施例提供的一种半导体结构的制备方法中，形成第一导电材料层后所得结构的同图7中AA方向的截面结构示意图；
图18为本申请实施例提供的一种半导体结构的制备方法中，形成第一导电材料层后所得结构的同图7中CC方向的截面结构示意图；
图19为本申请实施例提供的一种半导体结构的制备方法中，形成第二导电材料层后所得结构的同图7中AA方向的截面结构示意图；
图20为本申请实施例提供的一种半导体结构的制备方法中，形成第二导电材料层后所得结构的同图7中CC方向的截面结构示意图；
图21为本申请实施例提供的一种半导体结构的制备方法中，形成第一导电层及第二导电层后所得结构的同图7中AA方向的截面结构示意图；
图22为本申请实施例提供的一种半导体结构的制备方法中，形成第一导电层及第二导电层后所得结构的同图7中CC方向的截面结构示意图；
图23为本申请实施例提供的另一种半导体结构的制备方法中，形成刻蚀保护层后所得结构的同图7中AA方向的截面结构示意图；
图24为本申请实施例提供的另一种半导体结构的制备方法中，形成刻蚀保护层后所得结构的同图7中CC方向的截面结构示意图；
图25为本申请实施例提供的一种半导体结构的制备方法中，形成填充绝缘层后所得结构的同图7中AA方向的截面结构示意图；
图26为本申请实施例提供的一种半导体结构的制备方法中，形成填充绝缘层后所得结构的同图7中CC方向的截面结构示意图。
附图标号说明：
100-半导体结构，10-基底，20-浅沟槽隔离结构，210-第一掩膜层，211-氧化物层，212-氮化物层，220-第一图形化掩膜层，221-第一开口图形，230-浅沟槽，231-第一浅沟槽，232-第二浅沟槽，240-隔离材料，30-字线沟槽，310-第一凸起结构，320-第二掩膜层，321-第二图形化掩膜层，322-第二开口图形，330-刻蚀保护层，331-外延层，340-第二凸起结构，350-凸起结构，40-有源区，50-字线结构，510-栅间介质层，520-第一导电材料层，530-第二导电材料层，540-第一导电层，550-第二导电层，560-栅极字线，570-填充绝缘层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本申请的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
请参见图1，本申请提供一种半导体结构的制备方法。半导体结构的制备方法可以包括如下步骤：
S10，提供基底10，于基底10内形成浅沟槽隔离结构20，浅沟槽隔离结构20于基底10内隔离出若干个间隔排布的有源区40；
S20，于基底内形成字线沟槽30，字线沟槽30位于有源区40部分的深度小于位于浅沟槽隔离结构20部分的深度，以使得字线沟槽30位于有源区40部分的底部形成第一凸起结构310；
S30，于第一凸起结构310的表面形成刻蚀保护层330；
S40，去除部分浅沟槽隔离结构20，以基于第一凸起结构310形成第二凸起结构340，第二凸起结构340的上部侧壁及顶部覆盖有刻蚀保护层330，第二凸起结构340的下部被去除的部分浅沟槽隔离结构暴露出来；
S50，对第二凸起结构340的下部进行刻蚀，以使得第二凸起结构340下部的宽度小于第二凸起结构340上部的宽度；
S60，于字线沟槽30内形成字线结构50。
上述半导体结构的制备方法制备的半导体结构100，其字线沟槽30位于有源区40部分的底部具有第二凸起结构340，第二凸起结构340下部的宽度小于第二凸起结构340上部的宽度，故可以在不增加有源区40上部的宽度的前提下增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流。
在其中一个实施例中，步骤S10中提供的基底10可以包括任意一种现有的半导体基底。本实施例中，基底10可以包括但不仅限于硅基底。
在其中一个实施例中，于基底10内形成浅沟槽隔离结构20，可以包括如下步骤：
S110，于基底10的上表面形成第一掩膜层210；
S120，对第一掩膜层210进行图形化处理，以得到第一图形化掩膜层220，第一图形化掩膜层220内具有第一开口图形221，第一开口图形221定义出浅沟槽隔离结构20的位置；
S130，基于第一图形化掩膜层220刻蚀基底10，以于基底10内形成浅沟槽230；
S140，于浅沟槽230内填充隔离材料240以形成浅沟槽隔离结构20。
请一并参见图2，在其中一个实施例中，步骤S110之前可以包括：于基底10的上表面形成氧化物层211，再于氧化物层211的上表面形成氮化物层212。
在其中一个实施例中，步骤S110中，第一掩膜层210可以为光刻胶层，可以采用但不仅限于旋涂工艺于氮化物层212的上表面形成第一掩膜层210。
在其中一个实施例中，可以采用物理气相沉积工艺、化学沉积工艺或热氧化工艺等形成氧化物层211；当基底10为硅基底时，可以采用热氧化工艺于基底10的表面形成氧化物层211。氧化物层211的厚度可以根据实际需要进行设定，本实施例中，氧化物层211的厚度可以为但不仅限于3nm～15nm。
在其中一个实施例中，可以采用物理气相沉积工艺或化学气相沉积工艺等形成氮化物层212。本实施例中，可以采用低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)工艺形成氮化物层212；氮化物层212可以包括但不仅限于氮化硅。氮化物层212的厚度可以根据实际需要进行设定，本实施例中，氮化物层212的厚度可以为但不仅限于100nm～200nm。
请一并参见图3，在其中一个实施例中，步骤S120可以采用光刻刻蚀工艺对第一掩膜层210进行图形化处理，以得到第一图形化掩膜层220。第一图形化掩膜层220内具有第一开口图形221，第一开口图形221定义出浅沟槽230的位置。
请一并参见图4，在其中一个实施例中，步骤S130中基于第一图形化掩膜层220，可以同时对氧化物层211、氮化物层212以及基底10进行刻蚀，其中可以采用但不限于干法刻蚀工艺刻蚀基底10，以于基底10内形成浅沟槽230。在本实施例中，浅沟槽230可以包括第一浅沟槽231和第二浅沟槽232(未示出)，其中第一浅沟槽231可以位于有源区40长度方向(有源区40延伸方向)上相邻两个有源区40之间的基底10内，第二浅沟槽232可以位于有源区40宽度方向(垂直于有源区40延伸方向)上相邻两个有源区40之间的基底10内。在其中一个实施例中，在步骤S130之后，可以包括去除第一图形化掩膜层220的步骤。本实施例中，第一浅沟槽231距离基底10上表面的距离可以为250nm～350nm，第二浅沟槽232距离基底10上表面的距离可以为200nm～300nm。
请一并参见图5，步骤S140中，于浅沟槽230内填充隔离材料240以形成浅沟槽隔离结构10可以包括如下步骤：
S141：于浅沟槽230内及刻蚀后的氮化物层212的上表面填充隔离材料240；
S142：去除位于刻蚀后的氮化物层212的上表面的隔离材料240，保留的隔离材料240填满浅沟槽230，且保留的隔离材料240的上表面可以与图形化后的氮化物层212的上表面相平齐。
在其中一个实施例中，可以采用但不仅限于高密度等离子化学气相沉积(HighDensity Plasma-Chemical Vapor Deposition，HDPCVD)工艺、可流动氧化物化学气相沉积(Flowable oxide CVD)工艺或旋涂介质层(Spin-on Dielectric，SOD)工艺形成隔离材料240。隔离材料240可以包括但不仅限于氧化硅。
在其中一个实施例中，可以采用但不仅限于化学机械抛光(Chemical MechanicalPolishing，CMP)工艺去除位于刻蚀后的氮化物层212的上表面的隔离材料240，图形化后的氮化物层212可以作为研磨停止层。
在其中一个实施例中，于基底10内形成字线沟槽30，可以包括如下步骤：
S210，于基底10的上表面形成第二掩膜层320(未示出)；
S210，对第二掩膜层320进行图形化处理，以形成第二图形化掩膜层321，第二图形化掩膜层321内具有第二开口图形322，第二开口图形322定义出字线沟槽30的位置；
S220，基于第二图形化掩膜层321刻蚀基底10，以于基底10内形成字线沟槽30。
请一并参见图6，在其中一个实施例中，步骤S210可以采用光刻工艺对第二掩膜层320进行图形化处理，以形成第二图形化掩膜层321。第二图形化掩膜层321内具有第二开口图形322，第二开口图形322定义出字线沟槽30的位置。
请一并参见图7-图8，在其中一个实施例中，步骤S220基于第二图形化掩膜层321，可以采用但不限于干法刻蚀工艺刻蚀基底10、氧化物层211和氮化物层212，以于基底10内形成字线沟槽30。在步骤S220之后，可以包括去除第二图形化掩膜层321的步骤。在其中一个实施例中，字线沟槽30的延伸方向与有源区40的延伸方向可以相交于小于90度的角度。
请一并参见图9-图10，在其中一个实施例中，在形成字线沟槽30的过程中，沿字线沟槽30延伸方向，字线沟槽30位于有源区40内的部分的深度与字线沟槽30位于浅沟槽隔离结构20内的深度不同，一般为字线沟槽30位于有源区40内的部分的深度小于字线沟槽位于浅沟槽隔离结构20内的深度，以使得字线沟槽30位于有源区40部分的底部形成第一凸起结构310。本实施例中，可以采用含有但不仅限于氢氟酸HF、稀释氢氟酸DHF(1：100～1：2000，即49％HF：去离子水)或缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)等对字线沟槽30内的隔离材料240进行湿法清洁和湿法蚀刻，以形成第一凸起结构310。字线沟槽30各部分的深度可以根据实际需要进行设定，本实施例中，字线沟槽30位于有源区40内的部分的深度可以为但不仅限于90nm～160nm，字线沟槽30位于浅沟槽隔离结构20内的部分的深度为100nm～180nm。
请一并参见图11-图12，在其中一个实施例中，于第一凸起结构310的表面形成刻蚀保护层330，可以包括如下步骤：
S310，于预设温度下向字线沟槽30内通入氮气，以于字线沟槽30位于有源区40部分的侧壁及底部形成氮化物层作为刻蚀保护层330。
在其中一个实施例中，当基底10为硅基底时，可以在900℃以上的高温下向字线沟槽30内通入氮气，氮气的分压可以约为0.1MPa，以于硅基底裸露在外的侧壁及底部形成氮化硅层作为刻蚀保护层330保护硅基底。其中，反应式可以表示为：
3Si+2N2(g)→Si3N4。
请一并参见图13，在其中一个实施例中，步骤S40中可以采用但不仅限于湿法清洁和湿法蚀刻工艺对隔离材料240进行刻蚀。在本实施例中，可以采用含有但不仅限于氢氟酸HF，稀释氢氟酸DHF(1：100～1：2000，即49％HF：去离子水)或缓冲氧化物刻蚀液(BufferedOxide Etch，BOE)等对隔离材料240进行湿法清洁和湿法蚀刻，以使字线沟槽30位于有源区40内的上表面与位于浅沟槽隔离结构20内的上表面之间的高度差增大，即基于第一凸起结构310形成第二凸起结构340。需要说明的是，在步骤S40完成后，第二凸起结构340的上部侧壁及顶部覆盖有刻蚀保护层330，第二凸起结构340的下部被去除部分隔离材料240后暴露出来。
在其中一个实施例中，第二凸起结构340的下部高度可以根据实际需要进行设定。本实施例中，第二凸起结构340的下部高度可以为但不仅限于3～20nm，第二凸起结构340的下部的宽度比上部的宽度可以小但不仅限于2～10nm。
请一并参见图14，在其中一个实施例中，步骤S50中可以采用但不仅限于湿法刻蚀对第二凸起结构340的下部暴露出来的部分进行刻蚀，以使第二凸起结构340下部的宽度小于第二凸起结构340上部的宽度。当基底10为硅基底时，可以采用但不限于稀释的氢氧化钾KOH或氢氧化铵NH4OH等碱性液体对硅基底进行刻蚀，以增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流。其中，反应式可以表示为：
Si+4OH-→SiO2(OH)2 -2+2H++4e-；
4e-+4H2O→4OH-+2H+；
SiO2(OH)2 -2+2H+→Si(OH)4→Si(OH)3-O-Si(OH)3+H2O。
在其中一个实施例中，于字线沟槽30内形成字线结构50，可以包括如下步骤：
S610，于字线沟槽30的侧壁、字线沟槽30的底部、刻蚀后的氮化物层212的上表面及浅沟槽隔离结构20的上表面形成栅间介质层510；
S620，于栅间介质层510的表面形成第一导电材料层520；
S630，于第一导电材料层520的表面形成第二导电材料层530；
S640，去除位于刻蚀后的氮化物层212上表面及浅沟槽隔离结构20上表面的第一导电材料层520及第二导电材料层530，并回刻去除位于字线沟槽30内的部分第一导电材料层520及部分第二导电材料层530，以得到第一导电层540及第二导电层550，第一导电层540的上表面及第二导电层550的上表面均低于字线沟槽30的顶部。
在其中一个实施例中，在步骤S610之前，可以采用但不仅限于湿法刻蚀去除待形成栅间介质层510的表面上的天然情况下产生氧化层。在本实施例中，可以采用含有但不仅限于氢氟酸HF、稀释氢氟酸DHF(1：100～1：2000，即49％HF：去离子水)或缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)等进行湿法清洗以去除形成于字线沟槽30的侧壁、字线沟槽30的底部、刻蚀后的氮化物层212的上表面及浅沟槽隔离结构20的上表面的天然情况下产生氧化层。
请一并参见图15-图16，在其中一个实施例中，在步骤S610中，栅间介质层510可以包括氧化硅层、氮化硅层或高k介电层。在本实施例中，高k介电层可以为但不限于氧化铝层、氧化铪层、氧化铪硅层、氧化铪铝层、氧化钽层、氧化锆层或上述多个层的堆叠。栅间介质层510的厚度可以为但不仅限于3nm～7nm。
请一并参见图17-图18，在其中一个实施例中，在步骤S620中，可以采用但不仅限于物理气相沉积工艺或化学气相沉积工艺等形成第一导电材料层520；第一导电材料层520可以包括但不仅限于氮化钛层。第一导电材料层520的厚度可以为但不仅限于2nm～5nm。
请一并参见图19-图20，在其中一个实施例中，在步骤S630中，可以采用电镀等工艺形成第二导电材料层530，第二导电材料层530可以为但不仅限于钨层。
请一并参见图21-图22，在其中一个实施例中，在步骤S640中，可以采用化学机械抛光工艺去除位于图形化后的氮化物层212上表面上的第一导电材料层520、第二导电材料层530。回刻后，第一导电层540的上表面及第二导电层550的上表面均低于字线沟槽30的顶部，且第二导电层550的上表面高于第一导电层540的上表面。
请一并参见图23-图24，在其中一个实施例中，于第一凸起结构310的表面形成刻蚀保护层330，可以包括如下步骤：使用外延生长法在字线沟槽30位于有源区40的部分的侧壁和底部形成外延层331，外延层331的材料与基底10的材料相同。
在其中一个实施例中，可以采用但不仅限于气相外延(Vapour Phase Epitaxy，VPE)工艺、分子束外延(Molecular Beam Epitaxy，MBE)工艺以及液相外延(Liquid PhaseEpitaxy，LPE)工艺于字线沟槽30的侧壁及底部生长外延层331。当基底10为硅基底时，可以采用上述工艺与字线沟槽的侧壁及底部生长外延硅作为外延层331，以使外延层331的材料与基底10的材料相同。
在其中一个实施例中，于字线沟槽30内形成字线结构50，可以包括如下步骤：
S650，于字线沟槽30的侧壁及底部形成栅间介质层510；
S660，于栅间介质层510表面形成第一导电材料层520；
S670，于第一导电材料层520的表面形成第二导电材料层530；
S680，对第一导电材料层520及第二导电材料层530进行回刻，以得到第一导电层540及第二导电层550，第一导电层540的上表面及第二导电层550的上表面均低于字线沟槽30的顶部。
在其中一个实施例中，在步骤S650之前，可以采用但不仅限于湿法刻蚀去除待形成栅间介质层510的表面上的天然情况下产生氧化层。在本实施例中，可以采用含有但不仅限于氢氟酸HF、稀释氢氟酸DHF(1：100～1：2000，即49％HF：去离子水)或缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)等进行湿法清洗以去除形成于字线沟槽30的侧壁、字线沟槽30的底部、刻蚀后的氮化物层212的上表面及浅沟槽隔离结构20的上表面的天然情况下产生氧化层。
在其中一个实施例中，在步骤S650中，可以采用原位蒸汽(In Situ SteamGeneration，ISSG)工艺对基底进行氧化以形成栅间介质层510。本实施例中，栅间介质层510可以为氧化硅层。栅间介质层510的厚度可以根据实际需要进行设定，本实施例中，栅间介质层510的厚度可以为但不仅限于3nm～7nm。需要说明的是，步骤S660～步骤S680可以与步骤S620～步骤S640相同。
在其中一个实施例中，刻蚀保护层330可以包括氧化物层或氮化物层。本实施例中，形成栅间介质层510之前还包括去除刻蚀保护层330的步骤。
在其中一个实施例中，当采用步骤S330于字线沟槽30的侧壁及底部形成氧化物层和氮化物层作为刻蚀保护层330时，在步骤S60于字线沟槽30内形成字线结构50之前，也即在形成栅间介质层510之前，还包括去除刻蚀保护层330的步骤。在其中一个实施例中，当基底10为硅基底，并采用氮化硅作为刻蚀保护层时，氮化硅可以采用但不限于湿法蚀刻进行去除。本实施例中，可以使用温度范围在110℃至165℃之间的热磷酸H3PO4溶液对氮化硅进行蚀刻，并通过精确控制磷酸的作用时间实现对氮化硅的去除。需要说明的是，此时作为氮化物层212的氮化硅表面也被轻蚀刻。
在其中一个实施例中，在步骤S680之后还包括如下步骤：
S691，于字线沟槽30内及刻蚀后的氮化物层212的上表面形成填充绝缘层570。
在其中一个实施例中，可以采用但不仅限于低压化学气相沉积工艺形成填充绝缘层570。本实施例中，填充绝缘层570可以包括但不仅限于氮化硅层。
在其中一个实施例中，步骤S691之后还包括如下步骤：
S692，于所述有源区40内形成漏极(未示出)及源极(未示出)。漏极位于横跨同一有源区40的栅极字线560之间，源极位于栅极字线560远离漏极的一侧。
需要说明的是，形成所述漏极及所述源极之前，可以先去除位于基底10上表面上的刻蚀后的氮化物层212、栅间介质层510、第一导电材料层520及第二导电材料层530。
基于同一发明构思，本申请还提供一种半导体结构100。半导体结构100可以包括基底10、浅沟槽隔离结构20、开设于基底10内的字线沟槽30以及栅极字线560。浅沟槽隔离结构20于基底10内隔离出若干个间隔排布的有源区40。字线沟槽30位于基底10内，字线沟槽30位于有源区40部分的底部具有凸起结构350，凸起结构350下部的宽度小于凸起结构350上部的宽度。栅极字线560位于字线沟槽30内。
上述半导体结构100，其字线沟槽30位于有源区40部分的底部具有凸起结构350，凸起结构350下部的宽度小于第二凸起结构350上部的宽度，故可以在不增加有源区40上部的宽度的前提下增加栅极的沟道宽度，降低源极与漏极之间的电阻，增大源极与漏极之间的电流。
在其中一个实施例中，基底10可以包括任意一种现有的半导体基底。本实施例中，基底10可以包括但不仅限于硅基底。
在其中一个实施例中，基底10内开设有浅沟槽230，于浅沟槽230内填充隔离材料240即可形成浅沟槽隔离结构20。本实施例中，浅沟槽230可以包括第一浅沟槽231和第二浅沟槽232，其中第一浅沟槽231可以位于有源区40长度方向(有源区40延伸方向)上相邻两个有源区40之间的基底10内，第二浅沟槽232可以位于有源区40宽度方向(垂直于有源区40延伸方向)上相邻两个有源区40之间的基底10内。本实施例中，第一浅沟槽231距离基底10上表面的距离可以为250nm～350nm，第二浅沟槽232距离基底10上表面的距离可以为200nm～300nm。
在其中一个实施例中，基底10内开设有字线沟槽30，栅极字线560位于字线沟槽30内，即形成字线结构50。在其中一个实施例中，字线沟槽30的延伸方向与有源区40的延伸方向可以相交于小于90度的角度。
在其中一个实施例中，字线沟槽30位于有源区40部分的底部与基底10上表面之间的距离和字线沟槽30位于浅沟槽隔离结构20部分的底部与基底10上表面之间的距离可以根据实际需要进行设定。本实施例中，字线沟槽30位于有源区40部分的底部与基底10上表面之间的距离为90～160nm，字线沟槽30位于浅沟槽隔离结构20部分的底部与基底10上表面之间的距离为100nm～180nm。
在其中一个实施例中，凸起结构350的下部高度可以根据实际需要进行设定。本实施例中，凸起结构350的下部高度为但不限于3～20nm，凸起结构350的下部的宽度比上部的宽度可以小但不限于2～10nm。
在其中一个实施例中，栅极字线560包括栅间介质层510、第一导电层540以及第二导电层550。其中，栅间介质层510可以位于字线沟槽30的侧壁及底部，可以包括氧化硅层、氮化硅层或高k介电层。栅间介质层510的厚度可以根据实际需要进行设定，本实施例中，栅间介质层510的厚度可以为但不仅限于3nm～7nm。
在其中一个实施例中，第一导电层540位于字线沟槽30内，且位于栅间介质层510的表面，第一导电层540的上表面低于字线沟槽30的顶部。第一导电层540可以包括但不仅限于氮化钛层，第一导电层540的厚度可以根据实际需要进行设定，本实施例中，第一导电层540的厚度可以为但不仅限于2nm～5nm。
在其中一个实施例中，第二导电层550位于字线沟槽30内，且位于第一导电层540的表面，第二导电层550的上表面低于字线沟槽30的顶部。本实施例中，第二导电层550的上表面的高度可以等于第一导电层540的上表面的高度。第二导电层550可以为但不仅限于钨层。
请一并参见图25-图26，在其中一个实施例中，半导体结构还包括填充绝缘层570，填充绝缘层570位于栅极字线560上，且填充绝缘层570填满字线沟槽30，并覆盖图形化后的氮化物层212的上表面。填充绝缘层570可以包括但不仅限于氮化硅层。
在其中一个实施例中，半导体结构100还包括漏极(未示出)，漏极位于有源区40内，且位于横跨同一有源区40的两栅极字线560之间；源极(未示出)，位于有源区40内，且位于栅极字线560远离漏极的一侧。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，于所述基底内形成浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个间隔排布的有源区；
于所述基底内形成字线沟槽，所述字线沟槽位于所述有源区部分的深度小于位于所述浅沟槽隔离结构部分的深度，以使得所述字线沟槽位于所述有源区部分的底部形成第一凸起结构；
于所述第一凸起结构的表面形成刻蚀保护层；
去除部分所述浅沟槽隔离结构，以基于所述第一凸起结构形成第二凸起结构，所述第二凸起结构的上部侧壁及顶部覆盖有所述刻蚀保护层，所述第二凸起结构的下部被去除的部分所述浅沟槽隔离结构暴露出来；
对所述第二凸起结构的下部进行刻蚀，以使得所述第二凸起结构下部的宽度小于所述第二凸起结构上部的宽度；
于所述字线沟槽内形成字线结构。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一凸起结构的表面形成刻蚀保护层，包括：
于预设温度下向所述字线沟槽内通入氮气，以于所述字线沟槽位于所述有源区部分的侧壁及底部形成氮化物层作为所述刻蚀保护层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述基底内形成浅沟槽隔离结构，包括：
于所述基底的上表面形成第一掩膜层；
对所述第一掩膜层进行图形化处理，以得到第一图形化掩膜层，所述第一图形化掩膜层内具有第一开口图形，所述第一开口图形定义出所述浅沟槽隔离结构的位置；
基于所述第一图形化掩膜层刻蚀所述基底，以于所述基底内形成浅沟槽；
于所述浅沟槽内填充隔离材料以形成所述浅沟槽隔离结构。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述基底内形成所述字线沟槽，包括：
于所述基底的上表面形成第二掩膜层；
对所述第二掩膜层进行图形化处理，以形成第二图形化掩膜层，所述第二图形化掩膜层内具有第二开口图形，所述第二开口图形定义出所述字线沟槽的位置；
基于所述第二图形化掩膜层刻蚀所述基底，以于所述基底内形成所述字线沟槽。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述字线沟槽内形成字线结构包括：
于所述字线沟槽的侧壁及底部形成栅间介质层；
于所述栅间介质层表面形成第一导电材料层；
于所述第一导电材料层的表面形成第二导电材料层；
对所述第一导电材料层及所述第二导电材料层进行回刻，以得到第一导电层及第二导电层，所述第一导电层的上表面及所述第二导电层的上表面均低于所述字线沟槽的顶部。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述栅间介质层之前还包括去除所述刻蚀保护层的步骤。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一凸起结构的表面形成刻蚀保护层，包括：使用外延生长法在所述字线沟槽位于所述有源区的部分的侧壁和底部形成外延层，所述外延层的材料与所述基底的材料相同。
8.一种半导体结构，其特征在于，包括：
基底；
浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个间隔排布的有源区；
字线沟槽，位于所述基底内，所述字线沟槽位于所述有源区部分的底部具有凸起结构，所述凸起结构下部的宽度小于所述凸起结构上部的宽度；以及
栅极字线，位于所述字线沟槽内。
9.根据权利要求8所述的半导体结构，其特征在于，所述凸起结构的下部高度为3～20nm，所述凸起结构的下部的宽度比上部的宽度小2～10nm。
10.根据权利要求9所述的半导体结构，其特征在于，所述字线沟槽位于所述有源区部分的底部与所述基底上表面之间的距离为90～160nm，所述字线沟槽位于所述浅沟槽隔离结构部分的底部与所述基底上表面之间的距离为100nm～180nm。
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