JP2022539339A - 拡大した接合部限界寸法を有する３次元メモリデバイスおよびそのデバイスを形成するための方法 - Google Patents

拡大した接合部限界寸法を有する３次元メモリデバイスおよびそのデバイスを形成するための方法 Download PDF

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Abstract

３Ｄメモリデバイス（２００、３００）及びそのデバイスを形成する方法が提供される。拡大した接合部限界寸法を有する３Ｄメモリデバイス（２００、３００）は、基板（２０２、３０２）と、基板（２０２、３０２）上に交互に積み重ねられた複数の導体層（２０９、３０９）と誘電体層（２０６、３０６）とを有するメモリスタックと、第１のメモリスタックを通って垂直に延在するメモリストリングであって、メモリストリングの側壁に沿ったメモリ膜を有するメモリストリングとを備える。メモリ膜（２１０、３１０）は、誘電体層（２０６、３０６）を介在させた不連続な遮断層（２１２、３１２）を備える。

Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関し、詳細には、拡大した接合部限界寸法（ＣＤ）を有する３Ｄメモリデバイスおよびその製作方法に関する。
平坦なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれて、プレーナプロセスおよび製造技術の難易度が高まり、高費用になる。その結果、平坦なメモリセルに関する記憶密度は上限に近づく。
３Ｄメモリアーキテクチャは、平坦なメモリセルにおける密度制約に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイ間の信号を制御するための周辺デバイスとを含む。３Ｄメモリアーキテクチャには、同じビット密度の平坦なメモリセルよりも占有するウェハ領域が小さいという利点がある。３Ｄメモリアーキテクチャにおけるメモリストリングは、ストリングが基板上で垂直に配置されるという点で、平坦なメモリセルのものと異なる。
しかしながら、セルサイズが縮小し続けるにつれて、既存の３Ｄメモリ構造および製造方式のコスト、信頼性、および性能に関して様々な問題が生じる。したがって、これらの問題を解決するための新規の３Ｄメモリデバイスおよびその製作方法が必要とされている。
拡大した接合部限界寸法を有する３Ｄメモリデバイスおよびそのデバイスを形成するための方法の実施形態が本明細書で開示される。
一例において開示される３Ｄメモリデバイスは、基板と、基板上に交互に積み重ねられた複数の導体層と誘電体層とを有するメモリスタックと、メモリストリングの側壁に沿ったメモリ膜を有し、第１のメモリスタックを通って垂直に延在するメモリストリングとを含む。メモリ膜は、誘電体層を介在させた不連続な遮断層を含む。
別の例において開示される３Ｄメモリデバイスは、基板と、基板上に交互に積み重ねられた複数の導体層と誘電体層とを有するメモリスタックと、メモリストリングの側壁に沿ったメモリ膜を有し、第１のメモリスタックを通って垂直に延在するメモリストリングとを含む。メモリ膜は、誘電体層を介在させた不連続な遮断層を含む。不連続な遮断層は複数の部分を有し、隣接した部分は、どれも互いに接触しない。
もう一つの例では、３Ｄメモリデバイスを形成するための方法が開示される。基板上に、交互に積み重ねられた犠牲層と誘電体層とを含む誘電体デッキが形成される。第１の誘電体デッキを通って垂直に延在する開口が形成される。犠牲層の、開口の側壁に接する側面がエッチングされる。犠牲層がエッチングされる位置に、不連続な遮断層が形成される。次に、不連続な遮断層および介在する誘電体層の上に、貯蔵層、トンネリング層、および半導体チャネルが形成される。
添付図面は、本明細書に組み込まれて本明細書の一部を構成するものであって、本開示の実施形態を示し、説明とともに、本開示の原理について説明し、当業者が本開示を作製したり使用したりすることを可能にするようにさらに役立つ。
例示的３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する例示的３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する別の例示的３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する３Ｄメモリデバイスを形成するための例示的製作プロセスの図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する３Ｄメモリデバイスを形成するための例示的製作プロセスの図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する３Ｄメモリデバイスを形成するための例示的製作プロセスの図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する３Ｄメモリデバイスを形成するための例示的製作プロセスの図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する３Ｄメモリデバイスを形成するための例示的製作プロセスの図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する３Ｄメモリデバイスを形成するための例示的製作プロセスの図である。 本開示のいくつかの実施形態による、拡大した接合部限界寸法を有する３Ｄメモリデバイスを形成するための例示的方法の流れ図である。
本開示の実施形態が、添付図面を参照しながら以下で詳細に説明される。
特定の構成および機構が論じられるが、これは説明のみを目的とするものであることを理解されたい。当業者なら、本開示の精神および範囲から逸脱することなく他の構成および機構が使用され得ることを認識するであろう。当業者には、本開示が様々な他の用途にも採用され得ることが明白であろう。
明細書における「１つの（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「例示的実施形態」、「いくつかの実施形態」、「他の実施形態」などに対する参照は、説明される実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態が必ずしも特定の特徴、構造または特性を含むとは限らないことを示すことが留意される。その上に、そのような慣用句は、必ずしも同一の実施形態を指すわけではない。さらに、一実施形態に関連して特定の特徴、構造または特性が記述されたときには、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、明示的に記述されたか否かにかかわらず当業者の知見の範囲内にあるはずである。
一般に、専門用語は、文脈における用法から少なくとも部分的に理解されよう。たとえば、本明細書で使用される「１つまたは複数の」という用語は、文脈に少なくとも部分的に依拠して、何らかの特徴、構造または特性を単数形の意味で記述するために使用されてよく、あるいは特徴、構造または特性の組合せを複数形の意味で記述するために使用されてもよい。同様に、「一（ａ）」、「一（ａｎ）」、または「その（ｔｈｅ）」などの用語も、文脈に少なくとも部分的に依拠して、単数の用法または複数の用法を伝えるように理解されてよい。加えて、「を基に」という用語は、必ずしも要因の排他的なセットを伝えるようには意図されておらず、これも、文脈に少なくとも部分的に依拠して、必ずしも明確に記述されたものではない追加の要因の存在を許し得ると理解され得る。
本開示における「上に」、「の上に」、および「の上方に」は、最も広い意味に解釈されるべきであり、「上に」は、あるものの「直接上に」という意味ばかりでなく、その間に中間のフィーチャまたは層がある場合をも含み、また、「の上に」または「の上方に」は、「の上に」または「の上方に」という意味ばかりでなく、その間に中間のフィーチャまたは層なしで、「その上に」または「その上方に」（すなわち直接その上に）あるという意味をも含み得ることが容易に理解されよう。
「下に」、「の下に」、「下部の」、「の上に」、「上部の」などの空間的な相対語は、本明細書では、説明の容易さのために、１つの要素またはフィーチャの、別の要素またはフィーチャとの図に示されたような関係を記述するために使用され得る。空間的な相対語は、図に表された配向に加えて、使用中または動作中のデバイスの別の配向を包含するように意図されている。装置は、違った風に（９０度回転されるか、または他の配向に）配向されてよく、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてよい。
本明細書で使用される「基板」という用語は、続く材料層が加えられる材料を指す。基板自体がパターニングされ得る。基板の上部に追加された材料は、パターニングされ得、またはパターニングされないままであり得る。その上、基板は、シリコン、ゲルマニウム、砒化ガリウム、リン化インジウムなどの種々の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電材料から作製され得る。
本明細書で使用される「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下もしくは上にある構造の全体の上に延在し得、または下もしくは上にある構造の大きさ未満の大きさを有し得る。さらに、層は、均一な連続構造体、またはこの連続構造体の厚さ未満の厚さを有する不均一な連続構造体の領域であり得る。たとえば、層は、連続構造体の頂面と底面との間にある、または頂面および底面における、任意の対の水平面の間にあり得る。層は、水平に、垂直に、かつ／またはテーパ面に沿って延在することができる。基板は層であり得、その中に１つまたは複数の層を含むことができ、ならびに／あるいは１つまたは複数の層を、上に、その上に、かつ／またはその下に有することができる。層は複数の層を含むことができる。たとえば、相互接続層は、１つまたは複数の導体および接触層（その中に相互接続ラインおよび／またはバイア接触が形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用される「公称の／名目上」という用語は、製品またはプロセスの設計段階中に、所望の値を上回る値の範囲および／または下回る値の範囲とともに設定される、構成要素またはプロセス動作に関する特性またはパラメータの所望の値または目標値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因し得る。本明細書で使用される「約」という用語は、対象の半導体デバイスに関連した特定の技術ノードに基づいて変化し得る所与の量の値を指示する。「約」という用語は、特定の技術ノードに基づいて、たとえば値の１０～３０％の範囲内（たとえば値の±１０％、±２０％、または±３０％）で変化する所与の量の値を指示することができる。
本明細書で使用される「３Ｄメモリデバイス」という用語は、基板に対してメモリストリングが垂直方向に延在するように、水平方向に配向された基板上に垂直に配向されたメモリセルトランジスタのストリング（本明細書ではＮＡＮＤメモリストリングなどの「メモリストリング」と参照される）を有する半導体デバイスを指す。本明細書で使用される「垂直な／垂直に」という用語は、基板の外側面に対して名目上垂直であることを意味する。
９６以上のレベルを有するものなどの先行技術を用いて３Ｄ ＮＡＮＤメモリデバイスを製作する際に通常使用されるデュアルデッキのアーキテクチャは、デッキ間のプラグ構造によって電気的に接続され得る２つの積み重ねられたチャネル構造を含む。デッキ間プラグ構造を形成する前に、アーキテクチャの下部チャネルホールにおいて様々なプロセスが実行され得るように、デッキ間の接合部における窓が開かれてよい。しかしながら、セルサイズの継続的な縮小の結果として、接合部ＣＤが大幅に縮小しており、したがって、それらのプロセスに必要な化学薬品が下部チャネルホールに入るのが困難になるほど、デッキ間の接合部における窓が狭くなっている。
図１は、例示的３Ｄメモリデバイス１００の断面図を示す。製作プロセス中の３Ｄメモリデバイス１００は、デュアルデッキのメモリスタック１０７（下部メモリデッキ１０７Ａおよび上部メモリデッキ１０７Ｂを含む）を通って垂直に延在するＮＡＮＤメモリストリングを含む。下部メモリデッキ１０７Ａおよび上部メモリデッキ１０７Ｂの各々が含む複数の対のそれぞれが、基板１０２上に形成された誘電体層１０６と導体層１０９との対（本明細書では「導体層／誘電体層の対」と参照される）を含む。下部メモリデッキ１０７Ａと上部メモリデッキ１０７Ｂとは、接合部酸化物層１０３によって分離されている。上部メモリデッキ１０７Ｂを通る上部チャネルホール１２４および下部メモリデッキ１０７Ａを通る下部チャネルホール１２２を含むチャネル構造が形成され、このチャネル構造においてＮＡＮＤメモリストリングが形成され得る。
基板１０２は、シリコン（たとえば単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、砒化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、絶縁体上ゲルマニウム（ＧＯＩ）、または他の任意の適切な材料を含む。いくつかの実施形態では、基板１０２は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組合せによって薄くされた薄化基板（たとえば半導体層）である。３Ｄメモリデバイス１００における構成要素の空間的関係をさらに図示するために、図１にはｘ軸およびｙ軸が含まれることが留意される。３Ｄメモリデバイス１００の基板１０２は、ｘ方向（すなわち水平方向）において水平方向に延在する２つの外側面（たとえば頂面および底面）を含む。本明細書で使用される、３Ｄメモリデバイス（たとえば３Ｄメモリデバイス１００）の１つの構成要素（たとえば層またはデバイス）が別の構成要素（たとえば層またはデバイス）「上に」、「の上に」、または「の下に」あるかどうかは、基板がｙ方向において３Ｄメモリデバイスの最下面に位置するとき、ｙ方向（すなわち垂直方向）において３Ｄメモリデバイス（たとえば基板１０２）の基板に関連して判定される。空間的関係を記述するための同一の概念が、本開示の全体にわたって適用される。
それぞれのＮＡＮＤメモリストリングが、上部メモリデッキ１０７Ｂと下部メモリデッキ１０７Ａとの両方を通って垂直に延在するメモリ膜１１０を含む。メモリ膜１１０は、トンネリング層１１６、貯蔵層１１４（「電荷捕獲層」としても知られている）、および遮断層１１２を含む。ＮＡＮＤメモリストリングがさらに含む半導体チャネル１１８は、チャネル構造の中に半導体材料を充填することによって形成される。半導体チャネル１１８に接触するＮＡＮＤメモリストリングの下部に半導体プラグ１０５が設けられ、ＮＡＮＤメモリストリングのソース選択ゲートによって制御されるチャネルとして機能する。
接合部酸化物層１０３の位置における円筒形状の直径は、図１に示されるように接合部限界寸法（ＣＤ）として表される。チャネル構造の上部におけるすべてのＣＤの中で通常は接合部ＣＤが最も小さいため、接合部ＣＤの値は、様々な化学薬品の、上部チャネルホール１２４から下部チャネルホール１２２まで接合部の通過し易さに対して、直接的な影響を及ぼし得る。チャネル構造の側壁に沿ったメモリ膜（たとえばメモリ膜１１０）は非常に厚く、したがって、物質がチャネル構造の下部に入るのが困難になるので、接合部ＣＤにおいて多くの開口が必要になるため、従来技術は、接合部ＣＤが狭いという問題に直面する。たとえば、チャネル構造の下部における酸化シリコンをエッチングするために使用される湿式化学薬品が下部に入り込めないときには、アンダーエッチングにより、チャネル構造の最下部においてポリシリコン上に非常に厚い層が生じる恐れがある。別の例では、ポリシリコン半導体チャネルを形成した後に、それを洗浄するための湿式化学薬品を下部から除去するのが困難である場合、オーバーエッチングがポリシリコンの損傷を引き起こす恐れがある。もう一つの例では、乾式エッチングが適用される場合、接合部ＣＤが狭いと、チャネル構造の最下部において酸化物－窒化物－酸化物（ＯＮＯ）膜のアンダーエッチングが起こり得る。これによって、暗電圧コントラスト（ＤＶＣ）障害など、欠陥検査の障害がさらに起こり得る。これらのことは、いずれも半導体製作プロセスにおいて理想的ではない。
本開示による様々な実施形態は、接合部ＣＤを拡大するための効果的な構造および方法を提供するものである。より詳細には、チャネルホールの側壁に接するシリコン窒化物層の少なくとも一部が、メモリ膜の堆積に先立ってエッチングされ、次いで酸化されて、自然酸化物層を形成する。したがって、２つのデッキ間の接合部に隣接したチャネルホールのＣＤが拡大され得て、アーキテクチャの下部チャネルホールにおいてさらなるプロセスが実行され得る。
図２Ａは、本開示のいくつかの実施形態による、拡大した接合部ＣＤを有する例示的３Ｄメモリデバイス２００の断面図を示す。図１に示された３Ｄメモリデバイス１００のように、図２Ａの３Ｄメモリデバイス２００も、図１の基板１０２と同一または類似の特性および実装形態を有する基板２０２を含み得る。したがって、基板１０２の説明がここでも同様に適用され得るので、繰り返さない。
３Ｄメモリデバイス２００はモノリシック３Ｄメモリデバイスの一部になり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば周辺デバイスおよびメモリアレイデバイス）が単一の基板上に形成されることを意味する。モノリシック３Ｄメモリデバイスの製作は、周辺デバイスの処理とメモリアレイデバイスの処理とのコンボルーションによるさらなる制約に遭遇する。たとえば、メモリアレイデバイス（たとえばＮＡＮＤメモリストリング）の製作には、同一の基板上に形成されたまたはこれから形成される周辺デバイスに関連したサーマルバジェットによる制約がある。
あるいは、非モノリシック３Ｄメモリデバイスの一部であり得る３Ｄメモリデバイス２００において、構成要素（たとえば周辺デバイスおよびメモリアレイデバイス）が、別々の基板上にたとえば一対一のやり方で別個に形成され、次いで結合され得る。いくつかの実施形態では、メモリアレイデバイス基板（たとえば基板２０２）が、結合された非モノリシック３Ｄメモリデバイスの基板として残り、周辺デバイス（３Ｄメモリデバイス２００の動作を助長するために使用される、たとえば、示されていないページバッファ、復号器、およびラッチなどの任意の適切なデジタル、アナログ、および／または混合信号の周辺回路を含む）が裏返されて、ハイブリッド結合のために、下にあるメモリアレイデバイス（たとえばＮＡＮＤメモリストリング）と向かい合う。いくつかの実施形態では、ハイブリッド結合のために、メモリアレイデバイス基板（たとえば基板２０２）が裏返されて下の周辺デバイス（図示せず）の方へ向いているため、結合された非モノリシック３Ｄメモリデバイスにおいてメモリアレイデバイスは周辺デバイスの上にあることが理解される。メモリアレイデバイス基板（たとえば基板２０２）は薄化基板であり得（結合された非モノリシック３Ｄメモリデバイスの基板ではない）、非モノリシック３Ｄメモリデバイスの配線工程（ＢＥＯＬ）の相互接続は、薄化メモリアレイデバイス基板の裏面に形成され得る。
本開示の実施形態によれば、３Ｄメモリデバイス２００は、メモリセルが、基板２０２の上にそれぞれ垂直に延在するＮＡＮＤメモリストリングの配列の形で与えられるＮＡＮＤ型フラッシュメモリデバイスである。各ＮＡＮＤメモリストリングは、それぞれが製作プロセス中に基板２０２の上に形成された誘電体層２０６および導体層２０９を含む複数の対（本明細書では「導体層／誘電体層の対」と称される）の層を通って延在することができる。図２Ａに示されるデュアルデッキのメモリスタック２０７（下部メモリデッキ２０７Ａおよび上部メモリデッキ２０７Ｂを含む）を通ってＮＡＮＤメモリストリングが垂直に延在する。メモリスタック２０７における導体層／誘電体層の対の数（たとえば３２、６４、９６、１２８または本開示に適合する任意の他の数）が、３Ｄメモリデバイス２００におけるメモリセルの数を設定することができる。図２Ａに示されるように、下部メモリデッキ２０７Ａと上部メモリデッキ２０７Ｂとは、接合部酸化物層２０３によって分離され得る。
いくつかの実施形態では、製作プロセスの中頃に形成される誘電体スタック（図示せず）は、それぞれが誘電体層（すなわち誘電体層２０６）および犠牲層を含む複数の対の層を含む。製作プロセスの最後の方に、メモリスタック２０７がゲート置換プロセスによって誘電体スタックを置換し、これは各犠牲層を導体層（すなわち導体層２０９）で置換するものである。ゲート置換の後に、メモリスタック２０７の中で導体層２０９と誘電体層２０６とが垂直方向において互い違いになり得、したがって、基板２０２上に、交互に積み重ねられた複数の導体層２０９と誘電体層２０６とを備えるメモリスタックを生成する。言い換えれば、メモリスタックの上部および下部におけるもの以外は、各導体層２０９の両側に２つの誘電体層２０６が隣接し得、各誘電体層２０６の両側に２つの導体層２０９が隣接し得る。導体層２０９のそれぞれが、同一の厚さまたは異なる厚さを有することができる。同様に、誘電体層２０６のそれぞれが、同一の厚さまたは異なる厚さを有することができる。同様に、導体層２０９と誘電体層２０６とのそれぞれが、同一の厚さまたは異なる厚さを有することができる。導体層２０９は、それだけではないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、不純物添加シリコン、ケイ化物、またはそれらの任意の組合せを含む導電材料を含むことができる。誘電体層２０６は、それだけではないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組合せを含む誘電材料を含むことができる。いくつかの実施形態では、基板２０２とメモリスタックとの間に絶縁層（図示せず）が形成され、酸化シリコンなどの誘電材料を含む。
本開示の実施形態によれば、上部メモリデッキ２０７Ｂを通る上部チャネルホール２２４および下部メモリデッキ２０７Ａを通る下部チャネルホール２２２を含むチャネル構造が形成され得、このチャネル構造においてＮＡＮＤメモリストリングが形成され得る。ＮＡＮＤメモリストリングには、上部メモリデッキ２０７Ｂと下部メモリデッキ２０７Ａとの両方を通り、ＮＡＮＤメモリストリングの側壁に沿って垂直に延在するメモリ膜２１０も含まれ得る。メモリ膜２１０は、トンネリング層２１６、貯蔵層２１４（「電荷捕獲層」としても知られている）、および遮断層２１２を含むことができる。トンネリング層２１６は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組合せを含むことができる。貯蔵層２１４は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組合せを含むことができる。遮断層２１２は、酸化シリコン、酸窒化シリコン、高誘電率（高κ）誘電体、またはそれらの任意の組合せを含むことができる。一例では、メモリ膜２１０は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含むことができる。
図２Ａに示されるように、３Ｄメモリデバイス２００のＮＡＮＤメモリストリングは半導体チャネル２１８をさらに含むことができ、これはチャネル構造において半導体材料を充填することによって形成され得る。いくつかの実施形態では、半導体チャネル２１８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含むことができる。次のプロセスにおいて、チャネルホール２２２および２２４の残りの空間は、酸化シリコンなどの誘電材料を含む充填層で部分的または全面的に埋められ得る。３Ｄメモリデバイス２００のチャネル構造は、３Ｄメモリデバイス１００と同様に円筒形状（たとえばピラー形状）を有し得る。いくつかの実施形態によれば、充填層、半導体チャネル２１８、トンネリング層２１６、貯蔵層２１４、および遮断層２１２は、中央からピラーの外表面に向かってこの順序で放射状に配置されてよい。
いくつかの実施形態では、ＮＡＮＤメモリストリングの下部に（たとえば下端に）半導体プラグ２０５が与えられる。基板２０２が３Ｄメモリデバイス２００の最下面に位置するとき、本明細書で使用される、構成要素（たとえばＮＡＮＤメモリストリング）の「上端」はｙ方向において基板２０２から遠い終端であり、構成要素（たとえばＮＡＮＤメモリストリング）の「下端」はｙ方向において基板２０２に近い終端である。半導体プラグ２０５が含み得るシリコンなどの半導体材料は、基板２０２から任意の適切な方向にエピタキシャルに成長される。いくつかの実施形態では、半導体プラグ２０５が、基板２０２と同一材料の単結晶シリコンを含むことが理解される。言い換えれば、半導体プラグ２０５は、基板２０２と同一の材料のエピタキシャルに成長された半導体層を含むことができる。いくつかの実施形態では、半導体プラグ２０５の一部は、基板２０２の頂面上にあって半導体チャネルに接触している。半導体プラグ２０５は、ＮＡＮＤメモリストリングのソース選択ゲートによって制御されるチャネルとして機能することができる。
本開示と整合性のある実施形態によれば、遮断層２１２は、誘電体層２０６が介在する不連続な遮断層であり得る。図２Ａに示されるように、遮断層２１２は複数の小さい部分を含み得、隣接した部分は、垂直方向に沿って誘電体層２０６によって分離されている。いくつかの実施形態では、小さい部分の数は、垂直方向に沿った導体層２０９の数に等しくてよい。それぞれの小さい部分は、一端が貯蔵層２１４に接し、他端が導体層２０９の１つの層の側面に接し、２つの隣接した誘電体層２０６とその導体層２０９の片側とによって囲まれたその導体層２０９の凹部にある。不連続な遮断層２１２のそれぞれの小さい部分は、チャネル構造の側壁に接する犠牲層（後に導体層２０９で置換される）の側面をエッチングし、次いで、熱酸化または（たとえばオゾン含有の化学薬品を使用する）湿式化学酸化などの酸化プロセスによって酸化物層を形成することによって形成され得、このことは図３Ａ～図３Ｆに関連して以下で詳細に説明される。
図２Ａに示された遮断層２１２は全面的に不連続であり、遮断層２１２の隣接した小さい部分のどれも互いに接触しないことを意味する。たとえば、小さい部分２１２１と小さい部分２１２２とは、図２Ａにおける遮断層２１２の隣接した小さい部分であって、１つの誘電体層２０６１によって完全に分離され、貯蔵層２１４によって覆われている。
本開示と整合性のあるいくつかの他の実施形態によれば、図２Ｂに示された遮断層２１２は部分的に不連続でよく、少なくとも２つの隣接した小さい部分（たとえば小さい部分２１２１と２１２２）から突出してこれらの部分を接続する連続した鉛直層２１２３が、これらの部分の間に位置する誘電体層２０６１の側面を覆うことを意味する。連続した鉛直層は、不連続な遮断層２１２の小さい部分２１２１および２１２２を形成するのと同一の酸化プロセスによって形成されてよく、犠牲層をエッチングすることによって生成された浅い凹部の結果として突出し得、このエッチングは、これらの凹部における小さい部分２１２１および２１２２の形成に先立つものである。さらにいくつかの他の実施形態では、３個、４個、５個、１０個など３つ以上の隣接した小さい部分、またはすべての小さい部分が、１つまたは複数の連続した鉛直層によって接続されてよい。図２Ｂにおける３Ｄメモリデバイス２５０の他の部分は、図２Ａに関連して説明された３Ｄメモリデバイス２００のものに類似であり、したがって、それらの位置および機能性は本明細書では繰り返されない。
図２Ａに戻って、誘電体層２０６が酸化シリコンを含み、犠牲層が窒化シリコンを含む、いくつかの実施形態では、遮断層２１２は酸化シリコンを含み得る。酸化プロセス（たとえばチッ素原子およびイオンが自然酸化物から除去される程度）に依拠して、自然酸化物は、もっぱら酸化シリコンであり得、もっぱら酸窒化シリコンであり得、また酸化シリコンと酸窒化シリコンとの混合物であり得ることが理解される。その結果、いくつかの実施形態では、遮断層２１２は酸化シリコンと酸窒化シリコンとの両方を含む。
不連続な遮断層２１２は、デュアルデッキのメモリスタック２０７における導体層２０９の凹部に形成された複数の小さい部分を含み得るので、チャネル構造の側壁から突出するメモリ膜２１０の全体厚が大幅に縮小され得、それによって、下部チャネルホール２２２および上部チャネルホール２２４のＣＤ、ならびに接合部酸化物層２０３における、または同酸化物層の近くの接合部ＣＤを拡大する。接合部窓が拡大されたことにより、チャネル構造の下部で実行される様々なプロセス中に化学薬品が下部チャネルホール２２２に入ることがより容易になり、したがって、上記で論じたようなオーバーエッチングおよびアンダーエッチングの発生を抑制する。
いくつかの実施形態では、貯蔵層２１４に接する一端と１つの導体層２０９の側面に接する他端の間の水平幅で測定された不連続な遮断層２１２の厚さは、４ｎｍ～１０ｎｍ（たとえば４ｎｍ、４．５ｎｍ、５ｎｍ、５．５ｎｍ、６ｎｍ、６．５ｎｍ、７ｎｍ、７．５ｎｍ、８ｎｍ、８．５ｎｍ、９ｎｍ、９．５ｎｍ、１０ｎｍ、これらの値のうち任意のものを下限とする任意の範囲、またはこれらの値のうちの任意の２つによって定義される任意の範囲）など、約４ｎｍ～約１０ｎｍでよい。いくつかの実施形態では、不連続な遮断層２１２は、約６ｎｍ～約８ｎｍの厚さを有し得、これは遮断層１１２（図１に示されている）の厚さ７ｎｍに近いものであり、したがって、続く製造プロセスにおける大幅な変更は不要である。本開示によれば、遮断層２１２の部分は、導体層２０９の凹部に形成され得るので、下部チャネルホール２２２および上部チャネルホール２２４のＣＤ、ならびに接合部酸化物層２０３における、または同酸化物層の近くの接合部ＣＤは、遮断層２１２の約８ｎｍ～約２０ｎｍの保存された厚さの２倍の利得を有し得る。ＣＤおよび接合部ＣＤは、図１と比較して約１４ｎｍの利得を有し得る。
導体層２０９の凹部に不連続的に埋め込まれているが、本開示による遮断層２１２は、誘電体層２０６が間にあって、その側面も阻止能力をもたらし得るので、阻止能力において先行技術の遮断層に劣るようにはならない。誘電体層２０６は、遮断層２１２のものに類似の誘電材料（たとえば酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組合せ）を含み得る。したがって、本開示では、不連続な遮断層２１２と誘電体層２０６とが、チャネル構造の側壁に沿って連続した遮断層を総体として形成する。
いくつかの実施形態では、不連続な遮断層２１２は、メモリ膜２１０の一部として、図２Ａに示されるように、上部メモリデッキ２０７Ｂと下部メモリデッキ２０７Ａとの両方を通り、ＮＡＮＤメモリストリングの側壁に沿って垂直に延在し得る。この構成には、続く製作プロセスにおいて、チャネル構造の全体の側壁がエッチングされるのを防止するという利点がある。
いくつかの実施形態では、不連続な遮断層２１２の側壁は、接合部酸化物層２０３の側壁と実質的に同一平面にあり得る。この構成により、接合部ＣＤ領域における貯蔵層２１４および／またはトンネリング層２１６の厚さの均一性を達成することが可能になる。その結果、メモリ膜２１０は、接合部ＣＤ領域において破損する可能性が低く、さもないと３Ｄメモリデバイス２００に欠陥が生じる可能性がある。本明細書で使用される「同一平面の」という用語は、２つの隣接した側壁によって形成された表面が一様であることを記述するものである。「実質的に」という用語は、不連続な遮断層２１２の側壁と接合部酸化物層２０３の側壁との間の相対位置を説明するのに使用されたときには、２つの層の側壁が完全に同一平面上にあるか、または互いの間にせいぜい約±１ｎｍ（たとえば±０．１ｎｍ、±０．２ｎｍ、±０．５ｎｍ、±１ｎｍ、これらの値のうち任意のものを下限とする任意の範囲、またはこれらの値のうちの任意の２つによって定義される任意の範囲）の小さいずれのみがあり得ることを意味する。これは、製作プロセスが、２つの層の側壁を互いに整列させるには十分に正確ではないことがあるからである。それにもかかわらず、本開示の意図された結果が得られる限り、別々の層の側壁の絶対的な整列は必要とされない。
いくつかの実施形態では、不連続な遮断層２１２の側壁は、誘電体層２０６の側壁と実質的に同一平面にあり得る。上記の実施形態と同様に、この構成により、チャネル構造にわたる全体の垂直領域において貯蔵層２１４および／またはトンネリング層２１６の厚さの均一性を達成することが可能になる。その結果、メモリ膜２１０は、チャネル構造において破損する可能性が低く、さもないと３Ｄメモリデバイス２００に欠陥が生じる可能性がある。
図３Ａ～図３Ｅは、本開示のいくつかの実施形態による、拡大した接合部ＣＤを有する３Ｄメモリデバイス３００を形成するための例示的製作プロセスの図である。図４は、本開示のいくつかの実施形態による、拡大した接合部ＣＤを有する３Ｄメモリデバイスを形成するための例示的方法４００の流れ図を示す。図３Ａ～図３Ｅおよび図４に表された３Ｄメモリデバイス３００の例は、図１、図２Ａおよび図２Ｂに表された３Ｄメモリデバイス１００、２００および２５０を含む。図３Ａ～図３Ｅおよび図４は一緒に説明される。方法４００に示された動作は網羅的なものではなく、示された各動作のうち任意のものの前、後、または中頃に他の動作が実行され得ることが理解される。さらに、動作のうちいくつかは同時に実行されてよく、または図４に示されたものとは異なる順序で実行されてもよい。
図４を参照して、方法４００は、基板上に誘電体デッキが形成される動作４０２から始まる。基板はシリコン基板であり得る。誘電体デッキは、交互に積み重ねられた複数の犠牲層と誘電体層とを含むことができる。いくつかの実施形態では、犠牲層の各々が窒化シリコンを含み、誘電体層の各々が酸化シリコンを含む。
図３Ａを参照して、本開示のいくつかの実施形態によれば、製作プロセス中の３Ｄメモリデバイス３００は、デュアルデッキの誘電体スタック３０４（下部誘電体デッキ３０４Ａおよび上部誘電体デッキ３０４Ｂを含む）を含み得る。下部誘電体デッキ３０４Ａおよび上部誘電体デッキ３０４Ｂの各々が、シリコン基板３０２上に形成された誘電体層３０６と犠牲層３０８との複数の対（本明細書では「誘電体層の対」と参照される）を含むことができる。誘電体層３０６および犠牲層３０８は、あるいはシリコン基板３０２上に堆積され得る。いくつかの実施形態では、誘電体スタック３０４の形成に先立って、シリコン基板３０２上に酸化シリコンなどの誘電材料を堆積することにより、または熱酸化によって、誘電体スタック３０４とシリコン基板３０２との間に絶縁層（図示せず）が形成され得る。いくつかの実施形態では、各誘電体層３０６が酸化シリコンの層を含み、各犠牲層３０８が窒化シリコンの層を含む。それだけではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって、誘電体スタック３０４が形成され得る。
方法４００は、図４に示されるように動作４０４に進み、誘電体デッキを通って垂直に延在する開口が形成される。図３Ａに示されるように、チャネルホール３２０は、誘電体スタック３０４を通って垂直に延在するように形成された開口である。チャネルホール３２０は、上部チャネルホール３２４および下部チャネルホール３２２を含み得る。いくつかの実施形態では、後工程において各開口が個々のＮＡＮＤメモリストリングを成長させるための拠点になるように、複数の開口が誘電体スタック３０４を通って形成される。いくつかの実施形態では、チャネルホール３２０を形成するための製作プロセスは、ディープイオン反応エッチング（ＤＲＩＥ）など、湿式エッチングおよび／またはドライエッチングを含む。いくつかの実施形態では、チャネルホール３２０は、シリコン基板３０２の上部を通ってさらに延在する。誘電体スタック３０４を通るエッチングプロセスは、シリコン基板３０２の頂面において停止することなく、シリコン基板３０２の一部をエッチングし続けてよい。いくつかの実施形態では、誘電体スタック３０４を通してエッチングした後に、シリコン基板３０２の一部をエッチングするために個別のエッチングプロセスが使用される。
いくつかの実施形態では、開口の下部に半導体プラグが形成される。半導体プラグは、開口の下部における基板からエピタキシャルに成長され得る。いくつかの実施形態では、半導体プラグはエピタキシャルに成長されたシリコンプラグである。図３Ａに示されるように、シリコンプラグ３０５は、シリコン基板３０２から（たとえば底面および／または側面から）単結晶シリコンを任意の適切な方向にエピタキシャルに成長させて、下部チャネルホール３２２の下部を埋めることによって形成され得る。エピタキシャルに成長されたシリコンプラグ３０５の製作プロセスは、それだけではないが、気相成長（ＶＰＥ）、液相成長（ＬＰＥ）、分子線成長（ＭＰＥ）、またはそれらの任意の組合せを含み得る。
方法４００は動作４０６に進み、図４に示されるように、開口の側壁に接する犠牲層の側面をエッチングする。犠牲層が窒化シリコンを含むので、デュアルデッキの誘電体スタックにおいて犠牲層の１つまたは複数の凹部を開くために、窒化シリコンをエッチバックするエッチングプロセスが実行されてよい。いくつかの実施形態では、各犠牲層について１つの凹部が開かれ得る。
図３Ｂを参照して、本開示のいくつかの実施形態によれば、開口の側壁に接する側面から犠牲層３０８をエッチバックすることによって凹部３１１を開くことができる。各凹部３１１は、２つの隣接した誘電体層３０６と、一部がエッチングされた犠牲層３０８の片側面とによって囲まれ得る。エッチングプロセスの一例として、製作プロセス中に、３Ｄメモリデバイス３００に対してエッチング液（たとえばリン酸（Ｈ３ＰＯ４））を含有している溶液を与えることによって湿式エッチングが実行されてよく、これは、酸化シリコンよりも窒化シリコンに対してはるかに（たとえば１０倍以上）速いエッチング速度を有する。したがって、隣接した誘電体層３０６の間に、図３Ｂに示される凹部３１１などの凹部を生成するために、犠牲層３０８の側面がエッチングされてよい。現在の開示によって教示される意図された結果が達成される限り、凹部を生成するためにドライエッチングなどの他のエッチング方法も使用され得ることが理解される。凹部には、後に、不連続な遮断層３１２の小さい部分が形成され得る。
いくつかの実施形態では、犠牲層３０８における凹部の水平方向の深さは、１ｎｍ～４ｎｍ（たとえば１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、これらの値のうち任意のものを下限とする任意の範囲、またはこれらの値のうちの任意の２つによって定義される任意の範囲）など、約１ｎｍ～約４ｎｍに制御される。特定の溶液またはエッチング液に関する窒化シリコンのエッチング速度は、既知であるかまたは実験によって確認可能であるため、深さはエッチングの持続時間によって制御され得る。たとえば、リン酸は、所与の温度（たとえば１５０℃～１８０℃）下で約１ｎｍ／ｍｉｎ～約１０ｎｍ／ｍｉｎのエッチング速度を有し得る。したがって、犠牲層３０８を３ｎｍエッチングするには約１８秒～３分かかるはずである。
方法４００は動作４０８に進み、図４に示されるように、犠牲層がエッチングされた位置に不連続な遮断層が形成される。遮断層は、犠牲層のうちの少なくともいくらかの自然酸化物を含み得る。いくつかの実施形態では、不連続な遮断層を形成するために、開口の側壁に接する犠牲層の部分が酸化されて自然酸化物になる。遮断層は熱酸化または湿式化学酸化によって形成され得る。いくつかの実施形態では、遮断層の厚さは、７ｎｍなど、約４ｎｍ～約１０ｎｍである。遮断層は、介在する誘電体層とともに、チャネル構造の側壁に沿って連続した遮断層を形成し得る。
図３Ｃを参照して、本開示のいくつかの実施形態によれば、犠牲層３０８がエッチングされた位置に遮断層３１２が形成され得る。これらの位置には、図３Ｂに示されるように、エッチングによって凹部３１１が開かれている。凹部３１１は誘電体層３０６を介して不連続であるため、そこに形成された遮断層３１２も不連続であって複数の小さい部分を含み得、隣接した部分は、垂直方向に沿って誘電体層３０６によって分離されている。いくつかの実施形態では、小さい部分の数は、垂直方向に沿った犠牲層３０８の数に等しくてよい。それぞれの小さい部分は犠牲層３０８の凹部にあり、一端が貯蔵層３１４（図３Ｄに示されている）に接し、他端がこの犠牲層３０８の１つの層の側面に接する（犠牲層３０８が導体層３０９で置換された後には導体層３０９に接する）。
いくつかの実施形態では、遮断層３１２の隣接した小さい部分のどれも互いに接触することはなく、したがって、遮断層３１２は、図２Ａに関連して上記で論じたように全面的に不連続である。いくつかの他の実施形態では、少なくとも２つの隣接した小さい部分が、これらの部分から突出して、間にある誘電体層の側面を覆う、連続した鉛直層（図３Ｃには示されていない）によって接続されており、したがって、遮断層３１２は、図２Ｂに関連して上記で論じたように、部分的に不連続である。
いくつかの実施形態では、不連続な遮断層３１２の厚さは、４ｎｍ～１０ｎｍ（たとえば４ｎｍ、４．５ｎｍ、５ｎｍ、５．５ｎｍ、６ｎｍ、６．５ｎｍ、７ｎｍ、７．５ｎｍ、８ｎｍ、８．５ｎｍ、９ｎｍ、９．５ｎｍ、１０ｎｍ、これらの値のうち任意のものを下限とする任意の範囲、またはこれらの値のうちの任意の２つによって定義される任意の範囲）など、約４ｎｍ～約１０ｎｍでよい。他の実施形態では、不連続な遮断層３１２は、約６ｎｍ～約８ｎｍの厚さを有し得、これは遮断層１１２（図１に示されている）の厚さ７ｎｍに近いものであり、したがって、続く製造プロセスにおける大幅な変更は不要である。３Ｄメモリデバイス２００と同様に、方法４００によって製作された３ＤメモリデバイスにおけるチャネルホールのＣＤおよび接合部ＣＤは、遮断層３１２の保存された厚さの２倍の利得を有し得、これは約８ｎｍ～約２０ｎｍである。ＣＤおよび接合部ＣＤは、図１と比較して約１４ｎｍの利得を有し得る。
本開示によれば、上記で説明された範囲の厚さの自然酸化物を形成するために、犠牲層３０８のエッチングされた側面を酸化させることによって、不連続な遮断層３１２の小さい部分が形成され得る。いくつかの実施形態では、凹部３１１に接する犠牲層３０８の一部の自然酸化物は熱酸化プロセスによって酸化される。酸化剤として分子酸素を使用するドライ酸化、または酸化剤として水蒸気を使用する湿式酸化のいずれかが、たとえば約８５０℃以下の温度で自然酸化物を形成するために使用され得る。いくつかの実施形態では、熱酸化は、５００℃～８５０℃（たとえば５００℃、５５０℃、６００℃、６５０℃、７００℃、７５０℃、８００℃、８５０℃、それらの値のうち任意のものを下限とする任意の範囲、またはこれらの値のうちの任意の２つによって定義される任意の範囲）など、約５００℃～約８５０℃で実行される。いくつかの実施形態では、熱酸化は、７００℃など、約７００℃で実行される。熱酸化物が誘電体スタック３０４から消費されたシリコンと環境から供給された酸素とを混和するので、不連続な遮断層３１２の小さい部分が、そのエッチングされた側面から、犠牲層３０８の末口の中と、チャネルホール３２０の方との両方に成長することができ、凹部３１１を形成する位置の上の自然酸化物層の厚さの一部および犠牲層３０８の内部の一部をもたらす。もたらされる自然酸化物層の厚さは熱酸化の温度および／または時間によって制御され得、その一例は上記で既に説明されている。一例では、酸化されている犠牲層３０８の末口は、約３ｎｍ～約６ｎｍ（たとえば３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、５ｎｍ、５．５ｎｍ、６ｎｍ、それらの値のうち任意のものを下限とする任意の範囲、またはこれらの値のうちの任意の２つによって定義される任意の範囲）の厚さを有し得、その結果、もたらされる自然酸化物層は、犠牲層３０８における凹部３１１の水平方向の深さが約１ｎｍ～約４ｎｍになるように制御されたとき、約４ｎｍ～約１０ｎｍの厚さを有し得る。
いくつかの実施形態では、凹部３１１に接する犠牲層３０８の一部の自然酸化物は湿式化学酸化プロセスによって酸化される。自然酸化物を形成するために、凹部３１１に接する犠牲層３０８の一部を酸化させるように、オゾンを含む湿式化学薬品が使用され得る。いくつかの実施形態では、湿式化学薬品はフッ化水素酸とオゾンの混合物（たとえばＦＯＭ）である。たとえば、フッ化水素酸は超純水において４９％の濃度を有する。もたらされる自然酸化物層の厚さは、湿式化学薬品の組成、温度、および／または時間によって制御され得る。インサイチュの水蒸気生成（ＩＳＳＧ）プロセスなど、水蒸気の形で水を生成するために酸素ガスおよび水素ガスを使用する任意の他の適切なプロセスを使用して、不連続な遮断層３１２の小さい部分が形成され得ることが理解される。
いくつかの実施形態では、犠牲層３０８は窒化シリコンを含み、誘電体層３０６は酸化シリコンを含む。犠牲層３０８における窒化シリコンを酸化すると酸窒化シリコンを生成することができ、これは、酸化シリコンとともに不連続な遮断層３１２に残り得、または任意の適切なプロセスを使用して、不連続な遮断層３１２から部分的もしくは全面的に除去され得る。それにもかかわらず、不連続な遮断層３１２と誘電体層３０６とが、チャネル構造の側壁に沿って連続した遮断層を総体として形成し得る。
本開示のいくつかの実施形態によれば、不連続な遮断層３１２は、図３Ｃに示されるように、上部誘電体デッキ３０４Ｂと下部誘電体デッキ３０４Ａとの両方を通り、ＮＡＮＤメモリストリングの側壁に沿って垂直に延在し得る。この構成には、続く製作プロセスにおいて、チャネル構造の全体の側壁がエッチングされるのを防止するという利点がある。
いくつかの実施形態では、不連続な遮断層３１２は、その側壁が接合部酸化物層３０３の側壁と実質的に同一平面にあるように形成され得る。この構成により、接合部ＣＤ領域において、貯蔵層３１４（図３Ｄに示されている）および／またはトンネリング層３１６（図３Ｄに示されている）の厚さの均一性を達成することが可能になる。その結果、メモリ膜３１０（図３Ｄに示されている）は、接合部ＣＤ領域において破損する可能性が低く、さもないと３Ｄメモリデバイス３００に欠陥が生じる可能性がある。
いくつかの実施形態では、不連続な遮断層３１２は、その側壁が誘電体層２０６の側壁と実質的に同一平面になり得るように形成され得る。上記の実施形態と同様に、この構成により、チャネル構造にわたる全体の垂直領域において貯蔵層３１４および／またはトンネリング層３１６の厚さの均一性を達成することが可能になる。その結果、メモリ膜３１０は、チャネル構造において破損する可能性が低く、さもないと３Ｄメモリデバイス３００に欠陥が生じる可能性がある。
方法４００は動作４１０に進み、続いて、図４に示されるように、不連続な遮断層および介在する誘電体層の上に、また開口の側壁に沿って、遮断層、貯蔵層、およびトンネリング層がこの順序で形成される。いくつかの実施形態では、貯蔵層を形成するために、不連続な遮断層および介在する誘電体層の上にシリコン窒化物層または酸窒化シリコン層が堆積される。
図３Ｄを参照して、チャネルホール３２０（図３Ａに示されている）の側壁に沿って、メモリ膜３１０（不連続な遮断層３１２、貯蔵層３１４、およびトンネリング層３１６を含む）が形成される。続いて、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、不連続な遮断層３１２および介在する誘電体層３０６の上に、貯蔵層３１４（たとえばシリコン窒化物層または酸窒化シリコン層）およびトンネリング層３１６（たとえば酸化シリコン層）がこの順序で堆積され得る。いくつかの実施形態では、不連続な遮断層３１２および介在する誘電体層３０６の上に、シリコン窒化物層または酸窒化シリコン層が貯蔵層３１４として堆積される。いくつかの実施形態では、メモリ膜３１０は、チャネルホール３２０の側壁を全面的に覆うことができる。
方法４００は動作４１２に進み、続いて、図４に示されるように、トンネリング層の上に半導体チャネルが形成される。
図３Ｅに示されるように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、メモリ膜３１０のトンネリング層３１６の上に半導体チャネル３１８が形成され得る。いくつかの実施形態では、半導体チャネル３１８はポリシリコンを含む。いくつかの実施形態では、チャネルホール３２０の残りの空間を全面的または部分的に埋めるために、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、チャネルホール３２０の中に、酸化シリコン層などのキャッピング層（図示せず）が形成されてよい。したがって、図３Ｄに示されるように、不連続な遮断層３１２、貯蔵層３１４、トンネリング層３１６、半導体チャネル３１８、およびキャッピング層を含むチャネル構造が形成される。不連続な遮断層３１２は、チャネル構造の最外層であり得、誘電体スタック３０４の介在する誘電体層３０６および３０８に接触する。本開示では、貯蔵層３１４も、誘電体スタック３０４の介在する誘電体層３０６および３０８に接触することができる。
図３Ａ～図３Ｅに示されるようなＮＡＮＤメモリストリングを形成した後に、図３Ｆに示されるように、下部誘電体デッキ３０４Ａおよび上部誘電体デッキ３０４Ｂにおける犠牲層３０８を導体層３０９で置換することにより、デュアルデッキのメモリスタック３０７が形成され得る。メモリスタック３０７は、誘電体スタック３０４の犠牲層３０８を導体層３０９で置換することによって形成され得、交互に積み重ねられた導体層３０９と誘電体層とを含み得る。いくつかの実施形態では、メモリスタック３０７を形成するために、誘電体スタック３０４を通ってスリット開口（たとえばゲートラインスリット）が形成され得、複数の水平方向の凹部を形成するために、スリット開口を通してエッチング液を与えることによって誘電体スタック３０４における犠牲層３０８がエッチングされ得て、水平方向の凹部に導体層３０９が堆積され得る。いくつかの実施形態では、メモリスタック３０７を形成する際に、誘電体スタック３０４の第１の誘電体層は、自然酸化物層によって停止されるまでエッチングされる。
本開示の一態様によって開示される３Ｄメモリデバイスは、基板と、基板上に交互に積み重ねられた複数の導体層と誘電体層とを有するメモリスタックと、メモリストリングの側壁に沿ったメモリ膜を有し、第１のメモリスタックを通って垂直に延在するメモリストリングとを含む。メモリ膜は、誘電体層を介在させた不連続な遮断層を含む。
いくつかの実施形態では、不連続な遮断層は１つまたは複数の部分を含み、少なくとも１つの部分が導体層の凹部にあって、隣接した誘電体層と導体層の側面とによって囲まれている。
いくつかの実施形態では、不連続な遮断層は全面的に不連続である。
いくつかの実施形態では、不連続な遮断層は部分的に不連続である。
いくつかの実施形態では、不連続な遮断層の厚さは約４ｎｍ～約１０ｎｍである。
いくつかの実施形態では、メモリ膜は、貯蔵層およびトンネリング層をさらに含む。
いくつかの実施形態では、不連続な遮断層および誘電体層のうちの少なくとも１つが酸化シリコンを含む。
いくつかの実施形態では、メモリスタックは、接合部酸化物層によって分離された上部デッキおよび下部デッキを含む。不連続な遮断層が、上部デッキおよび下部デッキを通って延在し、不連続な遮断層の側壁は接合部酸化物層の側壁と実質的に同一平面にある。
いくつかの実施形態では、不連続な遮断層の側壁は、誘電体層の側壁と実質的に同一平面にある。
本開示の別の態様によって開示される３Ｄメモリデバイスは、基板と、基板上に交互に積み重ねられた複数の導体層と誘電体層とを有するメモリスタックと、メモリストリングの側壁に沿ったメモリ膜を有し、第１のメモリスタックを通って垂直に延在するメモリストリングとを含む。メモリ膜は、誘電体層を介在させた不連続な遮断層を含む。不連続な遮断層は複数の部分を有し、隣接した部分は、どれも互いに接触しない。
いくつかの実施形態では、不連続な遮断層の厚さは約４ｎｍ～約１０ｎｍである。
いくつかの実施形態では、メモリ膜は、貯蔵層およびトンネリング層をさらに含む。
いくつかの実施形態では、不連続な遮断層および誘電体層のうちの少なくとも１つが酸化シリコンを含む。
いくつかの実施形態では、メモリスタックは、接合部酸化物層によって分離された上部デッキおよび下部デッキを含む。不連続な遮断層が、上部デッキおよび下部デッキを通って延在し、不連続な遮断層の側壁は接合部酸化物層の側壁と実質的に同一平面にある。
いくつかの実施形態では、不連続な遮断層の側壁は、誘電体層の側壁と実質的に同一平面にある。
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。基板上に、交互に積み重ねられた犠牲層と誘電体層とを含む誘電体デッキが形成される。第１の誘電体デッキを通って垂直に延在する開口が形成される。開口の側壁と接する、犠牲層の側面がエッチングされる。犠牲層がエッチングされる位置に、不連続な遮断層が形成される。次に、不連続な遮断層および介在する誘電体層の上に、貯蔵層、トンネリング層、および半導体チャネルが形成される。
いくつかの実施形態では、不連続な遮断層は１つまたは複数の部分を含み、少なくとも１つの部分が導体層の凹部に形成され、隣接した誘電体層と導体層の側面とによって囲まれている。
いくつかの実施形態では、不連続な遮断層は全面的に不連続である。
いくつかの実施形態では、不連続な遮断層は部分的に不連続である。
いくつかの実施形態では、誘電体スタックの犠牲層を導体層で置換することにより、交互に積み重ねられた導体層と誘電体層とを有するメモリスタックが形成される。
いくつかの実施形態では、犠牲層の、開口の側壁に接する側面が約１ｎｍ～４ｎｍエッチングされる。
いくつかの実施形態では、不連続な遮断層を形成することは、犠牲層のエッチングされた側面を酸化させることを含む。
いくつかの実施形態では、不連続な遮断層は熱酸化または湿式化学酸化のうちの１つによって形成される。
いくつかの実施形態では、酸化されている犠牲層の厚さは約３ｎｍ～約６ｎｍである。
いくつかの実施形態では、不連続な遮断層の厚さは約４ｎｍ～約１０ｎｍである。
いくつかの実施形態では、不連続な遮断層および誘電体層のうちの少なくとも１つが酸化シリコンを含む。
いくつかの実施形態では、犠牲層は窒化シリコンを含む。
いくつかの実施形態では、３Ｄメモリデバイスの形成するための方法は、犠牲層の側面をエッチングする前に、開口の下部に半導体プラグを形成することをさらに含む。
いくつかの実施形態では、誘電体デッキは、接合部酸化物層によって分離された上部デッキおよび下部デッキを含む。不連続な遮断層が、上部デッキおよび下部デッキを通って延在し、不連続な遮断層の側壁は接合部酸化物層の側壁と実質的に同一平面にある。
いくつかの実施形態では、不連続な遮断層の側壁は、誘電体層の側壁と実質的に同一平面にある。
特定の実施形態の前述の説明は、他者が、当技術の技量の範囲内の知見を適用することによって、そのような特定の実施形態を、不適当な実験作業なしで、本開示の一般概念から逸脱することなく、容易に変更すること、および／または様々な用途に適合させることができるように、本開示の全般的な性質を明らかにするはずである。したがって、そのような適合および変更は、本明細書で提示された教示および案内を基に、開示された実施形態の相当物の意味および範囲の中にあることが意図されている。本明細書の言葉遣いまたは専門用語は、当業者によって、本明細書の専門用語または言葉遣いが教示および案内に照らして解釈されるように、制限することではなく説明を目的とするものであることを理解されたい。
本開示の実施形態が、指定された機能の実装形態およびそれらの関係を例証する機能的ビルディングブロックの支援によって、上記で説明されてきた。これらの機能的ビルディングブロックの境界は、説明の便宜のために本明細書で便宜的に定義されたものである。指定された機能およびそれらの関係が適切に実施される限り、代替の境界が定義され得る。
発明の概要および要約の段落は、発明者によって企図されたように、本開示の例示的実施形態のすべてではなく１つまたは複数を説明し得るものであり、したがって、本開示および添付の特許請求の範囲を制限するようには意図されていない。
本開示の広さおよび範囲は、前述の例示的実施形態のいかなるものによっても制限されるべきではなく、以下の特許請求の範囲およびそれらの等価物によってのみ定義されるべきである。
１００ ３次元（３Ｄ）メモリデバイス
１０２ 基板
１０３ 接合部酸化物層
１０５ 半導体プラグ
１０６ 誘電体層
１０７ メモリスタック
１０７Ａ 下部メモリデッキ
１０７Ｂ 上部メモリデッキ
１０９ 導体層
１１０ メモリ膜
１１２ 遮断層
１１４ 貯蔵層
１１６ トンネリング層
１１８ 半導体チャネル
１２２ 下部チャネルホール
１２４ 上部チャネルホール
２００ ３Ｄメモリデバイス
２０２ 基板
２０３ 接合部酸化物層
２０５ 半導体プラグ
２０６ 誘電体層
２０６１ 誘電体層
２０７ メモリスタック
２０７Ａ 下部メモリデッキ
２０７Ｂ 上部メモリデッキ
２０９ 導体層
２１０ メモリ膜
２１２ 遮断層
２１２１ 遮断層２１２の小さい部分
２１２２ 遮断層２１２の小さい部分
２１２３ 連続した鉛直層
２１４ 貯蔵層
２１６ トンネリング層
２１８ 半導体チャネル
２２２ チャネルホール
２２４ チャネルホール
３００ ３Ｄメモリデバイス
３０２ シリコン基板
３０３ 接合部酸化物層
３０４ 誘電体スタック
３０４Ａ 下部誘電体デッキ
３０４Ｂ 上部誘電体デッキ
３０５ シリコンプラグ
３０６ 誘電体層
３０７ メモリスタック
３０７Ａ 下部メモリデッキ
３０７Ｂ 上部メモリデッキ
３０８ 犠牲層
３０９ 導体層
３１０ メモリ膜
３１１ 凹部
３１２ 遮断層
３１４ 貯蔵層
３１６ トンネリング層
３１８ 半導体チャネル
３２０ チャネルホール
３２２ 下部チャネルホール
３２４ 上部チャネルホール

Claims (29)

  1. 基板と、
    前記基板上に交互に積み重ねられた複数の導体層と誘電体層とを備えるメモリスタックと、
    前記第１のメモリスタックを通って垂直に延在するメモリストリングであって、前記メモリストリングの側壁に沿ったメモリ膜を備えるメモリストリングと
    を備える３次元（３Ｄ）メモリデバイスであって、
    前記メモリ膜が、前記誘電体層を介在させた不連続な遮断層を備える、三次元（３Ｄ）メモリデバイス。
  2. 前記不連続な遮断層が１つまたは複数の部分を備え、
    少なくとも１つの部分が導体層の凹部にあって、隣接した誘電体層と、前記導体層の側面とによって囲まれている、請求項１に記載の３Ｄメモリデバイス。
  3. 前記不連続な遮断層が全面的に不連続である、請求項１または２に記載の３Ｄメモリデバイス。
  4. 前記不連続な遮断層が部分的に不連続である、請求項１または２に記載の３Ｄメモリデバイス。
  5. 前記不連続な遮断層の厚さが約４ｎｍ～約１０ｎｍである、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  6. 前記メモリ膜が貯蔵層およびトンネリング層をさらに備える、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。
  7. 前記不連続な遮断層および前記誘電体層のうちの少なくとも１つが酸化シリコンを含む、請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。
  8. 前記メモリスタックが、接合部酸化物層によって分離された上部デッキおよび下部デッキを備え、
    前記不連続な遮断層が、前記上部デッキおよび前記下部デッキを通って延在し、
    前記不連続な遮断層の側壁が、前記接合部酸化物層の側壁と実質的に同一平面にある、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
  9. 前記不連続な遮断層の前記側壁が、前記誘電体層の側壁と実質的に同一平面にある、請求項８に記載の３Ｄメモリデバイス。
  10. 基板と、
    前記基板上に交互に積み重ねられた複数の導体層と誘電体層とを備えるメモリスタックと、
    前記第１のメモリスタックを通って垂直に延在するメモリストリングであって、前記メモリストリングの側壁に沿ったメモリ膜を備えるメモリストリングと
    を備える３次元（３Ｄ）メモリデバイスであって、
    前記メモリ膜が、前記誘電体層を介在させた不連続な遮断層を備え、
    前記不連続な遮断層が複数の部分を備え、
    前記隣接した部分のどれも互いに接触しない、３次元（３Ｄ）メモリデバイス。
  11. 前記不連続な遮断層の厚さが約４ｎｍ～約１０ｎｍである、請求項１０に記載の３Ｄメモリデバイス。
  12. 前記メモリ膜が貯蔵層およびトンネリング層をさらに備える、請求項１０または１１に記載の３Ｄメモリデバイス。
  13. 前記不連続な遮断層および前記誘電体層のうちの少なくとも１つが酸化シリコンを含む、請求項１０から１２のいずれか一項に記載の３Ｄメモリデバイス。
  14. 前記メモリスタックが、接合部酸化物層によって分離された上部デッキおよび下部デッキを備え、
    前記不連続な遮断層が、前記上部デッキおよび前記下部デッキを通って延在し、
    前記不連続な遮断層の側壁が、前記接合部酸化物層の側壁と実質的に同一平面にある、
    請求項１０から１３のいずれか一項に記載の３Ｄメモリデバイス。
  15. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板上に、交互に積み重ねられた犠牲層と誘電体層とを含む誘電体デッキを形成するステップと、
    前記誘電体デッキを通って垂直に延在する開口を形成するステップと、
    前記開口の側壁と接する、前記犠牲層の側面をエッチングするステップと、
    前記犠牲層がエッチングされる位置に、不連続な遮断層を形成するステップと、
    続いて、前記不連続な遮断層および前記介在する誘電体層の上に、貯蔵層、トンネリング層、および半導体チャネルを形成するステップと
    を含む方法。
  16. 前記不連続な遮断層が１つまたは複数の部分を含み、
    少なくとも１つの部分が導体層の凹部に形成され、隣接した誘電体層と前記導体層の側面とによって囲まれている、請求項１５に記載の方法。
  17. 前記不連続な遮断層が全面的に不連続である、請求項１５または１６に記載の方法。
  18. 前記不連続な遮断層が部分的に不連続である、請求項１５または１６に記載の方法。
  19. 前記誘電体スタックの前記犠牲層を前記導体層で置換することにより、交互に積み重ねられた導体層と前記誘電体層とを備えるメモリスタックを形成するステップをさらに含む、請求項１５から１８のいずれか一項に記載の方法。
  20. 前記開口の前記側壁に接する、前記犠牲層の前記側面が約１ｎｍ～約４ｎｍエッチングされる、請求項１５から１９のいずれか一項に記載の方法。
  21. 前記不連続な遮断層を形成するステップが、前記犠牲層の前記エッチングされた側面を酸化させるステップを含む、請求項１５から２０のいずれか一項に記載の方法。
  22. 前記不連続な遮断層が熱酸化または湿式化学酸化のうちの１つによって形成される、請求項２１に記載の方法。
  23. 酸化されている前記犠牲層の厚さが約３ｎｍ～約６ｎｍである、請求項２１または２２に記載の方法。
  24. 前記不連続な遮断層の厚さが約４ｎｍ～約１０ｎｍである、請求項１５から２３のいずれか一項に記載の方法。
  25. 前記不連続な遮断層および前記誘電体層のうちの少なくとも１つが酸化シリコンを含む、請求項１５から２４のいずれか一項に記載の方法。
  26. 前記犠牲層が窒化シリコンを含む、請求項１５から２５のいずれか一項に記載の方法。
  27. 前記犠牲層の前記側面をエッチングする前に、前記開口の下部に半導体プラグを形成するステップをさらに含む、請求項１５から２６のいずれか一項に記載の方法。
  28. 前記誘電体デッキが、接合部酸化物層によって分離された上部デッキおよび下部デッキを備え、
    前記不連続な遮断層が、前記上部デッキおよび前記下部デッキを通って延在し、
    前記不連続な遮断層の前記側壁が、前記接合部酸化物層の側壁と実質的に同一平面にある、
    請求項１５から２７のいずれか一項に記載の方法。
  29. 前記不連続な遮断層の前記側壁が、前記誘電体層の側壁と実質的に同一平面にある、請求項２８に記載の方法。
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