CN113594173B - 具有增大的接头临界尺寸的三维存储器器件及其形成方法 - Google Patents

具有增大的接头临界尺寸的三维存储器器件及其形成方法 Download PDF

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Abstract

公开了具有增大的接头临界尺寸的三维(3D)存储器器件的实施例及其形成方法。在一个示例中，公开了一种3D存储器器件。所述3D存储器器件包括衬底、在衬底上具有多个交替的导体层和电介质层的存储器堆叠，以及存储器串，该存储器串垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串的侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。

Description

具有增大的接头临界尺寸的三维存储器器件及其形成方法
本申请为分案申请，其原申请是于2020年2月26日(国际申请日为2020年1月21日)向中国专利局提交的专利申请，申请号为202080000169.0，发明名称为“具有增大的接头临界尺寸的三维存储器器件及其形成方法”。
背景技术
本公开内容的实施例涉及三维(3D)存储器器件及其制造方法，更具体地，关于具有增大的接头临界尺寸(CD)的3D存储器器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储器单元被缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储器单元的存储密度接近上限。
3D存储器架构能够解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和外围设备，用于控制去往和来自存储器阵列的信号。它的优点是占用的晶片面积比针对相同的比特密度的平面存储器单元要少。3D存储器架构中的存储器串与平面存储器单元中的存储器串的不同之处在于，该串垂直地排列在衬底上方。
然而，随着单元尺寸继续缩小，关于现有3D存储器结构和制造方法的成本、可靠性和性能出现了各种问题。因此，需要新颖的3D存储器器件及其制造方法来解决这些问题。
发明内容
本文公开了具有增大的接头临界尺寸的3D存储器器件的实施例及其形成方法。
在一个示例中，公开了一种3D存储器器件，其包括衬底、具有在衬底上的多个交替的导体层和电介质层的存储器堆叠，以及存储器串，其垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。
在另一示例中，公开了一种3D存储器器件，其包括衬底、具有在衬底上的多个交替的导体层和电介质层的存储器堆叠，以及存储器串，其垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。不连续的阻挡层具有多个部分，并且没有任何相邻近的部分是彼此相接触的。
在又一示例中，公开了一种用于形成3D存储器器件的方法。在衬底上形成包括交替的牺牲层和电介质层的电介质层面。形成垂直地延伸穿过第一电介质层面的开口。牺牲层的紧靠开口的侧壁的一侧被蚀刻。在牺牲层被蚀刻的位置形成不连续的阻挡层。随后在不连续的阻挡层和插入的电介质层上形成存储层、隧穿层和半导体通道。
附图说明
结合本文并且形成说明书一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理，并且使相关领域的技术人员能够制作和使用本公开内容。
图1示出了示例性3D存储器器件的横截面图。
图2A示出了根据本公开内容的一些实施例的具有增大的接头临界尺寸的示例性3D存储器器件的横截面。
图2B示出了根据本公开内容的一些实施例的具有增大的接头临界尺寸的另一示例性3D存储器器件的横截面。
图3A-3F示出了根据本公开内容的一些实施例的用于形成具有增大的接头临界尺寸的3D存储器器件的示例性制造工艺。
图4示出了根据本公开内容的一些实施例的用于形成具有增大的接头临界尺寸的3D存储器器件的示例性方法的流程图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是出于说明的目的。相关领域的技术人员将认识到的是，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对相关领域的技术人员来说显而易见的是，本公开内容也可以用于各种其它应用。
注意，说明书中提到“一个实施例”、“实施例”、“示例实施例”、“一些实施例”、“其它实施例”等表示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例不一定包括特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
一般来说，术语可以至少部分地根据上下文中的使用来理解。例如，本文使用的术语“一个或多个”，至少部分取决于上下文，可以用于以单数形式描述任何特征、结构或特性，或可以用于以复数形式描述特征、结构或特性的组合。类似地，术语诸如“一”、“一个”或“所述”同样可以被理解为至少部分地根据上下文来传达单数用法或复数用法。此外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以允许存在不一定明确地描述的另外的因素，同样，至少部分取决于上下文。
应当容易理解的是，本公开内容中的“上”、“上面”和“上方”的含义应该以最广泛的方式解释，以使得“上”不仅意指直接在某物上，而且还包括在具有中间特征或其之间的层的某物上的含义，并且“上面”或“上方”不仅意指在某物“上面”或“上方”的含义，而且还可以包括它是在某物“上面”或“上方”而其间没有中间特征或层的含义(即，直接在某物上)。
此外，为了便于描述，本文可以使用空间相对术语，例如“下方”、“下面”、“下层”、“上面”、“上层”等来描述如图所示的一个元件或特征与另一个元件或特征的关系。空间上相关的术语旨在包括器件的在使用或操作中的不同方向(除了图中所示的方位之外)。所述装置可以面向其它方向(旋转90度或在其它方向)，并且本文使用的空间上相关的描述符同样可以相应地解释。
如本文使用的，术语“衬底”指代其上添加了后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导体材料制成，例如玻璃、塑料或蓝宝石晶片。
如本文使用的，术语“层”指代包括具有厚度的区域的材料部分。层可以在整个底层或上层的结构上延伸，或可以具有小于底层或上层的结构的范围。此外，层可以是厚度小于连续结构厚度的均匀或非均匀连续结构的区域。例如，层可以位于连续结构的顶部表面和底部表面之间或在顶部表面和底部表面处的任何一对水平面之间。层能够水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一层或多层，和/或可以在其上、其上面和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通路触点)以及一个或多个电介质层。
如本文使用的，术语“额定的/额定地”指代在产品或工艺的设计阶段设置的部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容差的微小变化造成的。如本文使用的，术语“大约”指示给定量的值，其可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定的技术节点，术语“大约”可以指示给定数量的值，该值在例如值的10-30％内变化(例如该值的±10％、±20％或±30％)。
本文使用的，术语“3D存储器器件”指代在横向的衬底上具有垂直向的存储器单元晶体管串(本文中称作“存储器串”的区域，例如NAND存储串)的半导体器件，以使得存储器串相对于衬底在垂直方向上延伸。如本文使用的，术语“垂直的/垂直地”指代额定地垂直于衬底的横向表面。
在制造具有先进技术(例如具有96层级或更多层级)的3D NAND存储器器件时，通常使用双层面架构，其包括两个堆叠的通道结构，所述通道结构可以通过层面间插头结构来进行电连接。在层面间插头结构形成之前，层面间接头处的窗口可以打开，以允许在架构的下部通道孔中执行各种处理。然而，由于单元尺寸的持续缩小，接头CD显著地减小，从而使层面间接头处的窗口变窄，使得用于这些过程的化学物质难以进入下部通道孔。
图1示出了示例性3D存储器器件100的横截面图。在制造工艺中，3D存储器器件100包括垂直地延伸穿过双层面存储器堆叠107(包括下部存储器层面107A和上部存储器层面107B)的NAND存储器串。下部和上部存储器层面107A和107B中的每一个存储器层面都包括多个对，每一对包括形成在衬底102上的电介质层106和导体层109(本文称为“导体/电介质层对”)。下部和上部存储器层面107A和107B被接头氧化物层103分开。包括上部通道孔124和下部通道孔122的通道结构是分别穿过上部存储器层面107B和下部存储器层面107A形成的，其中可以形成NAND存储器串。
衬底102包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其它合适的材料。在一些实施例中，衬底102是打薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任意组合来打薄。注意，图1中包括x轴和y轴，以进一步说明3D存储器器件100中的组件的空间关系。3D存储器器件100的衬底102包括在x方向(即，横向)横向延伸的两个横向表面(例如，顶部表面和底部表面)。如本文使用的，3D存储器器件(例如，3D存储器器件100)的一个组件(例如，层或器件)是在另一个组件(例如，层或器件)的“上面”、“上方”还是“下方”是相对于3D存储器器件(例如，衬底102)的衬底而言，当衬底在y方向(即，垂直方向)上位于3D存储器器件的最下部平面中时，在y方向上确定的。描述空间关系的相同概念适用于整个本公开内容。
每个“NAND”存储器串包括垂直地延伸穿过上部和下部存储器层面107B和107A的存储器膜110。存储器膜110包括隧穿层116、存储层114(也称为“电荷俘获层”)和阻挡层112。NAND存储器串还包括半导体通道118，半导体通道118通过在通道结构中填充半导体材料而形成。半导体插头105被提供在NAND存储器串的下部，其与半导体通道118相接触，并且用作由NAND存储器串的源极选择栅控制的通道。
在接头氧化物层103的位置处的圆柱形状的直径被表示为如图1所示的接头临界尺寸(CD)。接头CD的值可以直接影响各种化学物质可以从上部通道孔124穿过该接头到下部通道孔122的可能性，因为接头CD通常是通道结构上部的所有CD中最小的CD。传统技术面临窄接头CD的问题，因为沿着通道结构的侧壁的存储器膜(例如，存储器膜110)太厚，以至于它占据了接头CD处的大部分开口，因此使得材料难以进入通道结构的下部。例如，当用于蚀刻通道结构下部中的氧化硅的湿化学物质不能进入下部时，欠蚀刻可能导致通道结构下部的底部的多晶硅上的极厚层。在另一示例中，当用于在多晶硅半导体通道形成之后清洁多晶硅半导体通道的湿化学物质难以从下部去除时，过蚀刻可能导致对多晶硅的损坏。在应用干法蚀刻的又一示例中，窄的接头CD可能导致通道结构下部的底部的氧化物-氮化物-氧化物(ONO)膜的欠蚀刻。这可能进一步导致缺陷检测的失败，例如暗电压对比(DVC)失败。在半导体制造工艺中，这些情况都是不理想的。
根据本公开内容的各种实施例提供了一种用于增大接头CD的有效结构和方法。更具体地，在沉积存储器膜之前，至少一部分紧靠通道孔侧壁的氮化硅层被蚀刻，然后被氧化以形成原生氧化层。因此，与两个层面之间的接头相邻近的通道孔的CD可以增大，并且可以在架构的下部通道孔中执行进一步的过程。
图2A示出了根据本公开内容的一些实施例的具有增大的接头CD的示例性3D存储器器件200的横截面图。如图1中所示的3D存储器器件100，图2A中的3D存储器器件200还可以包括衬底202，该衬底202具有与图1中的衬底102相同或相似的特性和实现方式。因此，衬底102的描述可以类似地应用在本文，因此将不再重复。
3D存储器器件200可以是单片3D存储器器件的一部分。术语“单片”意指3D存储器器件的组件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片3D存储器器件，由于外围器件处理和存储阵列器件处理的复杂，制造会遇到额外的限制。例如，存储器阵列器件(例如，“NAND”存储器串)的制造受到与已经形成或将被形成在同一衬底上的外围器件相关联的热预算的限制。
可选地，3D存储器器件200可以是非单片3D存储器器件的一部分，其中组件(例如，外围器件和存储阵列器件)可以分别形成在不同的衬底上，然后例如以面对面的方式相键合。在一些实施例中，存储器阵列器件衬底(例如，衬底202)保持为键合的非单片3D存储器器件的衬底，并且外围器件(例如，包括用于有助于3D存储器器件200的操作的任何合适的数字、模拟和/或混合信号外围电路，例如页缓冲器、解码器和锁存器；未示出)被翻转并且面朝下朝向存储器阵列器件(例如，“NAND”存储器串)，用于混合键合。应当理解的是，在一些实施例中，存储器阵列器件衬底(例如，衬底202)被翻转并且面朝下朝向外围器件(未示出)，用于混合键合，使得在键合的非单片3D存储器器件中，存储器阵列器件在外围器件上方。存储器阵列器件衬底(例如，衬底202)可以是打薄的衬底(其不是键合的非单片3D存储器器件的衬底)，并且非单片3D存储器器件的后端工序(BEOL)互连可以被形成在打薄的存储器阵列器件衬底的背面。
根据本公开内容的实施例，3D存储器器件200是一种NAND闪存器件，其中存储单元以NAND存储器串阵列的形式提供，每个存储器串在衬底202上方垂直地进行延伸。每个NAND存储器串可以延伸穿过多个层的对，每对包括在制造工艺中在衬底202上形成的电介质层206和导体层209(本文称为“导体/电介质层对”)。图2A示出了双层面存储器堆叠207(包括下部存储器层面207A和上部存储器层面207B)，NAND存储器串垂直地延伸穿过该堆叠。存储器堆叠207中的导体/电介质层对的数量(例如，32、64、96、128或与本公开内容兼容的任何其它数量)可设定3D存储器器件200中的存储器单元的数量。如图2A中所示，下部和上部存储层207A和207B可以由接头氧化物层203分开。
在一些实施例中，在制造工艺的中间形成电介质堆叠(未示出)，该电介质堆叠包括多个层的对，每对包括电介质层(即电介质层206)和牺牲层。在制造工艺接近结束时，存储器堆叠207通过栅极替换工艺来替换电介质堆叠，该栅极替换工艺用导体层(即导体层209)替换每个牺牲层。在栅极替换之后，存储器堆叠207中的导体层209和电介质层206可以在垂直方向上交替，从而创建包括衬底202上的多个交替的导体层209和电介质层206的存储器堆叠。换句话说，除了在存储器堆叠的顶部和底部的那些导体层，每个导体层209可以由两侧的两个电介质层206相邻接，并且每个电介质层206可以由两侧的两个导体层209相邻接。导体层209可以各自具有相同的厚度或不同的厚度。类似地，电介质层206可以各自具有相同的厚度或不同的厚度。同样地，导体层209和电介质层206可以各自具有相同的厚度或不同的厚度。导体层209可以包括导体材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。电介质层206可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，绝缘层(未示出)形成在衬底202和存储器堆叠之间，并且包括电介质材料，例如氧化硅。
根据本公开内容的实施例，包括上部通道孔224和下部通道孔222的通道结构可以是分别穿过上部存储器层面207B和下部存储器层面207A形成的，其中可以形成NAND存储器串。“NAND”存储器串还可以包括存储器膜210，该存储器膜210垂直地延伸穿过上部和下部存储器层面207B和207A，并且沿着“NAND”存储器串的侧壁。存储器膜210可以包括隧穿层216、存储层214(也称为“电荷俘获层”)和阻挡层212。隧穿层216可以包括氧化硅、氮氧化硅或其任意组合。存储层214可以包括氮化硅、氮氧化硅、硅或其任意组合。阻挡层212可以包括氧化硅、氮氧化硅、高介电常数(高κ)电介质或其任意组合。在一个示例中，存储器膜210可以包括氧化硅/氧氮化硅/氧化硅(ONO)的复合层。
如图2A中所示，3D存储器器件200的“NAND”存储器串还可以包括半导体通道218，其可以通过在通道结构中填充半导体材料来形成。在一些实施例中，半导体通道218可以包括硅，例如非晶硅、多晶硅或单晶硅。在随后的工艺中，通道孔222和224的剩余空间可以部分或全部被填充有包括电介质材料(例如氧化硅)的填充层。类似于3D存储器器件100的通道结构，3D存储器器件200的通道结构也可以具有圆柱形状(例如，柱状)。根据一些实施例，填充层、半导体通道218、隧穿层216、存储层214和阻挡层212可以按此顺序从柱的中心向外表面径向地布置。
在一些实施例中，半导体插头205被提供在NAND存储器串的下部(例如，在下端)。如本文使用的，当衬底202位于3D存储器器件200的最下部平面中时，组件(例如，NAND存储器串)的“上端”是在y方向上远离衬底202的一端，而组件(例如，NAND存储器串)的“下端”是在y方向上靠近衬底202的一端。半导体插头205可以包括半导体材料，例如硅，其从衬底202沿任何合适的方向外延地生长。应当理解的是，在一些实施例中，半导体插头205包括单晶硅，与衬底202的材料相同。换句话说，半导体插头205可以包括与衬底202的材料相同的外延生长的半导体层。在一些实施例中，半导体插头205的一部分在衬底202的顶部表面上方，并且与半导体通道相接触。半导体插头205可以用作由NAND存储器串的源极选择栅控制的通道。
根据与本公开内容一致的实施例，阻挡层212可以是由电介质层206插入的不连续的阻挡层。如图2A中所示，阻挡层212可以包括多个小部分，沿着垂直方向的相邻近部分被电介质层206分开。在一些实施例中，所述小部分的数量可以等于沿着垂直方向的导体层209的数量。每个小部分在一端紧靠存储层214，在另一端紧靠导体层209的一层的一侧，并且位于该导体层209的被两个相邻近的电介质层206和该导体层209的一侧包围的凹槽中。不连续阻挡层212的每个小部分可以通过以下操作来形成：蚀刻紧靠通道结构的侧壁的牺牲层(其随后被导体层209代替)的一侧，然后通过氧化工艺形成氧化物层，例如热氧化或湿化学氧化(例如，使用含臭氧的化学物质)，这将在下面结合图3A-3F详细描述。
图2A所示的阻挡层212是完全不连续的，这意指阻挡层212的相邻近的小部分中没有一个是彼此相接触的。例如，在图2A中，小部分2121和小部分2122是阻挡层212的相邻近的小部分，并且它们被一个电介质层2061完全地分开，并且被存储层214覆盖。
根据与本公开内容一致的一些其它实施例，图2B所示的阻挡层212可以是部分不连续的，这意指至少两个相邻近的小部分(例如，小部分2121和2122)经由邻接垂直层2123被连接，该邻接垂直层2123从小部分突出并且覆盖位于两个相邻小部分之间的电介质层2061的一侧。邻接垂直层可以通过与形成不连续阻挡层212的小部分2121和2122的相同的氧化工艺来形成，并且可以由于在那些凹槽中形成小部分2121和2122之前蚀刻牺牲层而产生的浅凹槽而突出。在其它一些实施例中，可以经由一个或多个邻接垂直层连接多于两个相邻的小部分，例如三个、四个、五个、十个或全部小部分。图2B中的3D存储器器件250的其它部分类似于结合图2A描述的3D存储器器件200的那些部分，因此它们的位置和功能在本文不再重复。
回到图2A，在一些实施例中，其中电介质层206包括氧化硅，牺牲层包括氮化硅，阻挡层212可以包括氧化硅。应当理解的是，根据氧化工艺(例如，氮原子和离子从原生氧化物中去除的程度)，原生氧化物可以完全是氧化硅、完全是氮氧化硅、以及氧化硅和氮氧化硅的混合物。结果，在一些实施例中，阻挡层212包括氧化硅和氮氧化硅二者。
因为不连续的阻挡层212可以包括在双层面存储器堆叠207中的导体层209的凹槽中形成的多个小部分，所以从通道结构的侧壁突出的存储器膜210的总厚度可以显著减小，从而增大了下部通道孔222和上部通道孔224的CD以及在接头氧化物层203处或附近的接头CD。增大的接头窗口使得化学物质更容易在通道结构的下部中执行的各种工艺期间进入下部通道孔222，从而抑制如上文所述的过蚀刻和欠蚀刻的发生。
在一些实施例中，不连续的阻挡层212的通过在紧靠存储层214的一端与紧靠一个导体层209的一侧的另一端之间的水平宽度测量的厚度可以在大约4纳米与大约10纳米之间，例如在4纳米和10纳米之间(例如，4纳米、4.5纳米、5纳米、5.5纳米、6纳米、6.5纳米、7纳米、7.5纳米、8纳米、8.5纳米、9纳米、9.5纳米、10纳米，由这些值中的任何一个值以下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)。在一些实施例中，不连续的阻挡层212可以具有在大约6纳米与大约8纳米之间的厚度，这更接近阻挡层112(如图1所示)中的7纳米的厚度，因此在后续的制造工艺中不需要显著的改变。根据本公开内容，由于阻挡层212的部分可以形成在导体层209的凹槽中，所以下部通道孔222和上部通道孔224的CD以及在接头氧化物层203处或附近的接头CD可以具有阻挡层212的节省的厚度的两倍的增益，该增益的范围在大约8纳米和大约20纳米之间。与图1相比，CD和接头CD可以具有大约14纳米的增益。
尽管不连续地嵌入在导体层209的凹槽中，但是根据本公开内容的阻挡层212的阻隔能力不会变得比现有技术的阻挡层差，这是由于插入了电介质层206，电介质层206的侧面也可以提供阻隔能力。电介质层206可以包括类似于阻挡层212的电介质材料(例如，氧化硅、氮化硅、氮氧化硅或其任意组合)。因此，在本公开内容中，不连续的阻挡层212和电介质层206沿着通道结构的侧壁共同形成连续的阻挡层。
在一些实施例中，不连续的阻挡层212可以作为存储器膜210的一部分，垂直地并且沿着如图2A中所示的“NAND”存储器串的侧壁延伸穿过上部和下部存储层面207B和207A。这种配置具有防止通道结构的整个侧壁在随后的制造工艺中被蚀刻的优点。
在一些实施例中，不连续的阻挡层212的侧壁可以基本上与接头氧化物层203的侧壁齐平。这种配置使得有可能实现存储层214和/或隧穿层216在接头的CD区域中的厚度均匀性。结果，存储器膜210不太可能在接头的CD区域中破损，否则这将导致3D存储器器件200中的缺陷。本文使用的术语“齐平”描述了由两个相邻近的侧壁形成的表面的平坦性。当用于描述在不连续的阻挡层212的侧壁与接头氧化物层203的侧壁之间的相对位置时，术语“基本上”意指两个层的侧壁可以完全齐平或彼此之间具有不超过约±1纳米的小偏移(例如，±0.1纳米、±0.2纳米、±0.5纳米、±1纳米、由这些值中的任何一个值以下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)。这是因为有时制造工艺可能不够精确，无法使两层的侧壁彼此对齐。然而，只要获得本公开内容的预期结果，就不需要不同层的侧壁具有绝对的对齐。
在一些实施例中，不连续的阻挡层212的侧壁可以基本上与电介质层206的侧壁齐平。类似于上述实施例，这种配置使得有可能在横跨通道结构的整个垂直区域中实现存储层214和/或隧穿层216的厚度均匀性。结果，存储器膜210不太可能在通道结构中具有破损，否则这将导致3D存储器器件200中的缺陷。
图3A-3E示出了根据本公开内容的一些实施例的用于形成具有增大的接头CD的3D存储器器件300的示例性制造工艺。图4示出了根据本公开内容的一些实施例的用于形成具有增大的接头CD的3D存储器器件的示例性方法400的流程图。图3A-图3E和图4所示的3D存储器器件300的示例包括图1、图2A和图2B所示的3D存储器器件100、200和250。将一起描述图3A-图3E和图4。应当理解的是，方法400中示出的操作不是全面的，并且在任何示出的操作之前、之后或之间也可以执行其它操作。此外，一些操作可以同时执行，或以不同于图4所示的顺序执行。
参考图4，方法400开始于操作402，其中在衬底上形成电介质层面。衬底可以是硅衬底。电介质层面可以包括多个交替的牺牲层和电介质层。在一些实施例中，每个牺牲层包括氮化硅，每个电介质层包括氧化硅。
参考图3A，根据本公开内容的一些实施例，制造工艺期间的3D存储器器件300可以包括双层面电介质堆叠304(包括下部电介质堆叠304A和上部电介质堆叠304B)。下部电介质层面304A和上部电介质层面304B中的每一者都可以包括在硅衬底302上形成的多个电介质层306和牺牲层308对(本文称为“电介质层对”)。电介质层306和牺牲层308可以交替沉积在硅衬底302上。在一些实施例中，可以通过在形成电介质堆叠304之前在硅衬底302上沉积电介质材料(例如氧化硅)，或进行热氧化来在电介质堆叠304和硅衬底302之间形成绝缘层(未示出)。在一些实施例中，每个电介质层306包括氧化硅层，并且每个牺牲层308包括氮化硅层。电介质堆叠304可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任意组合。
方法400进行到操作404，如图4中所示，其中形成垂直地延伸穿过电介质层面的开口。如图3A中所示，通道孔320是垂直地延伸穿过电介质堆叠304形成的开口。通道孔320可以包括上部通道孔324和下部通道孔322。在一些实施例中，多个开口是穿过电介质堆叠304形成的，使得每个开口成为在后续工艺中生长单个NAND存储器串的位置。在一些实施例中，用于形成通道孔320的制造工艺包括湿法蚀刻和/或干法蚀刻，例如反应离子深蚀刻(DRIE)。在一些实施例中，通道孔320进一步延伸穿过硅衬底302的顶部。穿过电介质堆叠304的蚀刻工艺可以不停止在硅衬底302的顶部表面，并且可以继续蚀刻部分硅衬底302。在一些实施例中，在蚀刻穿过电介质堆叠304之后，使用单独的蚀刻工艺来蚀刻部分的硅衬底302。
在一些实施例中，半导体插头形成在开口的下部。半导体插头可以从开口下部中的衬底进行外延生长。在一些实施例中，半导体插头是外延生长的硅插头。如图3A中所示，可以通过利用从硅衬底302沿任何合适的方向(例如，从底部表面和/或侧表面)外延生长的单晶硅填充下部通道孔322的下部来形成硅插头305。外延生长的硅插头305的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任意组合。
方法400进行到操作406，如图4中所示，其中紧靠开口侧壁的牺牲层的一侧被蚀刻。因为牺牲层包括氮化硅，所以可以执行对氮化硅回蚀刻的蚀刻工艺，以便在双层面电介质堆叠中打开牺牲层的一个或多个凹槽。在一些实施例中，可以为每个牺牲层打开一个凹槽。
参考图3B，根据本公开内容的一些实施例，可以通过从紧靠开口侧壁的一侧对牺牲层308进行回蚀刻来打开凹槽311。每个凹槽311可以被两个相邻近的电介质层306和其一部分被蚀刻的牺牲层308的一侧包围。作为蚀刻工艺的一个示例，可以通过将包含蚀刻剂(例如磷酸(H3PO4))的溶液施加到3D存储器器件300，在制造工艺期间执行湿法蚀刻，该蚀刻剂对氮化硅的蚀刻速率比氧化硅快得多(例如快十倍以上)。因此，牺牲层308的侧面可以被蚀刻以产生位于相邻近的电介质层306之间的凹槽，例如图3B所示的凹槽311。应当理解的是，其它蚀刻方法，例如干法蚀刻，也可以用于产生凹槽，只要实现了本公开内容教导的预期结果。凹槽是在其处随后可以形成不连续的阻挡层312的小部分的位置。
在一些实施例中，牺牲层308中的凹槽的水平深度被控制在大约1纳米与大约4纳米之间，例如在1纳米和4纳米之间(例如，1纳米、1.5纳米、2纳米、2.5纳米、3纳米、3.5纳米、4纳米，由这些值中的任何一个值以下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)。所述深度可以通过蚀刻的持续时间来控制，因为特定溶液或蚀刻剂对氮化硅的蚀刻速率是已知的或可以通过实验来确定。例如，在给定温度下(例如，在150℃至180℃的范围内)，磷酸可以具有约1纳米到约10纳米/分钟的蚀刻速率。因此，蚀刻牺牲层308达3纳米可能需要大约18秒到3分钟。
方法400进行到操作408，如图4所示，其中在牺牲层被蚀刻的位置形成不连续的阻挡层。阻挡层可以包括至少一些牺牲层的原生氧化物。在一些实施例中，为了形成不连续的阻挡层，紧靠开口侧壁的牺牲层的部分被氧化成原生氧化物。阻挡层可以通过热氧化或湿化学氧化形成。在一些实施例中，阻挡层的厚度在约4纳米和约10纳米之间，例如7纳米。阻挡层与插入的电介质层一起，可以沿着通道结构的侧壁形成连续的阻挡层。
参考图3C，根据本公开内容的一些实施例，阻挡层312可以形成在牺牲层308被蚀刻的位置。这些位置是通过蚀刻打开的凹槽311，如图3B中所示。因为凹槽311被电介质层306插入并且不是连续的，所以在其中形成的阻挡层312也是不连续的，并且可以包括多个小部分，沿着垂直方向的相邻近的部分被电介质层306分开。在一些实施例中，所述小部分的数量可以等于沿着垂直方向的牺牲层308的数量。每个小部分在一端紧靠存储层314(在图3D中示出)，在另一端紧靠牺牲层308的一层的一侧(以及随后取代牺牲层308的导体层309)，并且位于牺牲层308的凹槽中。
在一些实施例中，阻挡层312的相邻近的小部分中没有一个是彼此相接触的，因此如以上结合图2A所讨论的，阻挡层312是完全不连续的。在一些其它实施例中，通过从小部分突出并且覆盖位于两个相邻近的小部分之间的电介质层的一侧的邻接垂直层(图3C中未示出)来连接至少两个相邻的小部分，因此如以上结合图2B所讨论的，阻挡层312是部分不连续的。
在一些实施例中，不连续的阻挡层312的厚度可以在大约4纳米和大约10纳米之间，例如在4纳米和10纳米之间(例如，4纳米、4.5纳米、5纳米、5.5纳米、6纳米、6.5纳米、7纳米、7.5纳米、8纳米、8.5纳米、9纳米、9.5纳米、10纳米，由这些值中的任何一个值以下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)。在其它实施例中，不连续的阻挡层312可以具有在大约6纳米和大约8纳米之间的厚度，这更接近阻挡层112(如图1中所示)中的7纳米的厚度，因此在后续的制造工艺中不需要显著的改变。类似于3D存储器器件200，通过方法400制造的3D存储器器件中的通道孔的CD和接头CD可以具有阻挡层312的节省的厚度的两倍的增益，该增益的范围在大约8纳米和大约20纳米之间。与图1相比，CD和接头CD可以具有大约14纳米的增益。
根据本公开内容，不连续的阻挡层312的小部分可以通过氧化牺牲层308的被蚀刻的一侧来形成，以便形成厚度在上述范围内的原生氧化物。在一些实施例中，紧靠凹槽311的牺牲层308的部分的原生氧化物是通过热氧化工艺被氧化的。使用分子氧作为氧化剂的干氧化或使用水蒸气作为氧化剂的湿氧化均可以用于在例如不大于约850℃的温度下形成原生氧化物。在一些实施例中，热氧化在约500℃至约850℃之间进行，例如在500℃至850℃之间(例如，500℃、550℃、600℃、650℃、700℃、750℃、800℃、850℃，由这些值中的任何一个值以下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)。在一些实施例中，热氧化在大约700℃下进行，例如700℃。由于热氧化结合了从电介质堆叠304消耗的硅和从周围环境供应的氧，不连续的阻挡层312的小部分可以从其被蚀刻侧生长到牺牲层308的末端并且朝向通道孔320，导致部分原生氧化物层厚度位于形成凹槽311的位置上和部分牺牲层308内部。所得原生氧化物层的厚度可以通过热氧化温度和/或时间来控制，其示例已经在上面描述过。在一个示例中，被氧化的牺牲层308的顶端可以具有大约3纳米至大约6纳米的厚度(例如，3纳米、3.5纳米、4纳米、4.5纳米、5纳米、5.5纳米、6纳米，由这些值中的任何一个值以下端限定的任何范围，或由这些值中的任何两个值限定的任何范围)，使得当牺牲层308中的凹槽311的水平深度被控制在大约1纳米和大约4纳米之间时，所得的原生氧化物层可以具有大约4纳米和大约10纳米之间的厚度。
在一些实施例中，紧靠凹槽311的牺牲层308的各部分的原生氧化物是通过湿化学氧化工艺被氧化的。包括臭氧的湿化学物质可以用于氧化牺牲层308的紧靠凹槽311的部分以形成原生氧化物。在一些实施例中，湿化学物质是氢氟酸和臭氧的混合物(例如，FOM)。例如，氢氟酸在超纯水中的浓度为49％。所得原生氧化物层的厚度可以通过湿化学成分、温度和/或时间来控制。应当理解的是，不连续的阻挡层312的小部分可以使用任何其它合适的工艺形成，例如原位蒸汽产生(ISSG)工艺，该工艺使用氧气和氢气来产生蒸汽形式的水。
在一些实施例中，牺牲层308包括氮化硅，电介质层306包括氧化硅。牺牲层308中的氮化硅的氧化可以产生氮氧化硅，其可以与氧化硅一起保留在不连续的阻挡层312中，或使用任何合适的工艺从不连续的阻挡层312中部分或全部去除。然而，不连续的阻挡层312和电介质层306可以沿着通道结构的侧壁共同形成连续的阻挡层。
根据本公开内容的一些实施例，如图3C所示，不连续的阻挡层312可以垂直地穿过上部和下部电介质层面304B和304A二者和并且沿着NAND存储器串的侧壁进行延伸。这种配置具有防止通道结构的整个侧壁在随后的制造工艺中被蚀刻的优点。
在一些实施例中，可以形成不连续的阻挡层312，使得其侧壁基本上与接头氧化物层303的侧壁齐平。这种配置使得有可能在接头CD区域中实现存储层314(在图3D中示出)和/或隧穿层316(在图3D中示出)的厚度均匀性。结果，存储器膜310(在图3D中示出)不太可能在接头的CD区域中具有破损，否则这将导致3D存储器器件300中的缺陷。
在一些实施例中，可以形成不连续的阻挡层312，使得其侧壁可以基本上与电介质层206的侧壁齐平。类似于上述实施例，这种配置使得有可能在横跨通道结构的整个垂直区域中实现存储层314和/或隧穿层316的厚度均匀性。结果，存储器膜310不太可能在通道结构中具有破损，否则这将导致3D存储器器件300中的缺陷。
方法400进行到操作410，如图4中所示，其中阻挡层、存储层和隧穿层随后以此顺序被形成在不连续的阻挡层和插入的电介质层上并且沿着开口的侧壁。在一些实施例中，为了形成存储层，在不连续的阻挡层和插入的电介质层上沉积氮化硅层或氮氧化硅层。
参考图3D，存储器膜310(包括不连续的阻挡层312、存储层314和隧穿层316)是沿着通道孔320的侧壁形成的(如图3A所示)。存储层314(例如，氮化硅层或氮氧化硅层)和隧穿层316(例如，氧化硅层)可以随后使用一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其它合适的工艺或其任意组合，来在不连续的阻挡层312和插入的电介质层306上依次沉积。在一些实施例中，氮化硅层或氮氧化硅层沉积在不连续的阻挡层312上，并且作为存储层314插入电介质层306。在一些实施例中，存储器膜310可以完全覆盖通道孔320的侧壁。
方法400进行到操作412，如图4中所示，其中随后在隧穿层上形成半导体通道。
如图3E中所示，可以使用一种或多种薄膜沉积工艺，例如CVD、PVD、ALD、电镀、化学镀或其任意组合，在存储器膜310的隧穿层316上形成半导体通道318。在一些实施例中，半导体通道318包括多晶硅。在一些实施例中，可以使用一种或多种薄膜沉积工艺，例如CVD、PVD、ALD、电镀、化学镀或其任意组合，在通道孔320中形成覆盖层(未示出)，例如氧化硅层，以完全或部分填充通道孔320的剩余空间。如图3D中所示，由此形成包括不连续的阻挡层312、存储层314、隧穿层316、半导体通道318和覆盖层的通道结构。不连续的阻挡层312可以是与电介质堆叠304的交替的电介质层306和308相接触的通道结构的最外层。在本公开内容中，存储层314也可以与电介质堆叠304的交替的电介质层306和308相接触。
如图3F所示，在形成如图3A-3E所示的NAND存储器串之后，可以通过用导体层309替换下部电介质层面304A和上部电介质层面304B中的牺牲层308来形成双层面存储器堆叠307。存储器堆叠307可以包括交替的导体层309和电介质层，并且可以通过用导体层309替换电介质堆叠304中的牺牲层308来形成。在一些实施例中，为了形成存储器堆叠307，缝隙开口(例如，栅线缝隙)可以穿过电介质堆叠304来形成，可以通过穿过缝隙开口施加蚀刻剂来蚀刻电介质堆叠304中的牺牲层308，以形成多个横向凹槽，并且可以在横向凹槽中沉积导体层309。在一些实施例中，在形成存储器堆叠307时，电介质堆叠304的第一电介质层被蚀刻，直到被原生氧化物层停止。
根据本公开内容的一个方面，公开了一种3D存储器器件，其包括衬底、在衬底上具有多个交替的导体层和电介质层的存储器堆叠，以及存储器串，其垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。
在一些实施例中，不连续的阻挡层包括一个或多个部分，并且至少一个部分位于导体层的凹槽中，并且被相邻近的的电介质层和导体层的一侧包围。
在一些实施例中，不连续的阻挡层是完全不连续的。
在一些实施例中，不连续的阻挡层是部分不连续的。
在一些实施例中，不连续的阻挡层的厚度在大约4纳米和大约10纳米之间。
在一些实施例中，存储器膜还包括存储层和隧穿层。
在一些实施例中，不连续的阻挡层和电介质层中的至少一层包括氧化硅。
在一些实施例中，存储器堆叠包括由接头氧化物层分隔的上部层面和下部层面。不连续的阻挡层延伸穿过上部层面和下部层面，并且不连续的阻挡层的侧壁基本上与接头氧化物层的侧壁齐平。
在一些实施例中，不连续的阻挡层的侧壁基本上与电介质层的侧壁齐平。
根据本公开内容的另一方面，公开了一种3D存储器器件，其包括衬底、在衬底上具有多个交替的导体层和电介质层的存储器堆叠，以及存储器串，其垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。不连续的阻挡层具有多个部分，并且相邻近的部分中没有任何相邻近的部分彼此相接触。
在一些实施例中，不连续的阻挡层的厚度在大约4纳米和大约10纳米之间。
在一些实施例中，存储器膜还包括存储层和隧穿层。
在一些实施例中，不连续的阻挡层和电介质层中的至少一者包括氧化硅。
在一些实施例中，存储器堆叠包括由接头氧化物层分隔的上部层面和下部层面。不连续的阻挡层延伸穿过上部层面和下部层面，并且不连续的阻挡层的侧壁基本上与接头氧化物层的侧壁齐平。
在一些实施例中，不连续的阻挡层的侧壁基本上与电介质层的侧壁齐平。
根据本公开内容的另一方面，公开了一种用于形成3D存储器器件的方法。在衬底上形成包括交替的牺牲层和电介质层的电介质层面。形成垂直地延伸穿过第一电介质层面的开口。牺牲层的紧靠开口的侧壁的一侧被蚀刻。在牺牲层被蚀刻的位置形成不连续的阻挡层。随后在不连续的阻挡层和插入的电介质层上形成存储层、隧穿层和半导体通道。
在一些实施例中，不连续的层包括一个或多个部分，并且至少一个部分形成在导体层的凹槽中，并且被相邻近的的电介质层和导体层的一侧包围。
在一些实施例中，不连续的阻挡层是完全不连续的。
在一些实施例中，不连续的阻挡层是部分不连续的。
在一些实施例中，通过用导体层替换电介质堆叠中的牺牲层来形成具有交替的导体层和电介质层的存储器堆叠。
在一些实施例中，牺牲层的紧靠开口侧壁的侧面被蚀刻大约1纳米到4纳米。
在一些实施例中，形成不连续的阻挡层包括对牺牲层的被蚀刻侧进行氧化。
在一些实施例中，不连续的阻挡层由热氧化或湿化学氧化中的一者形成。
在一些实施例中，被氧化的牺牲层的厚度为约3纳米到约6纳米。
在一些实施例中，不连续的阻挡层的厚度在大约4纳米和大约10纳米之间。
在一些实施例中，不连续的阻挡层和电介质层中的至少一者包括氧化硅。
在一些实施例中，牺牲层包括氮化硅。
在一些实施例中，用于形成3D存储器器件的方法还包括，在蚀刻牺牲层的侧面之前，在开口的下部形成半导体插头。
在一些实施例中，电介质面层包括由接头氧化物层分开的上部层面和下部层面。不连续的阻挡层延伸穿过上部层面和下部层面，并且不连续的阻挡层的侧壁基本上与接头氧化物层的侧壁齐平。
在一些实施例中，不连续的阻挡层的侧壁基本上与电介质层的侧壁齐平。
特定实施例的前述描述将如此揭示本公开内容的一般性质，以至于在不偏离本公开内容的一般概念的情况下，其它人可以通过应用本领域技术内的知识，容易地修改和/或适应这些特定实施例的各种应用，而无需过度的实验。因此，基于本文给出的教导和指导，这种适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解的是，本文的术语或措辞是出于描述而非限制的目的，以使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于说明特定功能及其关系的实现的功能构建框描述了本公开内容的实施例。为了描述的方便，本文任意定义了这些功能构建框的边界。只要适当地执行指定的功能及其关系，就可以定义替代边界。
概述和摘要部分可以阐述如发明人所设想的本公开内容的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同物来定义。

Claims (27)

1.一种三维(3D)存储器器件，所述3D存储器器件包括：
衬底；
存储器堆叠，其包括在所述衬底上的多个交替的导体层和电介质层；以及
存储器串，其垂直地延伸穿过所述存储器堆叠，并且包括沿着所述存储器串的侧壁的存储器膜，
其中，所述存储器堆叠包括由接头氧化物层分开的上部层面和下部层面，所述存储器膜在所述上部层面和所述下部层面中包括被所述电介质层隔开的不连续的阻挡层，并且在所述上部层面和所述下部层面中的所述不连续的阻挡层的内侧壁基本上与所述接头氧化物层的内侧壁齐平，
其中，所述不连续的阻挡层包括氧化硅、氮氧化硅、高介电常数电介质或其任意组合。
2.根据权利要求1所述的3D存储器器件，其中，所述不连续的阻挡层包括一个或多个部分，并且
其中，至少一个部分位于导体层的凹槽中，并且被相邻近的电介质层和所述导体层的侧面包围。
3.根据权利要求1或2所述的3D存储器器件，其中，所述不连续的阻挡层是完全不连续的。
4.根据权利要求1或2所述的3D存储器器件，其中，所述不连续的阻挡层是部分不连续的。
5.根据权利要求1或2所述的3D存储器器件，其中，所述不连续的阻挡层的厚度在4纳米和10纳米之间。
6.根据权利要求1或2所述的3D存储器器件，其中，所述存储器膜还包括存储层和隧穿层。
7.根据权利要求1或2所述的3D存储器器件，其中，所述不连续的阻挡层和所述电介质层中的至少一者包括氧化硅。
8.根据权利要求1所述的3D存储器器件，其中，所述不连续的阻挡层的内侧壁基本上与所述电介质层的内侧壁齐平。
9.一种三维(3D)存储器器件，所述3D存储器器件包括：
衬底；
存储器堆叠，其包括在所述衬底上的多个交替的导体层和电介质层；以及
存储器串，其垂直地延伸穿过所述存储器堆叠，并且包括沿着所述存储器串的侧壁的存储器膜，
其中，所述存储器堆叠包括由接头氧化物层分开的上部层面和下部层面，所述存储器膜在所述上部层面和所述下部层面中包括被所述电介质层隔开的不连续的阻挡层，
其中，所述不连续的阻挡层包括多个部分，并且
其中，所述不连续的阻挡层的所述多个部分中的任何相邻部分都不接触，
其中，所述不连续的阻挡层的内侧壁基本上与所述接头氧化物层的内侧壁齐平，
其中，所述不连续的阻挡层包括氧化硅、氮氧化硅、高介电常数电介质或其任意组合。
10.根据权利要求9所述的3D存储器器件，其中，所述不连续的阻挡层的厚度在4纳米和10纳米之间。
11.根据权利要求9或10所述的3D存储器器件，其中，所述存储器膜还包括存储层和隧穿层。
12.根据权利要求9或10所述的3D存储器器件，其中，所述不连续的阻挡层和所述电介质层中的至少一者包括氧化硅。
13.一种用于形成三维(3D)存储器器件的方法，所述方法包括：
在衬底上形成包括交替的牺牲层和电介质层的电介质层面；
形成垂直地延伸穿过所述电介质层面的开口；
对紧靠所述开口的侧壁的、所述牺牲层的侧面进行蚀刻；
在所述牺牲层被蚀刻的位置处形成不连续的阻挡层；以及
随后在所述不连续的阻挡层和所述不连续的阻挡层之间的所述电介质层上形成存储层、隧穿层和半导体通道，
其中，所述不连续的阻挡层包括氧化硅、氮氧化硅、高介电常数电介质或其任意组合。
14.根据权利要求13所述的方法，还包括：
通过用导体层替换在所述电介质层面中的所述牺牲层，来形成包括交替的导体层和所述电介质层的存储器堆叠。
15.根据权利要求14所述的方法，其中，所述不连续的阻挡层包括一个或多个部分，并且
其中，至少一个部分是在所述导体层的凹槽中形成的，并且被相邻近的电介质层和所述导体层的侧面包围。
16.根据权利要求13-15中任一项所述的方法，其中，所述不连续的阻挡层是完全不连续的。
17.根据权利要求13-15中任一项所述的方法，其中，所述不连续的阻挡层是部分不连续的。
18.根据权利要求13-15中任一项所述的方法，其中，紧靠所述开口的侧壁的、所述牺牲层的侧面被蚀刻达1纳米到4纳米。
19.根据权利要求13-15中任一项所述的方法，其中，形成所述不连续的阻挡层包括对所述牺牲层的被蚀刻的侧面进行氧化。
20.根据权利要求19所述的方法，其中，所述不连续的阻挡层是通过热氧化或湿化学氧化中的一者形成的。
21.根据权利要求19所述的方法，其中，所述牺牲层的被氧化的厚度为3纳米到6纳米。
22.根据权利要求13-15中任一项所述的方法，其中，所述不连续的阻挡层的厚度在4纳米和10纳米之间。
23.根据权利要求13-15中任一项所述的方法，其中，所述不连续的阻挡层和所述电介质层中的至少一者包括氧化硅。
24.根据权利要求13-15中任一项所述的方法，其中，所述牺牲层包括氮化硅。
25.根据权利要求13-15中任一项所述的方法，还包括：在对所述牺牲层的侧面进行蚀刻之前，在所述开口的下部形成半导体插头。
26.根据权利要求13-15中任一项所述的方法，其中，所述电介质层面包括由接头氧化物层分开的上部层面和下部层面，
其中，所述不连续的阻挡层也由所述接头氧化物层分开，并且
其中，所述不连续的阻挡层的内侧壁基本上与所述接头氧化物层的内侧壁齐平。
27.根据权利要求26所述的方法，其中，所述不连续的阻挡层的内侧壁基本上与所述电介质层的内侧壁齐平。
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