KR101729330B1 - 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법 - Google Patents
매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법 Download PDFInfo
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Abstract
본 발명의 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법은, 기판 상에 소자분리막으로 한정된 활성 영역내에 게이트 트렌치를 형성하는 단계; 게이트 트렌치를 일부 매립하는 매몰된 게이트를 형성하는 단계; 매몰된 게이트 및 게이트 트렌치를 캡핑막으로 매립하는 단계; 캡핑막을 식각하여 매몰된 게이트 사이의 활성 영역을 선택적으로 노출시키는 콘택홀을 형성하는 단계; 활성 영역의 측면을 일부 노출시키는 리세스 공정을 진행하는 단계; 콘택홀을 포함하는 기판 상에 스페이서 물질막을 형성하는 단계; 노출된 활성 영역의 측면의 형상을 따라 굴곡을 가지게 형성된 스페이서 물질막 위에 도전성막을 형성하는 단계; 도전성막을 산화시켜 완만한 표면을 가지는 산화막으로 변환하는 단계; 산화막 및 스페이서 물질막을 식각하여 활성 영역의 상부 표면을 노출시키는 스페이서막을 형성하는 단계; 콘택홀을 매립하는 콘택 플러그를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
최근 모바일 기기의 보급이 확대되고 디지털 가전제품이 점점 소형화됨에 따라, 모바일 기기나 디지털 가전제품을 구성하는 반도체소자의 집적도도 급격하게 증가하고 있다. 특히 디램(DRAM) 소자나 플래시 메모리소자의 경우, 한정된 공간 내에 보다 많은 양의 정보들을 저장하기 위한 시도가 다양하게 이루어지고 있다. 일반적으로 디램 소자는 트랜지스터와 커패시터로 구성되는데, 트랜지스터는 실리콘반도체기판에 형성되고 그 위에 커패시터가 배치되는 적층형 구조를 갖는다.
트랜지스터와 커패시터와의 전기적 연결을 위해 하부의 트랜지스터의 소스영역과 상부의 커패시터의 하부전극 사이에는 스토리지노드 컨택이 배치된다. 또한 트랜지스터의 드레인영역은 비트라인 컨택을 통해 비트라인과 전기적으로 연결된다. 이와 같이 플래너(planar) 구조의 트랜지스터와, 그 위에 커패시터를 배치시키는 구조에 있어서, 트랜지스터와 커패시터 사이에는 워드라인, 비트라인과 같은 신호전송을 위한 막들이 배치되는데, 이 막들이 차지하는 공간으로 인해 커패시터의 용량을 증대시키는데 한계를 나타내고 있는 실정이다. 더욱이 플래너 구조의 트랜지스터는 게이트 폭이 40nm 이하로 좁아지면, 보다 많은 전력이 소모되고 소스영역과 드레인영역 사이에서의 누설전류인 바디 커런트(body current)의 양이 급격하게 증가한다는 문제가 있다.
이러한 플래너 구조의 트랜지스터의 문제점을 해소하기 위해 반도체 기판 내에 형성된 트렌치와 중첩하여 게이트를 형성하는 리세스 게이트(recess gate)가 제안되어 적용하고 있다. 리세스 게이트는 통상의 플래너 구조의 트랜지스터에 비하여 유효 채널 길이가 증가하여 단채널 효과 및 누설전류를 감소시킬 수 있다. 그러나 리세스 게이트는 워드라인과 비트라인이 오버랩(overlap)되고, 워드라인 스페이서에 의해 워드라인과 비트라인이 분리되는 구조를 가진다. 이에 따라 워드라인 및 비트라인의 오버랩에 의해 기생 캐패시턴스 값이 증가하는 문제가 있다. 기생 캐패시턴스 값이 증가하면 비트라인 센싱 마진(sensing margin)을 확보하기 위한 셀 캐패시턴스 값이 감소하여 반도체 소자의 리프레시 특성을 저하되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 매몰된 게이트를 갖는 반도체 소자를 형성하는 과정에서 콘택 플러그 형성시 유발되는 보잉 프로파일(bowing profile)을 보상하여 균일한 표면으로 형성할 수 있는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법을 제공하는데 있다.
본 발명의 실시예에 따른 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법은, 기판 상에 소자분리막으로 한정된 활성 영역내에 게이트 트렌치를 형성하는 단계; 상기 게이트 트렌치를 일부 매립하는 매몰된 게이트를 형성하는 단계; 상기 매몰된 게이트 및 게이트 트렌치를 캡핑막으로 매립하는 단계; 상기 캡핑막을 식각하여 상기 매몰된 게이트 사이의 활성 영역을 선택적으로 노출시키는 콘택홀을 형성하는 단계; 상기 활성 영역의 측면을 일부 노출시키는 리세스 공정을 진행하는 단계; 상기 콘택홀을 포함하는 기판 상에 스페이서 물질막을 형성하는 단계; 상기 노출된 활성 영역의 측면의 형상을 따라 굴곡을 가지게 형성된 스페이서 물질막 위에 도전성막을 형성하는 단계; 상기 도전성막을 산화시켜 완만한 표면을 가지는 산화막으로 변환하는 단계; 상기 산화막 및 스페이서 물질막을 식각하여 활성 영역의 상부 표면을 노출시키는 스페이서막을 형성하는 단계; 및 상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 캡핑막 및 스페이서 물질막은 동일한 물질로 형성하고, 질화물막을 포함하여 형성할 수 있다.
상기 콘택홀을 형성하는 단계는, 상기 캡핑층 상에 콘택플러그가 형성될 영역을 선택적으로 노출하는 오픈 영역이 구비된 레지스트 패턴을 형성하는 단계; 및 상기 레지스트 패턴을 식각마스크로 상기 오픈 영역에 의해 노출된 부분을 식각하여 콘택홀을 형성하는 단계를 포함한다.
상기 콘택홀을 형성하는 단계에서 상기 활성 영역이 노출된 표면으로부터 제1 두께만큼 식각되어 상기 활성 영역을 둘러싸는 상기 소자분리막의 측면 일부가 노출된다.
상기 리세스 공정은 비.오.이(BOE) 용액을 1초 내지 50초 동안 공급하여 상기 활성 영역을 둘러싸는 상기 소자분리막을 상기 활성 영역의 외측 방향으로 리세스시킨다.
상기 도전성막은 폴리실리콘막을 포함하여 수Å의 두께로 형성하는 것이 바람직하다.
상기 산화막으로 변환하는 단계는, 상기 도전성막 상에 열을 가하면서 산소(O2) 가스 또는 수분(H2O)을 공급하여 상기 도전막을 산화시킨다.
본 발명에 따르면, 콘택홀 형성시 콘택홀의 바닥 부분의 폭을 넓히는 리세스 공정을 도입하여 콘택 플러그와 접촉할 활성 영역이 노출되지 않는 문제를 개선할 수 있다. 또한 콘택홀 측벽에 부착되는 스페이서를 형성하기 위한 스페이서 물질막 증착 공정에 산화 공정을 도입하여 완만한 형상으로 구현함으로써 보잉 프로파일 발생을 방지할 수 있다.
도 1a 내지 도 11은 본 발명의 실시예에 따른 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 11은 본 발명의 실시예에 따른 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100) 내에 게이트 트렌치(115)를 형성한다. 여기서 도 1b는 도 1a의 활성 영역(120)의 일부분을 A-A' 방향으로 잘라내 나타내어 보인 단면도이다. 이하 이에 대한 설명은 생략하기로 한다.
게이트 트렌치(115)는 소자분리막(105)으로 둘러싸인 활성 영역(120) 내에 형성되어 있으며, 활성영역(120)을 가로지르는 라인(line) 형상으로 구성할 수 있다. 비록 도면에 도시하지는 않았지만, 게이트 트렌치(115)가 라인 형상으로 형성되면서 활성 영역(120)을 둘러싸고 있는 소자분리막(105) 내에도 게이트 트렌치(115)가 배치된다. 게이트 트렌치(115)의 노출면은 게이트 절연막(미도시함)을 더 포함하여 형성되며, 게이트 절연막은 열 산화 공정을 진행하여 산화막으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 소자분리막(105)은 활성 영역(120)을 인접하는 활성 영역과 분리하기 위해 절연 물질로 형성하며, 예를 들어, 스핀 온 절연막(SOD; Spin on dielectric)으로 형성할 수 있으나 이에 한정되는 것은 아니다. 게이트 트렌치(115) 상에 형성된 마스크막 패턴(110)은 식각배리어막으로 게이트 트렌치(115)가 형성되는 영역을 제외한 나머지 영역을 차단한다. 마스크막 패턴(110)은 TEOS(Tetra Ethyl ortho silicate)막을 포함하여 형성할 수 있다.
도 2a 및 도 2b를 참조하면, 게이트 트렌치(115)를 일부 매립하는 매몰된 게이트(125)를 형성한다. 이를 위해 먼저, 게이트 트렌치(115) 위에 형성된 게이트 절연막(미도시함) 상에 게이트 트렌치(115)를 모두 매립하는 두께로 게이트 전극을 형성한다. 게이트 전극은 티타늄나이트라이드(TiN)막 또는 텅스텐(W)막을 각각 단일막으로 형성거나 배리어 금속막으로 티타늄나이트라이드(TiN)막, 게이트 금속막으로 텅스텐(W)막이 적층된 구조로 형성할 수 있다. 다음에 게이트 전극을 리세스하여 게이트 트렌치(115) 내에 일부 두께만 남기고 제거하여 게이트 트렌치(115)를 일부 매립하는 매몰된 게이트(125)을 형성한다. 리세스 공정은 에치백(etch back) 공정으로 진행할 수 있다. 리세스 공정을 진행하는 과정에서 게이트 트렌치(115)가 형성되는 영역을 제외한 나머지 영역을 차단하고 있는 마스크막 패턴(110)이 함께 식각되어 표면으로부터 제1 두께(d1)만큼 리세스된 두께가 반도체 기판(100) 상에 남게 된다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100) 상에 캡핑층(130)을 형성한다. 캡핑층(130)은 이후 매몰된 게이트(125) 사이에 형성될 콘택홀(contact hole)을 형성하기 위한 식각 공정에서 매몰된 게이트(125)를 보호하는 보호막 역할을 한다. 캡핑층(130)은 식각 공정에서 사용할 식각 소스에 식각 선택비를 가지는 물질로 형성하며, 예컨대 질화물(nitride)막을 포함하여 형성할 수 있으나 이에 한정되는 것은 아니다. 이 경우 캡핑층(130)은 매몰된 게이트(125)를 제외한 게이트 트렌치(115)를 매립할 수 있을 정도의 두께로 형성하는 것이 바람직하다.
도 4a 및 도 4b를 참조하면, 캡핑층(130) 상에 콘택플러그가 형성될 영역을 한정하는 레지스트 패턴(135)을 형성한다. 레지스트 패턴(135)은 매몰된 게이트(125) 사이에 배치되는 콘택 플러그가 형성될 영역을 선택적으로 노출하는 오픈 영역(140)을 포함한다. 그리고 이 오픈 영역(140)을 제외한 나머지 부분의 캡핑층(130)은 레지스트 패턴(135)에 의해 덮여 있다.
도 5a 및 도 5b를 참조하면, 레지스트 패턴(135)을 식각 마스크로 오픈 영역(도 4a 및 도 4b의 140)에 의해 노출된 부분을 식각하여 매몰된 게이트(125) 사이의 활성 영역(120) 표면을 노출시키는 콘택홀(145)을 형성하는 식각 공정을 진행한다. 콘택홀(145)을 형성하기 위해 진행하는 식각 공정에서 활성 영역(120)은 노출된 표면으로부터 제1 두께(d2)만큼 식각된다. 그러면 도 5a의 활성 영역(120)을 A-A' 방향으로 잘라내 나타내어 보인 단면도인 도 5b에 도시한 바와 같이, 활성 영역(120)이 노출된 표면으로부터 제1 두께(d2)만큼 식각됨에 따라 소자분리막(105)의 측면 일부가 노출된다.
도 6a 및 도 6b를 참조하면, 리세스 공정을 진행하여 콘택홀(145) 바닥 부분에서 활성 영역(120)의 측면 일부를 노출시킨다. 구체적으로, 콘택홀을 형성하기 위한 식각 공정에서 경사(slope) 형상으로 식각되는 식각 특성에 의해 콘택홀의 입구 부분보다 콘택홀의 바닥 부분으로 갈수록 상대적으로 좁은 폭으로 형성된다. 즉, 콘택홀의 입구 부분에서는 최종선폭(Top FICD: Top Final Inspection Critical Dimension)을 만족하는 반면, 콘택홀의 바닥 부분으로 갈수록 입구 부분보다 상대적으로 좁은 폭으로 형성됨에 따라 콘택 플러그가 연결될 활성 영역이 노출되지 않는(not open) 문제가 발생할 수 있다. 이에 따라 콘택홀의 바닥 부분에서 활성 영역이 노출되지 않는 것을 방지하기 위해 바닥 부분에서 최종선폭(Bottom FICD)을 확보하는 것이 요구된다. 이를 위해 콘택홀 바닥부의 최종선폭(FICD)의 폭을 확장시키는 리세스 공정을 진행한다.
리세스 공정은 습식 세정 방법을 진행하여 수행할 수 있다. 습식 세정은 불화암모늄(NH4F)용액 및 불산(HF) 용액의 혼합 용액을 포함하는 비.오.이(BOE; Buffered Oxide Etchant) 용액을 1초 내지 50초 동안 공급하여 진행한다. 비.오.이(BOE) 용액은 실리콘옥사이드 화합물과의 반응성이 좋아 산화물계로 구성된 소자분리막(105) 및 마스크막 패턴(110)을 도 6b에 도시한 바와 같이, 활성 영역(120)의 외측 방향(r)으로 리세스시킨다. 여기서 캡핑층(130)은 비.오.이(BOE) 용액과 반응하지 않아 리세스 공정을 진행하는 과정에서 매몰된 게이트(125)의 손상을 방지할 수 있다. 소자분리막(105) 및 마스크막 패턴(110)이 외측 방향으로 리세스됨에 따라 활성 영역(120)의 측면 일부가 표면이 노출되어 활성 영역(120)은 제1 높이(H)만큼 돌출된 형상으로 형성된다. 그리고 이러한 리세스 공정으로 활성 영역(120)의 외측 방향(r)으로 소자분리막(105) 및 마스크막 패턴(110)을 식각하여 콘택홀(145)의 바닥 부분의 최종선폭이 리세스된 두께만큼 확장된다.
이하 도면에서는 활성 영역(120)을 A-A' 방향으로 잘라내어 나타내어 보인 단면도를 참조하여 설명하기로 한다.
도 7을 참조하면, 활성 영역(120)의 측면이 일부 노출된 콘택홀(145)을 포함하는 반도체 기판(100) 전면에 스페이서 물질막(150)을 형성한다. 이 경우 스페이서 물질막(150)은 캡핑층(130)과 동일한 물질로 형성하고, 예컨대 질화물(nitride)막을 포함하여 형성할 수 있다. 스페이서 물질막(150)은 콘택홀(145)을 일부 매립하는 두께로 형성한다. 한편, 스페이서 물질막(150)으로 매립 특성이 우수한 질화물막을 이용하는 경우, 리세스되어 확장된 콘택홀(145)의 바닥 부분의 계면을 따라 형성되는데, 스페이서 물질막(150)이 일 방향으로 굴곡을 가지는 부분(A)을 포함하는 보잉 프로파일(bowing profile)로 형성될 수 있다. 이와 같이 콘택홀(145)의 바닥 부분에 굴곡을 가지는 부분(A)이 형성되면 이후 형성될 콘택 플러그 또한 보잉 프로파일로 형성되어 후속 단계를 진행하는 과정에서 스토리지노드 콘택플러그와의 단락(short)을 유발하여 소자의 전기적 특성을 저하시키는 문제가 있다.
도 8을 참조하면, 스페이서 물질막(150) 위에 도전막(155)을 형성한다. 도전막(155)은 굴곡을 가지는 부분(A)을 가지는 스페이서 물질막(150)의 계면을 따라 형성한다. 여기서 도전막(155)은 폴리실리콘막을 포함하여 형성하며, 수Å의 두께로 형성하는 것이 바람직하다. 도전막(155)을 형성한 다음, 평탄화 공정을 진행하여 도전막(155)을 컨택홀(145) 내부의 스페이서 물질막(150) 위에만 남아 있도록 한다. 여기서 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법으로 진행할 수 있다.
도 9를 참조하면, 도전막(155) 상에 산화(oxidized) 공정을 진행하여 도전막(155)을 산화막(160)으로 변환한다. 산화 공정은 열 산화 방법으로 수행할 수 있다. 열 산화 방법은 도전막(155) 상에 열을 가하면서 소정의 산화 소스, 예를 들어 산소(O2) 가스 또는 수분(H2O)을 공급하는 방식이다. 여기서 도전막(155) 상에 가해지는 열에 의해 산화 소스가 축적되지 않고, 계속 산화가 진행되어 중합과 분해가 일어나 도전막(155)이 산화막(160)으로 변환된다. 이 경우 산화막(160)으로 변환시키는 산화 공정은 콘택홀(145)을 모두 매립하지 않고, 일부 매립하는 두께로 형성한다. 콘택홀(145)을 산화막(160)으로 모두 매립하는 경우 이후 스페이서를 형성하기 위해 진행하는 식각 공정에서 스페이서 물질막(150)과 산화막(160)간의 식각 선택비 차이에 의해 활성 영역(120)의 표면이 노출되지 않을 수 있기 때문이다. 이러한 산화 공정으로 스페이서 물질막(150)의 굴곡을 가지는 부분(A, 도 8 참조)이 산화막(160)으로 매립되어 완만한 바닥면 형상(B)을 가지게 형성되어 보잉 프로파일을 제거할 수 있다.
도 10을 참조하면, 콘택 플러그가 접촉될 활성 영역(120) 표면을 노출시키게 콘택홀(145) 측벽에 부착된 스페이서(150a)를 형성한다. 이를 위해 산화막(160) 및 스페이서 물질막(150)을 식각하는 스페이서 식각 공정을 진행한다. 스페이서 식각 공정은 건식 식각 방법 또는 습식 식각 방법 가운데 선택하여 진행할 수 있다. 여기서 스페이서 식각 공정을 진행하기 이전에 균일한 표면을 구현하기 위해 평탄화 공정을 먼저 진행할 수도 있다. 이러한 스페이서 식각 공정으로 콘택홀(145)의 측벽은 스페이서막(150a)으로 덮여 있고 활성 영역(120)의 상부 표면만 선택적으로 노출된다. 이 경우 도 9에서 형성된 산화막(160)에 의해 콘택홀(145) 내부가 완만한 바닥면 형상(B)으로 형성됨에 따라 보잉 프로파일이 유발되는 것을 방지할 수 있다. 스페이서막(150a)은 상술한 리세스 공정에 의해 콘택홀(145)의 바닥 부분의 폭이 넓어지면서 활성 영역(120)의 노출된 측면 부분까지 둘러싸고 있어 소자분리막(105) 이후 형성되는 콘택 플러그와의 단락을 방지할 수 있다.
도 11을 참조하면, 콘택홀(145) 내부를 매립하는 콘택 플러그(170)를 형성한다. 구체적으로, 스페이서막(150a) 상에 콘택홀(145)을 모두 매립하는 콘택 물질막을 형성한다. 콘택 물질막은 회로 패턴의 전기적 연결을 위해 전도성 물질로 형성하며, 폴리실리콘(polysilicon)막을 포함하여 형성할 수 있다. 다음에 콘택 물질막 상에 평탄화 공정을 진행하여 스페이서막(150a)의 표면과 대등한 높이까지 연마하여 콘택 플러그(170)를 형성한다. 여기서 평탄화 공정은 화학적기계적연마(CMP) 방법으로 진행할 수 있다.
100: 반도체 기판 120: 활성 영역
125: 매몰된 게이트 130: 배리어층
145: 콘택홀 150a: 스페이서
155: 도전막 160: 산화막
170: 콘택 플러그
125: 매몰된 게이트 130: 배리어층
145: 콘택홀 150a: 스페이서
155: 도전막 160: 산화막
170: 콘택 플러그
Claims (8)
- 기판 상에 소자분리막으로 한정된 활성 영역내에 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치를 일부 매립하는 매몰된 게이트를 형성하는 단계;
상기 매몰된 게이트 및 게이트 트렌치를 캡핑막으로 매립하는 단계;
상기 캡핑막을 식각하여 상기 매몰된 게이트 사이의 활성 영역을 선택적으로 노출시키는 콘택홀을 형성하는 단계;
상기 활성 영역의 측면을 일부 노출시키는 리세스 공정을 진행하는 단계;
상기 콘택홀을 포함하는 기판 상에 스페이서 물질막을 형성하는 단계;
상기 노출된 활성 영역의 측면의 형상을 따라 굴곡을 가지게 형성된 스페이서 물질막 위에 도전성막을 형성하는 단계;
상기 도전성막을 산화시켜 완만한 표면을 가지는 산화막으로 변환하는 단계;
상기 산화막 및 스페이서 물질막을 식각하여 활성 영역의 상부 표면을 노출시키는 스페이서막을 형성하는 단계;
상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계를 포함하는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 캡핑막 및 스페이서 물질막은 동일한 물질로 형성하는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서,
상기 캡핑막 및 스페이서 물질막은 질화물막을 포함하여 형성하는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 콘택홀을 형성하는 단계는,
상기 캡핑막 상에 콘택플러그가 형성될 영역을 선택적으로 노출하는 오픈 영역이 구비된 레지스트 패턴을 형성하는 단계; 및
상기 레지스트 패턴을 식각마스크로 상기 오픈 영역에 의해 노출된 부분을 식각하여 콘택홀을 형성하는 단계를 포함하는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 콘택홀을 형성하는 단계에서 상기 활성 영역이 노출된 표면으로부터 제1 두께만큼 식각되어 상기 활성 영역을 둘러싸는 상기 소자분리막의 측면 일부가 노출하는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 리세스 공정은 비.오.이(BOE) 용액을 1초 내지 50초 동안 공급하여 상기 활성 영역을 둘러싸는 상기 소자분리막을 상기 활성 영역의 외측 방향으로 리세스시키는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 도전성막은 폴리실리콘막을 포함하여 수Å의 두께로 형성하는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 산화막으로 변환하는 단계는, 상기 도전성막 상에 열을 가하면서 산소(O2) 가스 또는 수분(H2O)을 공급하여 상기 도전성막을 산화시키는 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법.
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