CN115568210A - 一种半导体结构及其制作方法 - Google Patents
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Abstract
本公开提供了一种半导体结构及其制作方法，半导体结构包括：衬底；沟道槽，位于所述衬底内；鳍部，位于所述沟道槽的底壁，所述鳍部向所述沟道槽的内侧凸出，所述鳍部与所述沟道槽的侧壁之间具有间隙；所述沟道槽的侧壁包括连接面和台阶面，所述台阶面包括至少一个台阶单元。本公开的半导体结构，在沟道槽中设置鳍部并且在沟道槽的侧壁增设台阶面，增加了沟道槽的长度，解决了半导体结构的短沟道效应，提高了半导体器件的稳定性以及电学性能。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
动态随机存储器(英文：Dynamic Random Access Memory，简称：DRAM)是一种广泛应用于手机、电脑、汽车等电子产品中的半导体存储器。随着科技的发展，集成电路器件特征尺寸不断缩小，DRAM的关键位置的尺寸也越来越小，对DRAM的电性能提出了更高要求。
目前，DRAM的有源区的栅极大多为埋入式栅极，埋入式栅极的尺寸小，栅极尺寸越小越容易出现短沟道效应。
发明内容
为了解决上述技术问题，本公开提供了一种半导体结构及其制作方法。
根据本公开的第一方面，提供了一种半导体结构，包括：
衬底；
沟道槽，位于所述衬底内；
鳍部，位于所述沟道槽的底壁，所述鳍部向所述沟道槽的内侧凸出，所述鳍部与所述沟道槽的侧壁之间具有间隙；
所述沟道槽的侧壁包括连接面和台阶面，所述台阶面包括至少一个台阶单元。
其中，所述鳍部包括一个或多个鳍单元；
所述鳍部包括多个所述鳍单元，相邻的两个所述鳍单元之间具有间隙。
其中，垂直于所述衬底的平面为纵截面，所述鳍单元在所述纵截面上的形状呈方形。
其中，所述连接面与所述台阶面相连，所述连接面与所述衬底的顶面相连，所述台阶面与所述沟道槽的底壁相连。
其中，所述沟道槽的底壁在所述衬底上的投影位于所述沟道槽的槽口在所述衬底上的投影内。
其中，所述台阶面包括多个台阶单元，多个所述台阶单元首尾相连；
所述台阶单元包括相连接的第一面和第二面，所述第一面平行于所述衬底，所述第二面垂直于所述衬底；
所述台阶单元的第二面与所述底壁相连，或者，与和其相邻的所述台阶单元的第一面相连；
所述台阶面的第一面与所述连接面相连，或者，与和其相邻的所述台阶单元的第二面相连。
其中，所述第一面在所述衬底上的投影位于所述沟道槽的底壁在所述衬底上的投影的外部。
其中，一个或多个所述第一面在所述衬底上的投影与所述底壁在所述衬底上的投影的面积之和，与所述沟道槽的槽口在所述衬底上的投影面积相等。
其中，所述半导体结构还包括：
第三氧化层，覆盖所述沟道槽的底壁和侧壁，以及所述鳍部的外表面；
阻挡层，覆盖所述第三氧化层的底壁和部分侧壁；
栅极，覆盖所述阻挡层的底壁和侧壁。
根据本公开的第二方面，提供了一种半导体结构的制作方法，所述方法包括：
提供衬底；
在所述衬底内形成容置槽；
在所述容置槽的底壁形成鳍部，所述鳍部向所述容置槽的内侧凸出。
其中，所述在所述衬底内形成容置槽，包括：
在所述衬底上形成刻蚀阻挡层；
依据定义的图形，对所述刻蚀阻挡层和所述衬底进行刻蚀，在所述衬底内形成初始沟道槽；
形成第一氧化层，所述第一氧化层至少覆盖所述初始沟道槽的底壁和侧壁；
去除覆盖所述初始沟道槽的底壁的所述第一氧化层，暴露所述衬底；
对暴露的所述衬底进行刻蚀，形成过程沟道槽；
形成第二氧化层，所述第二氧化层至少覆盖所述过程沟道槽的底壁和侧壁；去除覆盖所述过程沟道槽的底壁的所述第二氧化层，形成所述容置槽。
其中，所述在所述容置槽的底壁形成鳍部，包括：
在所述容置槽的底壁形成初始鳍部，所述初始鳍部至少覆盖所述容置槽；
刻蚀所述初始鳍部，形成所述鳍部。
其中，所述鳍部包括一个或多个鳍单元；
所述容置槽与所述鳍单元一一对应。
其中，所述方法还包括：
去除所述第一氧化层和所述第二氧化层，形成沟道槽。
其中，所述方法还包括：
形成第三氧化层，所述第三氧化层覆盖所述沟道槽的底壁和侧壁，以及所述鳍部的外表面；
形成阻挡层，所述阻挡层覆盖所述第三氧化层的底壁和部分侧壁；
形成栅极，所述栅极覆盖所述阻挡层的底壁和侧壁。
本公开的半导体结构，在沟道槽中设置鳍部并且在沟道槽的侧壁增设台阶面，增加了沟道槽的长度，解决了半导体结构的短沟道效应，提高了半导体器件的稳定性以及电学性能。
附图说明
构成本公开的一部分的附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：
图1是本公开示例性对比例中半导体结构的示意图；
图2是本公开示例性对比例中半导体结构的示意图；
图3是本公开示例性实施例中半导体结构的示意图；
图4是本公开示例性实施例中半导体结构的示意图；
图5是本公开示例性实施例中半导体结构的示意图；
图6是本公开示例性实施例中半导体结构的示意图；
图7是本公开示例性实施例中半导体结构的制作方法的流程图；
图8是本公开示例性实施例中半导体结构的制作方法的流程图；
图9是本公开示例性实施例中半导体结构的制作方法的流程图；
图10是本公开示例性实施例中半导体结构的制作方法的流程图；
图11是本公开示例性实施例中半导体结构的制作方法涉及到的初始结构的示意图；
图12是本公开示例性实施例中半导体结构的制作方法涉及到的形成初始沟道槽的示意图；
图13是本公开示例性实施例中半导体结构的制作方法涉及到的形成第一氧化层示意图；
图14是本公开示例性实施例中半导体结构的制作方法涉及到的刻蚀第一氧化物层显露出初始沟道槽的衬底的示意图；
图15是本公开示例性实施例中半导体结构的制作方法涉及到的形成过程沟道槽的示意图；
图16是本公开示例性实施例中半导体结构的制作方法涉及到的形成第二氧化层的示意图；
图17是本公开示例性实施例中半导体结构的制作方法涉及到的刻蚀第二氧化层形成容置槽的示意图；
图18是本公开示例性实施例中半导体结构的制作方法涉及到的形成初始鳍部的示意图；
图19是本公开示例性实施例中半导体结构的制作方法涉及到的去除初始鳍部形成鳍部的示意图；
图20是本公开示例性实施例中半导体结构的制作方法涉及到的去除第一氧化层和第二氧化层形成沟道槽的示意图；
图21是本公开示例性实施例中半导体结构的制作方法涉及到的形成第三氧化层的示意图；
图22是本公开示例性实施例中半导体结构的制作方法涉及到的形成阻挡层的示意图；
图23是本公开示例性实施例中半导体结构的制作方法涉及到的形成栅极的示意图。
附图标记：
10、衬底；20、沟道槽；30、鳍部；300、鳍单元；31、间隙；22、沟道槽的侧壁；21、沟道槽的底壁；222、连接面；221、台阶面；220、台阶单元；2201、第一面；2202、第二面；40、第三氧化层；50、阻挡层；60、栅极；400、第一氧化层；200、容置槽；500、第二氧化层；80、刻蚀阻挡层；210、初始沟道槽；220、过程沟道槽；90、光刻胶掩膜；901、图形；
10’、衬底；20’、沟道槽；100’、埋入式栅极；21’、底壁；22’、侧壁。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征向量可以相互任意组合。
目前，如图1所示，埋入式栅极结构包括衬底10’和位于衬底10’内的沟道槽20’，以及设置在沟道槽20’中的埋入式栅极100’。沟道槽20’包括底壁21’以及两侧的侧壁22’，沟道槽20’的长度即为底壁21’的长度与两侧的侧壁22’的长度的总和。
随着集成电路器件微缩化发展，埋入式栅极100’以及用于设置埋入式栅极100’的沟道槽20’越小，沟道槽20’的长度越小。当金属氧化物半导体场效应管的沟道槽20’的长度降低到十几纳米，甚至几纳米的量级时，晶体管会出现阈值电压减小的问题，这是因为当沟道槽20’长度减小到一定程度后，源极和漏极的耗尽区在整个沟道槽20’中所占的比重增大，埋入式栅极100’下方的衬底10’表面形成反型层所需的电荷量减小，进而导致阈值电压减小，出现短沟道效应。
为解决上述问题，本公开的提供了一种半导体结构，在沟道槽中设置鳍部并且在沟道槽的侧壁增设台阶面，增加了沟道槽的长度，解决了半导体结构的短沟道效应，提高了半导体器件的稳定性以及电学性能。
根据一个示例性实施例，如图3所示，本实施例中的半导体结构包括衬底10和位于衬底10内的沟道槽20，以及位于沟道槽20的底壁21的鳍部30，鳍部30向沟道槽20的内侧凸出，鳍部30与沟道槽20的侧壁22之间具有间隙31。
本实施例的半导体结构，通过在沟道槽20中设置凸起的鳍部30，增加了沟道槽20的表面积，可以解决短沟道效应，从而解决由于短沟道效应引起晶体管阈值电压降低等问题，提高了半导体器件的稳定性以及电学性能。
另外，本实施例中的半导体结构的沟道槽20的侧壁22包括连接面222和台阶面221，台阶面221包括至少一个台阶单元220，进一步增加了沟道槽20的表面积。
本实施例的半导体结构通过改进了沟道槽的结构，增加沟道槽的长度，满足集成电路器件微缩化发展的需求，在沟道槽尺寸缩小的前提下，但仍能保证沟道槽的长度，避免出现沟短沟道效应及其引起的阈值电压降低等问题，仍能保证半导体器件的稳定性以及电学性能。
根据本公开的示例性实施例，本实施例提供了一种半导体结构，如图4所示，本实施例中的半导体结构包括衬底10和位于衬底10内的沟道槽20，以及位于沟道槽20的底壁21的鳍部30，鳍部30向沟道槽20的内侧凸出，鳍部30与沟道槽20的侧壁22之间具有间隙。沟道槽20的侧壁22包括连接面222和台阶面221，台阶面221包括至少一个台阶单元220。
鳍部30包括一个或多个鳍单元300，在沟道槽20中凸出设置一个以上鳍单元300时，相邻的鳍单元300之间形成间隙，临近沟道槽20的侧壁22的鳍单元300和沟道槽20的侧壁22之间形成间隙。本实施例中，一个沟道槽20中设置两个鳍单元300，两个鳍单元300之间形成间隙，且每一个鳍单元300分别和与其相邻的沟道槽20的侧壁22间形成间隙，有效增加了沟道槽20的长度。在其他可能的实施例中，鳍部30可以包括一个鳍单元300、三个鳍单元300或五个鳍单元300等。
本实施例中，如图4所示，以垂直于衬底10的平面为纵截面，鳍单元300在纵截面上的形状呈方形。例如，鳍单元300可以为圆柱形、长方体、立方体或其它任意纵截面为方形的立体结构。
本实施例中，鳍单元300尺寸根据沟道槽20的尺寸设置，例如，鳍单元300的的高度为10-30nm，鳍单元300的宽度为5-10nm。
本实施例充分利用沟道槽的内部空间设置多个鳍单元，进一步增加沟道槽的长度，避免短沟道效应问题。其中，鳍单元的数量可以根据沟道槽的尺寸设置，避免鳍单元数量增多而相邻鳍单元之间距离太近。
作为本公开的一个示例性实施例，本实施例提供了一种半导体结构，如图3所示，半导体结构包括衬底10和位于衬底10内的沟道槽20，以及位于沟道槽20的底壁21的鳍部30，鳍部30向沟道槽20的内侧凸出，鳍部30与沟道槽20的侧壁22之间具有间隙。其中，鳍部30可以包括一个或多个鳍单元300，当鳍部30包括多个鳍单元300时，相邻的两个鳍单元300之间具有间隙。
本实施例中，沟道槽20的侧壁22包括连接面222和台阶面221，台阶面221包括至少一个台阶单元220。连接面222与台阶面221相连，连接面222与衬底10的顶面相连，台阶面221与沟道槽20的底壁21相连。根据台阶面221所包含的台阶单元220的数量不同时，沿垂直于衬底10的方向，形成了多个宽度不同、深度不同的沟槽。
本实施例中，台阶单元220的尺寸根据沟道槽20的尺寸设置，例如，连接面222的长度可以为20-60nm，台阶单元220的第一面2201的宽度为2-8nm。本实施例中，沟道槽20包括多个台阶单元220时，沿垂直于衬底10的方向，最下方的台阶单元220的第二面2202的长度大于鳍部30的高度。
本实施例中，沟道槽20的底壁21在衬底10上的投影位于沟道槽20的槽口在衬底上的投影内。也即，以图3中示出的方向为准，位于上层的沟槽的宽度大于位于下层的沟槽的宽度。同时，多个台阶单元220依次相连，在沟道槽20的侧壁形成多个台阶面，增加了沟道槽20的长度。
根据本公开的示例性实施例，本实施例提供了半导体结构，如图5所示，半导体结构包括：衬底10和位于衬底10内的沟道槽20，以及位于沟道槽20的底壁21的鳍部30，鳍部30向沟道槽20的内侧凸出，鳍部30与沟道槽20的侧壁22之间具有间隙。鳍部30包括一个或多个鳍单元300；鳍部30包括多个鳍单元300，相邻的两个鳍单元300之间具有间隙。其中，沟道槽20的侧壁22包括连接面222和台阶面221，台阶面221包括至少一个台阶单元220。本实施例中，连接面222与台阶面221相连，连接面222与衬底10的顶面11相连，台阶面221与沟道槽的底壁相连。
如图5所示，台阶面221包括多个首尾相连的台阶单元220，台阶单元220包括相连接的第一面2201和第二面2202，第一面2201平行于衬底10，第二面2202垂直于衬底10；台阶单元220的第二面2202与底壁21相连，或者，与和其相邻的台阶单元220的第一面2201相连；台阶单元220的第一面2201与连接面222相连，或者，与和其相邻的台阶单元220的第二面2202相连。
本实施例中，台阶单元220的第一面2201在衬底10上的投影位于沟道槽20的底壁在衬底10上的投影的外部。一个或多个第一面2201在衬底11上的投影与底壁21在衬底11上的投影的面积之和，与沟道槽20的槽口在衬底10上的投影面积相等。
其中，台阶单元200的数量根据沟道槽20的尺寸设置，沟道槽20中可以设置两个台阶单元220、三个台阶单元220、四个台阶单元220、五个台阶单元220等。如图5所示，本实施例的半导体结构在沟道槽20的侧壁22形成两个台阶单元220，沿垂直于衬底10的方向，沟道槽20两个台阶单元220限定成两个宽度不同、深度不同的沟槽。
本实施例充分利用沟道槽的内部空间设置多个台阶单元，进一步增加沟道槽的长度，避免短沟道效应问题。
根据本公开的示例性实施例，本实施例提供了一种半导体结构，如图6所示，本实施例中的半导体结构包括衬底10和位于衬底10内的沟道槽20，以及位于沟道槽20的底壁21的鳍部30，鳍部30向沟道槽20的内侧凸出，鳍部30与沟道槽20的侧壁22之间具有间隙。沟道槽20的侧壁22包括连接面222和台阶面221，台阶面221包括至少一个台阶单元220。
如图6所示，本实施例中的半导体结构还包括：覆盖沟道槽20的底壁21和侧壁22，以及鳍部30的外表面的第三氧化层40，覆盖第三氧化层40的底壁和部分侧壁的阻挡层50，以及覆盖阻挡层50的底壁和侧壁的栅极60。
本实施例的半导体结构增加了沟道槽20长度，增加了栅极60与衬底10的接触面积，能够避免短沟道效应的问题。
根据本公开的实施例的半导体结构可用于晶体管，根据本公开的实施例的半导体结构可以被包括在存储器单元和存储器单元阵列中。存储器阵列可以被包括在存储器件中。存储器件可以用在DRAM(动态随机存储器)中。然而，也可以应用于SRAM(静态随机存储器)、快闪存储器、FeRAM(铁电随机存储器)、MRAM(磁性随机存储器)、PRAM(相变随机存储器)等。
作为本公开的一个示例性实施例，提供了一种半导体结构的制作方法，如图7所示，本实施例中的制作方法包括：
S110：提供衬底。
衬底10的结构如图11所示，衬底10可以为包括含硅物质的半导体衬底。其中，半导体衬底可以包括硅衬底、硅锗衬底或SOI(silicon on insulator，绝缘体上硅)衬底。
S120：在衬底内形成容置槽。
如图17所示，容置槽200是在形成沟道槽20的中间过程中形成的中间结构，容置槽200由第一氧化层400、第二氧化层500和衬底10围成，第二氧化层500、第一氧化层400依次围绕容置槽200的侧壁。沿衬底10的厚度方向，第二氧化层500和第一氧化层400的尺寸不同。
S130：在容置槽的底壁形成鳍部，鳍部向容置槽的内侧凸出。
如图19，鳍部30形成于容置槽200的底部，鳍部30的底壁和衬底10连接，鳍部30向容置槽200内部凸出预定长度。其中，预定长度可以根据实时过程中的需求设置。
其中，鳍部30的材质包括含硅物质，比如，鳍部30的材质可以为氧化硅、氮化硅、氮氧化硅、碳氮化硅或硅锗化物。在本实施例中，鳍部30的材质和衬底10的材质相同。
本实施例的半导体结构的制作方法，在沟道槽中形成鳍部，增加了沟道槽的长度，能够半导体结构短沟道效应的问题，从而避免半导体结构出现短沟道效应引起晶体管阈值电压降低等问题，进一步提高了半导体器件的稳定性以及电学性能。
作为本公开的一个实施例，半导体结构的制作方法，如图8所示，方法包括：
S210：提供衬底。
S220：在衬底内形成容置槽。
S230：在容置槽的底壁形成鳍部，鳍部30向容置槽200的内侧凸出。
在本实施例中，本实施例的步骤S210和步骤S230和上述实施例的步骤S110和步骤S130的实现方式相同，在此，不再赘述。
其中，在衬底10上形成刻蚀阻挡层80包括，如图12所示，参照图11，依据定义的图形901，对刻蚀阻挡层80和衬底10进行刻蚀，在衬底10内形成初始沟道槽210；如图14所示，参照图13，形成第一氧化层400，第一氧化层400至少覆盖初始沟道槽210的底壁和侧壁；去除覆盖初始沟道槽210的底壁的第一氧化层400，暴露衬底10；对暴露的衬底10进行刻蚀，如图15所示，形成过程沟道槽220；如图17所示，参照图16，形成第二氧化层500，第二氧化层500至少覆盖过程沟道槽220的底壁和侧壁；去除覆盖过程沟道槽220的底壁的第二氧化层500，形成容置槽200。
其中，图11、12所示，在刻蚀阻挡层80上形成光刻胶掩膜90，光刻胶掩膜90上定义有预定形状的图形901，根据光刻胶掩膜90定义的图案901刻蚀阻挡层80和衬底10，形成初始沟道槽210。其中，光刻胶掩膜90上定义的图形901可以通过光照直接定义，也可以光照先定义图形901再通过间距倍增(pitch double)的方法实现，图形901定义的方法根据根据沟道槽的宽度决定。
光刻胶掩膜90包括光阻材料，例如，光刻胶掩膜90包括光阻/SION/Carbon/SOC/SiO2/DARK，光刻胶掩膜90的厚度为20-250nm。
参照图13、14，可以采用原子层沉积工艺(Atomic Layer Deposition，ALD)沉积第一氧化层400，第一氧化层400覆盖初始沟道槽210的侧壁、底部以及衬底10的顶面，干法或湿法刻蚀去除衬底10的顶面的第一氧化层400、去除初始沟道槽210的底壁的第一氧化层400至暴露出衬底10。
如图16所示，参照图15，可以采用原子层沉积工艺(Atomic Layer Deposition，ALD)沉积第二氧化层500，第二氧化层500覆盖过程沟道槽220的侧壁、底部以及衬底10的顶面，干法或湿法刻蚀去除衬底10的顶面的第二氧化层500、去除过程沟道槽220的底壁的第二氧化层500至暴露出衬底10，如图17所示，形成容置槽200。
本实施例的制作方法，半导体结构的容置槽200形成于过程沟道槽220中，沿垂直于衬底10的方向，过程沟道槽220为上层沟槽的尺寸大于下层沟槽的尺寸的结构，增加沟道槽的长度，避免半导体结构出现短沟道效应。
作为本公开的一个实施例，半导体结构的制作方法，如图10所示，方法包括：
S310提供衬底。
S320在衬底10内形成容置槽。
S330在容置槽的底壁形成鳍部，鳍部向容置槽的内侧凸出。
在本实施例中，本实施例的步骤S310和步骤S320和上述实施例的步骤S210和步骤S220的实现方式相同，在此，不再赘述。
如图18所示，在容置槽的底壁形成鳍部30，包括：在容置槽200的底壁形成初始鳍部3，初始鳍部3至少覆盖容置槽200；如图19所示，刻蚀初始鳍部3，形成鳍部30。
如图18所示，在容置槽200的底壁形成初始鳍部3，包括：沉积多晶硅层，多晶硅层覆盖容置槽200和衬底10的顶壁，干法或湿法刻蚀回刻初始鳍部3至预定高度，得到鳍部30。
其中，鳍部30可包括一个或多个鳍单元300；容置槽200与鳍单元一一对应。也即，在本实施例的步骤S420中，在过程沟道槽220中形成多个容置槽220，在每个容置槽220中对应形成一个鳍单元300，如图4所示，多个鳍单元300共同形成鳍部30存在于最终的沟道槽20中。
本实施例中，半导体结构最终的沟道槽中设置多个鳍单元，充分利用沟道槽内部空间，有效增加了沟道槽的长度。
本公开的一个方面，提供了一种半导体结构的制作方法，如图11所示，方法包括：
S410：提供衬底；
S420：在衬底内形成容置槽；
S430：在容置槽的底壁形成鳍部，鳍部向容置槽的内侧凸出。
S440：去除第一氧化层和第二氧化层，形成沟道槽。
S450：形成第三氧化层，第三氧化层覆盖沟道槽的底壁和侧壁，以及鳍部的外表面；
S460：形成阻挡层，阻挡层覆盖第三氧化层的底壁和部分侧壁；
S470：形成栅极，栅极覆盖阻挡层的底壁和侧壁。
在本实施例中，本实施例的步骤S410-步骤S430和上述实施例的步骤S310-步骤S330的实现方式相同，在此，不再赘述。
如图20所示，去除第一氧化层400和第二氧化层500，形成沟道槽20。
如图21所示，参照图20，在沟道槽20内沉积第三氧化层40，第三氧化层40覆盖沟道槽20的底壁21和侧壁22以及鳍部30的外表面；如图22所示，沉积阻挡层50，阻挡层50覆盖第三氧化层40的底壁和部分侧壁如图23所示，沉积栅极60，栅极60覆盖阻挡层50的底壁和侧壁。
本实施例制备的半导体结构可用于晶体管，能够避免短沟道效应其引起的阈值电压降低等问题。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
以上实施例仅用以说明本公开的技术方案而非限制，仅仅参照较佳实施例对本公开进行了详细说明。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求范围当中。
Claims (15)
1.一种半导体结构，其特征在于，包括：
衬底；
沟道槽，位于所述衬底内；
鳍部，位于所述沟道槽的底壁，所述鳍部向所述沟道槽的内侧凸出，所述鳍部与所述沟道槽的侧壁之间具有间隙；
所述沟道槽的侧壁包括连接面和台阶面，所述台阶面包括至少一个台阶单元。
2.根据权利要求1所述的半导体结构，其特征在于，所述鳍部包括一个或多个鳍单元；
所述鳍部包括多个所述鳍单元，相邻的两个所述鳍单元之间具有间隙。
3.根据权利要求2所述的半导体结构，其特征在于，垂直于所述衬底的平面为纵截面，所述鳍单元在所述纵截面上的形状呈方形。
4.根据权利要求1至3任一项所述的半导体结构，其特征在于，
所述连接面与所述台阶面相连，所述连接面与所述衬底的顶面相连，所述台阶面与所述沟道槽的底壁相连。
5.根据权利要求4所述的半导体结构，其特征在于，所述沟道槽的底壁在所述衬底上的投影位于所述沟道槽的槽口在所述衬底上的投影内。
6.根据权利要求4所述的半导体结构，其特征在于，所述台阶面包括多个台阶单元，多个所述台阶单元首尾相连；
所述台阶单元包括相连接的第一面和第二面，所述第一面平行于所述衬底，所述第二面垂直于所述衬底；
所述台阶单元的第二面与所述底壁相连，或者，与和其相邻的所述台阶单元的第一面相连；
所述台阶面的第一面与所述连接面相连，或者，与和其相邻的所述台阶单元的第二面相连。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一面在所述衬底上的投影位于所述沟道槽的底壁在所述衬底上的投影的外部。
8.根据权利要求6所述的半导体结构，其特征在于，一个或多个所述第一面在所述衬底上的投影与所述底壁在所述衬底上的投影的面积之和，与所述沟道槽的槽口在所述衬底上的投影面积相等。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第三氧化层，覆盖所述沟道槽的底壁和侧壁，以及所述鳍部的外表面；
阻挡层，覆盖所述第三氧化层的底壁和部分侧壁；
栅极，覆盖所述阻挡层的底壁和侧壁。
10.一种半导体结构的制作方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底内形成容置槽；
在所述容置槽的底壁形成鳍部，所述鳍部向所述容置槽的内侧凸出。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述在所述衬底内形成容置槽，包括：
在所述衬底上形成刻蚀阻挡层；
依据定义的图形，对所述刻蚀阻挡层和所述衬底进行刻蚀，在所述衬底内形成初始沟道槽；
形成第一氧化层，所述第一氧化层至少覆盖所述初始沟道槽的底壁和侧壁；
去除覆盖所述初始沟道槽的底壁的所述第一氧化层，暴露所述衬底；
对暴露的所述衬底进行刻蚀，形成过程沟道槽；
形成第二氧化层，所述第二氧化层至少覆盖所述过程沟道槽的底壁和侧壁；去除覆盖所述过程沟道槽的底壁的所述第二氧化层，形成所述容置槽。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述在所述容置槽的底壁形成鳍部，包括：
在所述容置槽的底壁形成初始鳍部，所述初始鳍部至少覆盖所述容置槽；
刻蚀所述初始鳍部，形成所述鳍部。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，所述鳍部包括一个或多个鳍单元；
所述容置槽与所述鳍单元一一对应。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述方法还包括：
去除所述第一氧化层和所述第二氧化层，形成沟道槽。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，所述方法还包括：
形成第三氧化层，所述第三氧化层覆盖所述沟道槽的底壁和侧壁，以及所述鳍部的外表面；
形成阻挡层，所述阻挡层覆盖所述第三氧化层的底壁和部分侧壁；
形成栅极，所述栅极覆盖所述阻挡层的底壁和侧壁。
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