CN105097521A - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供衬底，所述衬底表面具有若干相邻的伪栅极结构，所述伪栅极结构包括：伪栅极层、以及位于伪栅极层侧壁表面的侧墙；在相邻伪栅极结构之间的衬底内形成应力层；在衬底、应力层和伪栅极结构的侧壁表面形成第一介质层，所述第一介质层暴露出伪栅极层；去除伪栅极层，在第一介质层内形成第一开口；在所述第一开口内形成栅极结构，所述栅极结构包括若干有效栅极结构、以及至少一个无效栅极结构；去除无效栅极结构，在第一介质层内形成第二开口；在第二开口底部的衬底内形成第三开口；在第二开口和第三开口内形成第二介质层。所形成的半导体器件形貌良好、性能稳定。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大地提高晶体管的性能。
现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗(SiGe)，由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提高NMOS晶体管的性能。
然而，现有技术形成的具有应力层的晶体管形貌不良，性能不稳定。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，所形成的具有应力层的晶体管形貌良好、性能稳定。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面具有若干相邻的伪栅极结构，所述伪栅极结构包括：伪栅极层、以及位于伪栅极层侧壁表面的侧墙；在相邻伪栅极结构之间的衬底内形成应力层；在衬底、应力层和伪栅极结构的侧壁表面形成第一介质层，所述第一介质层暴露出伪栅极层；去除伪栅极层，在第一介质层内形成第一开口；在所述第一开口内形成栅极结构，所述栅极结构包括若干有效栅极结构、以及至少一个无效栅极结构；去除无效栅极结构，在第一介质层内形成第二开口；在第二开口底部的衬底内形成第三开口；在第二开口和第三开口内形成第二介质层。
可选的，所述衬底包括若干平行排列的有源区，相邻有源区之间具有隔离区；在所述隔离区的衬底内形成隔离结构；在所述隔离结构和有源区衬底表面形成所述伪栅极结构。
可选的，所述在第二开口底部的衬底内形成第三开口的工艺包括：以第一介质层为掩膜层，刻蚀第二开口底部的衬底，在所述衬底内形成第三开口。
可选的，所述刻蚀第二开口底部衬底的工艺包括：采用各向异性的刻蚀工艺刻蚀第二开口底部的衬底，在衬底内形成第三开口；采用各向同性的刻蚀工艺刻蚀所述第三开口的侧壁，直至暴露出隔离结构的侧壁表面为止。
可选的，所述各向异性的刻蚀工艺为干法刻蚀工艺，刻蚀气体为氟基气体或氯基气体，偏置功率大于100瓦。
可选的，所述各向同性的刻蚀工艺为湿法刻蚀工艺，刻蚀液为TMAH溶液、NH4OH溶液或KOH溶液。
可选的，所述各向同性的刻蚀工艺为干法刻蚀工艺，刻蚀气体包括氟基气体或氯基气体，偏置功率小于100瓦，偏置电压小于10伏。
可选的，所述隔离结构与衬底相接触的侧壁相对于衬底表面倾斜，且所述隔离结构顶部宽度大于底部宽度。
可选的，所述衬底与隔离结构相接触的侧壁相对于衬底表面倾斜的角度小于85°。
可选的，所述隔离结构的顶部表面齐平于或低于所述有源区的衬底表面。
可选的，所述隔离结构的顶部表面低于所述有源区的衬底表面，相邻隔离结构之间的衬底形成鳍部，所述伪栅极结构位于隔离结构表面、以及鳍部的侧壁和顶部表面。
可选的，所述应力层的材料为硅锗或碳化硅。
可选的，所述第三开口至少一侧的衬底内具有应力层；当所述第三开口两侧的衬底内均具有应力层时，位于所述第三开口两侧的应力层材料相同或不同。
可选的，所述应力层的形成工艺包括：在相邻伪栅极结构之间的衬底内形成第四开口；采用选择性外延沉积工艺在所述第四开口内形成应力层。
可选的，在相邻伪栅极结构之间的衬底内形成第四开口的方法包括：采用各向异性的干法刻蚀工艺在相邻伪栅极结构之间的衬底内形成第四开口。
可选的，还包括：在各向异性的干法刻蚀工艺之后，采用各向异性的湿法刻蚀工艺刻蚀第四开口的侧壁，使第四开口的侧壁形成顶角，所述顶角向伪栅极结构底部的衬底内延伸，所述第四开口的侧壁相对于衬底表面形成“Σ”型。
可选的，栅极结构包括栅介质层、以及位于栅介质层表面并填充满第一开口的栅极层，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属。
可选的，还包括：位于伪栅极层和衬底之间的伪栅介质层，所述伪栅介质层的材料为氧化硅，在去除伪栅极层之后，去除伪栅介质层；所述栅极结构的形成工艺包括：在第一介质层表面以及第一开口内形成栅介质膜，在所述栅介质膜表面形成栅极膜；平坦化所述栅极膜和栅介质膜，直至暴露出第一介质层表面为止，在第一开口的侧壁和底部表面形成栅介质层，在所述栅介质层表面形成栅极层。
可选的，所述衬底和伪栅极层之间还具有栅介质层，去除伪栅极层之后，暴露出所述栅介质层；所述栅极结构的形成工艺包括：在第一介质层表面以及第一开口内形成栅极膜；平坦化所述栅极膜，直至暴露出第一介质层表面为止，在第一开口内形成栅极层。
可选的，所述第一介质层的形成工艺包括：在衬底、应力层和伪栅极结构表面形成第一介质膜；平坦化所述第一介质膜，直至暴露出伪栅极层表面为止，形成第一介质层；所述第二介质层的形成工艺为沉积工艺，所述第二介质层还位于栅极结构和第一介质层表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的方法中，在去除伪栅极层以形成第一开口，并在所述第一开口内形成栅极结构之后，去除无效栅极结构；在第一介质层内形成第二开口，在第二开口底部的衬底内形成第三开口；在第二开口和第三开口内形成第二介质层，所述第二介质层用于作为隔离结构，隔离相邻器件栅极结构之间的衬底。由于在形成栅极层和栅介质层之后，在第一介质层内形成第二开口，在衬底内形成第三开口，从而避免了前序形成栅极层的过程中，栅极层的材料残留于隔离结构表面的问题。因此，所形成的隔离结构的电隔离效果更好，能够防止相邻有效栅极结构之间产生漏电流，所形成的半导体器件性能稳定。
进一步，所述衬底包括若干平行排列的有源区，相邻有源区之间具有隔离区，所述隔离区的衬底内形成有隔离结构，所述伪栅极结构形成于所述隔离结构和有源区衬底表面。所述刻蚀第二开口底部衬底的工艺包括各向异性的刻蚀工艺以及各向同性的刻蚀工艺。其中，各向异性的干法刻蚀工艺之后，所形成的第三开口侧壁相对于衬底表面垂直，所述第三开口的侧壁与隔离结构之间仍具有剩余的衬底材料，因此需要采用各向同性的刻蚀工艺刻蚀所述第三开口侧壁剩余的衬底材料，直至暴露出隔离结构表面为止，则后续形成于第三开口内的第二介质层与隔离结构相接触，则相邻有效栅极结构之间的衬底完全由所述第二介质层相互隔离，从而能够避免相邻有效栅极结构底部的衬底之间产生漏电流，所形成的半导体器件性能稳定。
附图说明
图1是本发明实施例的一种具有应力层的晶体管的剖面结构示意图；
图2至图14是本发明实施例的半导体器件的形成过程的平面及所示意图。
具体实施方式
如背景技术所述，现有技术形成的具有应力层的晶体管形貌不良，性能不稳定。
请参考图1，图1是本发明实施例的一种具有应力层的晶体管的剖面结构示意图，包括：衬底100，所述衬底100具有第一区域101和第二区域102，第一区域101和第二区域102之间的衬底100内具有浅沟槽隔离结构103；位于衬底100表面的栅极结构104；位于栅极结构104两侧衬底100内的应力层105。
其中，所述应力层105的形成方法包括：在栅极结构104两侧的衬底100内刻蚀形成开口；采用选择性外延沉积工艺在所述开口内形成应力层105。然而，由于所述浅沟槽隔离结构103在形成栅极结构104之前形成，在形成应力层105的过程中，所述浅沟槽隔离结构103会妨碍相邻应力层105的生长。具体的，当所形成的开口与所述浅沟槽隔离结构103相邻，且所述开口的侧壁暴露出部分所述浅沟槽隔离结构103时，形成应力层105的选择性外延沉积在所述浅沟槽隔离结构103的侧壁表面不具有沉积速率。而且，所述选择性外延沉积工艺在<111>晶向的方向上沉积速率最慢，致使所形成的应力层105无法填满所述开口，且所形成的应力层105朝向浅沟槽隔离结构103的表面与所述浅沟槽隔离结构103的侧壁之间形成夹角空间A。当后续需要在所述应力层105表面形成导电结构时，所述夹角空间内容易形成空隙，或者会造成导电结构与应力层之间的电接触质量不良。
为了改善与浅沟槽隔离结构相邻的应力层的形貌和性能，本发明还提供一种形成具有应力层的晶体管的实施例，通过在形成应力层之后，再形成浅沟槽隔离结构，以克服应力层形貌不良、性能不稳定的问题。具体包括：提供衬底，所述衬底的有源区具有器件区、以及位于器件区之间的隔离区；在衬底的器件区和隔离区表面形成若干伪栅极结构，所述伪栅极结构包括伪栅极层；在相邻伪栅极结构之间的衬底内形成应力层；在所述衬底、应力层和栅极结构表面形成介质层，所述介质层暴露出伪栅极层；去除隔离区的伪栅极层，在介质层内形成第一开口；刻蚀隔离区第一开口底部的衬底，在隔离区的衬底内形成第二开口；在隔离区的第一开口和第二开口内形成隔离结构。
对于高K金属栅晶体管来说，形成晶体管的工艺为后栅工艺，在形成所述隔离结构之后，抛光所述介质层直至暴露出多晶硅伪栅极层；去除所述伪栅极层，在介质层内形成第三开口；在所述第三开口内、介质层表面和隔离结构表面形成高K栅介质膜；在所述高K栅介质层表面形成金属膜；平坦化所述金属膜和高K栅介质膜，在第三开口内形成高K栅介质层和金属栅。
然而，在所述平坦化工艺中，所述金属膜的材料容易残留于所述隔离结构表面，继而容易造成相邻器件区的金属栅之间产生漏电流，致使所形成的晶体管性能不良。而且，由于在形成第三开口之前，需要额外增加了形成第一开口、第二开口和隔离结构的工艺，增加了工艺步骤，使得工艺时间和工艺成本增加。
为了解决上述问题，本发明提出一种半导体器件的形成方法。其中，在去除伪栅极层以形成第一开口，并在所述第一开口内形成栅极结构之后，去除无效栅极结构；在第一介质层内形成第二开口，在第二开口底部的衬底内形成第三开口；在第二开口和第三开口内形成第二介质层，所述第二介质层用于作为隔离结构，隔离相邻器件栅极结构之间的衬底。由于在形成栅极层和栅介质层之后，再第一介质层内形成第二开口，在衬底内形成第三开口，从而避免了前序形成栅极层的过程中，栅极层的材料残留于隔离结构表面的问题。因此，所形成的隔离结构的电隔离效果更好，能够防止相邻有效栅极结构之间产生漏电流，所形成的半导体器件性能稳定。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明实施例的半导体器件的形成过程的平面及所示意图。
请参考图2、图3和图4，图4是图2和图3的俯视结构示意图，图2是图4沿AA’方向的剖面结构示意图，图3是图4沿BB’方向的剖面结构示意图，提供衬底200，所述衬底200包括若干平行排列的有源区210，相邻有源区210之间具有隔离区220；在所述隔离区220的衬底内形成第一隔离结构201。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)或玻璃衬底。在本实施例中，所述衬底200为硅衬底，所述衬底200表面的晶向为<100>或<110>。
所述第一隔离结构201用于隔离衬底200内的有源区210。所述第一隔离结构201的材料为氧化硅，所述第一隔离结构201的形成工艺包括：在衬底200内刻蚀形成若干平行排列的沟槽；在衬底表面和沟槽内沉积介质膜；平坦化所述介质膜直至暴露出衬底200表面为止。
本实施例中，所述第一隔离结构201与衬底200相接触的侧壁相对于衬底200表面倾斜，且所述第一隔离结构201顶部宽度大于底部宽度。即刻蚀衬底200形成的沟槽底部宽度小于顶部宽度，在所述沟槽内沉积介质膜时，介质膜的材料易于进入沟槽底部，有利于使所形成的第一隔离结构201内部致密，避免第一隔离结构201内部产生空隙。
本实施例中，所述衬底200与第一隔离结构201相接触的侧壁相对于衬底200表面倾斜的角度B小于85°。
在本实施例中，所述第一隔离结构201的顶部表面齐平于或低于所述有源区210的衬底200表面，后续形成于衬底200有源区200的晶体管为平面晶体管。
在另一实施例中，所述第一隔离结构的顶部表面低于所述有源区210的衬底200表面，相邻第一隔离结构201之间的衬底200形成鳍部，则后续形成于衬底200有源区210的晶体管为鳍式场效应晶体管。
请参考图5，图5与图2的方向一致，在所述第一隔离结构201和有源区210的衬底200表面形成若干相邻的伪栅极结构202，所述伪栅极结构202包括：伪栅极层221、以及位于伪栅极层221侧壁表面的侧墙222。
本实施例中，后续所形成的晶体管为高K金属栅(HKMG，HighKMetalGate)晶体管，形成所述晶体管的工艺为后栅(GateLast)工艺，在形成后续的源区和漏区之前，现在衬底200有源区210表面形成伪栅极结构202。
所述伪栅极层221的材料为多晶硅，所述侧墙222的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。在本实施例中，所述伪栅极结构202还包括位于伪栅极层221和衬底200之间的伪栅介质层220，所述伪栅介质层220的材料为氧化硅。在另一实施例中，所述伪栅极层221还能够直接形成于衬底200表面。
在一实施例中，所述伪栅介质层220和伪栅极层221之间还形成有栅介质层，所述栅介质层的材料为高K介质材料，后续去除伪栅极层221之后，暴露出所述栅介质层。
在另一实施例中，在衬底200表面形成所述栅介质层，在栅介质层表面形成伪栅极层221，即所述伪栅极层221和衬底200之间形成所述栅介质层，所述栅介质层的材料为高K介质材料，后续去除伪栅极层221之后，暴露出所述栅介质层。
所述伪栅极结构202的形成工艺包括：在衬底200和第一隔离结构201表面形成伪栅介质膜；在所述伪栅介质膜表面形成伪栅极膜；在所述伪栅极膜表面形成第二掩膜层，所述第二掩膜层定义了所需形成的栅极层的图形和位置；以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜和伪栅介质膜，直至暴露出衬底200和第一隔离结构201表面为止，形成伪栅介质层220和伪栅极层221；在所述衬底200、第一隔离结构201、伪栅介质层220和伪栅极层221表面沉积侧墙层；回刻蚀所述侧墙层，直至暴露出衬底200、第一隔离结构201和第二掩膜层表面为止，形成侧墙222。在本实施例中，所述第一隔离结构201的表面与衬底200表面齐平。
在另一实施例中，所述第一隔离结构的顶部表面低于所述有源区210的衬底200表面，相邻第一隔离结构之间的衬底200形成鳍部，所述伪栅极结构位于第一隔离结构表面、以及鳍部的侧壁和顶部表面。
请参考图6，在相邻伪栅极结构202之间的衬底200内形成应力层203。
所述应力层203的材料为硅锗或碳化硅。当所需形成的晶体管为PMOS晶体管时，所述应力层的材料为硅锗；当所需形成的晶体管为NMOS晶体管时，所述应力层的材料为碳化硅。
所述应力层203的形成工艺包括：在相邻伪栅极结构202之间的衬底200内形成第四开口；采用选择性外延沉积工艺在所述第四开口内形成应力层203。
在相邻伪栅极结构202之间的衬底200内形成第四开口的方法包括：采用各向异性的干法刻蚀工艺在相邻伪栅极结构202之间的衬底200内形成第四开口。在所述各向异性的干法刻蚀工艺中，所述第二掩膜层和侧墙222能够保护所述伪栅极层221。所形成的第四开口侧壁相对于衬底200表面垂直。
在一实施例中，能够在所述各向异性的干法刻蚀工艺之后，直接于所述第四开口内形成应力层。
本实施例中，所述衬底200为硅衬底，所述各向异性的干法刻蚀工艺包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。
在本实施例中，在所述各向异性的干法刻蚀工艺之后，还需要采用各向异性的湿法刻蚀工艺刻蚀第四开口的侧壁，使第四开口的侧壁形成顶角，所述顶角向伪栅极结构202底部的衬底200内延伸，所述第四开口的侧壁相对于衬底表面形成“Σ”型，则形成于所述第四开口内的应力层203到沟道区的距离减小，向沟道区提供的应力更大，载流子迁移率提高、漏电流减小。
其中，所述各向异性的湿法刻蚀工艺在<111>晶向上的刻蚀速率最慢，因此能够在第四开口的侧壁形成顶角。
本实施例中，所述衬底200为硅衬底，所述各向异性的湿法刻蚀工艺包括：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH4OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。
所述应力层203的形成工艺为选择性外延沉积工艺，能够使所述应力层203与衬底200之间产生晶格失配，从而使应力层203能够向衬底200提供应力。所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，沉积气体包括硅源气体(SiH4或SiH2Cl2)、锗源气体(GeH4)或碳源气体(CH4、CH3Cl或CH2Cl2)，所述硅源气体、锗源气体或碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。此外，所述选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
此外，需要所述应力层203内掺杂P型或N型离子，在伪栅极结构202两侧的衬底200内形成源区和漏区。在一实施例中，在所述选择性外延沉积工艺的过程中，采用原位掺杂工艺在所述应力层203内掺杂离子。在另一实施例中，在所述选择性外延沉积工艺之后，采用离子注入工艺在应力层203内掺杂离子。
在本实施例中，由于相邻伪栅极结构202之间的衬底200内不具有浅沟槽隔离结构，因此在所述选择性外延沉积工艺的过程中，应力层203材料的生长不会受到妨碍，能够保证所形成的应力层203填充满第四开口，且所形成的应力层203结构均一、形貌良好。
请参考图7，在衬底200、应力层203和伪栅极结构202的侧壁表面形成第一介质层204，所述第一介质层204暴露出伪栅极层221。
所述第一介质层204的材料为氧化硅或低K介质材料，所述第一介质层204能够保存所述伪栅极层221的结构和位置，而且所述的第一介质层204还能够用于电隔离后续形成的栅极结构以及导电结构。
所述第一介质层204的形成工艺包括：在衬底200、应力层203和伪栅极结构202表面形成第一介质膜；平坦化所述第一介质膜，直至暴露出伪栅极层221表面为止，形成第一介质层204。
所述第一介质膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述平坦化工艺为化学机械抛光工艺，在所述化学机械抛光工艺暴露出第二掩膜层之后，继续抛光所述第二掩膜层直至暴露出伪栅极层221为止，以去除所述第二掩膜层。
请参考图8，去除伪栅极层221(如图7所示)，在第一介质层204内形成第一开口；在所述第一开口内形成栅极结构，所述栅极结构包括若干有效栅极结构205a、以及至少一个无效栅极结构205b。
栅极结构包括栅介质层250、以及位于栅介质层250表面并填充满第一开口的栅极层251。所述栅介质层250的材料为高K介质材料，所述高K介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfZrO、Al2O3和ZrO2中的一种或几种；所述栅极层251的材料为金属，所述金属包括Al、Cu或Ti。
在本实施例中，所述伪栅介质层220(如图7所示)的材料为氧化硅，在去除伪栅极层221之后，还需要去除所述伪栅介质层220，并暴露出第一开口底部的衬底200。
所述栅极结构的形成工艺包括：在第一介质层204表面以及第一开口内形成栅介质膜，在所述栅介质膜表面形成栅极膜，所述栅极膜填充满第一开口；平坦化所述栅极膜和栅介质膜，直至暴露出第一介质层204表面为止，在第一开口的侧壁和底部表面形成栅介质层250，在所述栅介质层250表面形成栅极层251。
所述栅介质膜和栅极膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，本实施例中为化学气相沉积。所述平坦化工艺为化学机械抛光工艺或回刻蚀工艺，本实施例中为化学机械抛光。然而，所述化学机械抛光工艺容易在所述第一介质层表面204表面残留金属材料，继而容易需要相互电隔离的相邻栅极层251之间产生漏电流。
在本实施例中，所形成的栅极结构中包括有效栅极结构205a和无效栅极结构205b，所述有效栅极结构205a用于形成所需的晶体管，而所述无效栅极结构205b为后续形成的第二介质层占据空间，而且所述第二介质层还形成于所述无效栅极结构205b底部的衬底200内。由于所述第二介质层在形成所述栅极层251之后形成，因此能够避免所述第二介质层的表面具有金属残留，所形成的第二介质层的电隔离性能良好。
在另一实施例中，所述衬底200和伪栅极层之间还具有栅介质层，去除伪栅极层之后，暴露出栅介质层，所述栅极结构的形成工艺包括：在第一介质层204表面以及第一开口内形成栅极膜；平坦化所述栅极膜，直至暴露出第一介质层204表面为止，在第一开口内形成栅极层251。
请参考图9，去除无效栅极结构205b(如图8所示)的栅极层251(如图8所示)和栅介质层250(如图8所示)，在第一介质层204内形成第二开口206。
所述第二开口206的形成工艺包括：在第一介质层204表面形成第一掩膜层207，所述第一掩膜层207暴露出无效栅极结构205b；以所述第一掩膜层207为掩膜，刻蚀所述栅极层251和栅介质层250，形成第二开口206。本实施例中，所述第一掩膜层207还暴露出栅极层251周围部分第一介质层204表面，由于栅极层251相对于第一介质层204具有刻蚀选择性，在刻蚀所述栅极层251时，不会过度损伤所述第一介质层204。
本实施例中，所述刻蚀栅极层251和栅介质层250的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的选择性较好，对第一介质层204表面的损伤较小。所述栅极层251的材料为金属，所述栅介质层250的材料为高K介质材料，所述湿法刻蚀的刻蚀液为酸性溶液。例如，当所述栅极层251的材料为铝时，所述刻蚀液包含磷酸溶液。
在另一实施例中，刻蚀所述栅极层251和栅介质层250的工艺还能够为各向同性的干法刻蚀工艺，所述各向同性的干法刻蚀工艺对暴露出的第一介质层204表面损伤较小。所述干法刻蚀的气体包括Cl2或BCl3。
请参考图10和图11，图11是图10沿CC’方向的剖面结构示意图，采用各向异性的刻蚀工艺刻蚀第二开口206底部的衬底200，在衬底200内形成第三开口208。
本实施例中，所述衬底200为硅衬底，所述各向异性的刻蚀工艺为干法刻蚀工艺，刻蚀气体为氟基气体或氯基气体，偏置功率大于100瓦。经过所述各向异性的干法刻蚀之后，所形成的第三开口208的侧壁相对于衬底200表面垂直。
所形成的第三开口208至少一侧的衬底200内具有应力层203。本实施例中，所述第三开口208两侧的衬底200内均形成应力层203，且位于所述第三开口208两侧的应力层203材料相同，均为硅锗。在另一实施例中，所述第三开口208两侧的衬底200内均形成应力层203，且位于所述第三开口208两侧的应力层203材料不同。在其他实施例中，仅在所述第三开口的一侧的衬底内具有应力层。
然而，由于在本实施例中，所述第一隔离结构201与衬底200相接触的侧壁相对于衬底200表面倾斜，且所述第一隔离结构201顶部宽度大于底部宽度，即相邻第一隔离结构201之间的衬底200顶部宽度小于底部宽度，当所述第三开口208的侧壁垂直于衬底200表面时，所述第三开口208的侧壁与第一隔离结构201之间仍具有部分衬底200，如图11所示。
所述第三开口208侧壁与第一隔离结构201之间部分的衬底200容易引起相邻有效栅极结构205a底部的有源区210产生漏电，因此在所述各向异性的干法刻蚀工艺之后，还需要进行各向同性的刻蚀工艺，使第三开口208的侧壁暴露出第一隔离结构201。
而且，由于在以各向异性的刻蚀工艺形成第三开口208之后，再进行各向同性的刻蚀工艺，使得所述各向同性的刻蚀工艺需要刻蚀的厚度较小，从而避免了后续的各向同性的刻蚀工艺对第三开口208两侧的应力层203造成损害。
请参考图12和图13，图13是图12沿CC’方向的剖面结构示意图，采用各向同性的刻蚀工艺刻蚀所述第三开口208的侧壁，直至暴露出第一隔离结构201的侧壁表面为止。
所述各向同性的刻蚀工艺在各方向上均具有刻蚀速率，能够去除第三开口208侧壁与第一隔离结构201之间的衬底200，使所述第三开口208暴露出所述第一隔离结构201的侧壁，则后续形成于第三开口208内的第二介质层直接与所述第一隔离结构201接触，从而使有效栅极结构205a底部的有源区210之间被完全电隔离，从而避免有源区210之间产生漏电流。
在本实施例中，经过各向同性的刻蚀工艺之后，所述第三开口208还暴露出部分应力层203表面，且所述应力层203的表面与第三开口208的侧壁齐平。
在一实施例中，所述各向同性的刻蚀工艺为湿法刻蚀工艺，刻蚀液为TMAH溶液、NH4OH溶液或KOH溶液。
在另一实施例中，所述各向同性的刻蚀工艺为干法刻蚀工艺，刻蚀气体包括氟基气体或氯基气体，偏置功率小于100瓦，偏置电压小于10伏。其中，所述氟基气体包括SF6、CF4或NF3；所述氯基气体包括Cl2、BCl3。
在本实施例中，所述各向同性的刻蚀工艺还能够去除第一掩膜层207(如图10所示)，并暴露出第一介质层204表面，后续形成的第二介质层还位于所述第一介质层204和栅极层251表面，用于保护并电隔离所述有效栅极结构205a。
在本实施例中，所述各向同性的刻蚀工艺还能够去除在前序形成栅极层251时，栅极膜进行化学机械抛光而残留于第一介质层204表面的金属材料，进一步保证了相邻有效栅极结构205a之间不会产生漏电流。
请参考图14，在第二开口206(如图12所示)和第三开口208(如图12所示)内形成第二介质层209。
所述第二介质层209的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种，所述第二介质层209的形成工艺为化学气相沉积工艺或物理气相沉积工艺。由于所述第二介质层209需要填充于所述第二开口206和第三开口208内，因此形成所述第二介质层209的工艺能够为高深宽比(HARP)沉积工艺、高密度等离子体(HDP)沉积工艺或流体化学气相沉积(FCVD)工艺，使所形成的第二介质层209内部致密。
在本实施例中，所述第二介质层209还形成于有效栅极结构205a和第一介质层204表面，所述第二介质层209能够用于保护并电隔离所述栅极层251。而且，由于所述第二介质层209还形成于第一介质层204表面，则无需在栅极层251和第一介质层表面形成额外的介质层，使得半导体器件的形成工艺得到简化。
此外，在采用沉积工艺形成所述第二介质层209之后，能够对所述第二介质层209表面进行化学机械抛光，使所述第二介质层209表面平坦。由于所述第二介质层209还形成于第一介质层204表面，所述化学机械抛光工艺不会接触到所述第一介质层204和栅极层251表面，能够避免对第一介质层204和栅极层251表面造成损伤。
本实施例中，在去除伪栅极层以形成第一开口，并在所述第一开口内形成栅极结构之后，去除无效栅极结构的栅极层和栅介质层；在第一介质层内形成第二开口，在第二开口底部的衬底内形成第三开口；在第二开口和第三开口内形成第二介质层，所述第二介质层用于作为隔离结构，隔离相邻器件栅极结构之间的衬底。由于在形成栅极层和栅介质层之后，再第一介质层内形成第二开口，在衬底内形成第三开口，从而避免了前序形成栅极层的过程中，栅极层的材料残留于隔离结构表面的问题。因此，所形成的隔离结构的电隔离效果更好，能够防止相邻有效栅极结构之间产生漏电流，所形成的半导体器件性能稳定。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有若干相邻的伪栅极结构，所述伪栅极结构包括：伪栅极层、以及位于伪栅极层侧壁表面的侧墙；
在相邻伪栅极结构之间的衬底内形成应力层；
在衬底、应力层和伪栅极结构的侧壁表面形成第一介质层，所述第一介质层暴露出伪栅极层；
去除伪栅极层，在第一介质层内形成第一开口；
在所述第一开口内形成栅极结构，所述栅极结构包括若干有效栅极结构、以及至少一个无效栅极结构；
去除无效栅极结构，在第一介质层内形成第二开口；
在第二开口底部的衬底内形成第三开口；
在第二开口和第三开口内形成第二介质层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底包括若干平行排列的有源区，相邻有源区之间具有隔离区；在所述隔离区的衬底内形成隔离结构；在所述隔离结构和有源区衬底表面形成所述伪栅极结构。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述在第二开口底部的衬底内形成第三开口的工艺包括：以第一介质层为掩膜层，刻蚀第二开口底部的衬底，在所述衬底内形成第三开口。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述刻蚀第二开口底部衬底的工艺包括：采用各向异性的刻蚀工艺刻蚀第二开口底部的衬底，在衬底内形成第三开口；采用各向同性的刻蚀工艺刻蚀所述第三开口的侧壁，直至暴露出隔离结构的侧壁表面为止。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述各向异性的刻蚀工艺为干法刻蚀工艺，刻蚀气体为氟基气体或氯基气体，偏置功率大于100瓦。
6.如权利要求4所述的半导体器件的形成方法，其特征在于，所述各向同性的刻蚀工艺为湿法刻蚀工艺，刻蚀液为TMAH溶液、NH4OH溶液或KOH溶液。
7.如权利要求4所述的半导体器件的形成方法，其特征在于，所述各向同性的刻蚀工艺为干法刻蚀工艺，刻蚀气体包括氟基气体或氯基气体，偏置功率小于100瓦，偏置电压小于10伏。
8.如权利要求2所述的半导体器件的形成方法，其特征在于，所述隔离结构与衬底相接触的侧壁相对于衬底表面倾斜，且所述隔离结构顶部宽度大于底部宽度。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述衬底与隔离结构相接触的侧壁相对于衬底表面倾斜的角度小于85°。
10.如权利要求2所述的半导体器件的形成方法，其特征在于，所述隔离结构的顶部表面齐平于或低于所述有源区的衬底表面。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述隔离结构的顶部表面低于所述有源区的衬底表面，相邻隔离结构之间的衬底形成鳍部，所述伪栅极结构位于隔离结构表面、以及鳍部的侧壁和顶部表面。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述应力层的材料为硅锗或碳化硅。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述第三开口至少一侧的衬底内具有应力层；当所述第三开口两侧的衬底内均具有应力层时，位于所述第三开口两侧的应力层材料相同或不同。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述应力层的形成工艺包括：在相邻伪栅极结构之间的衬底内形成第四开口；采用选择性外延沉积工艺在所述第四开口内形成应力层。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，在相邻伪栅极结构之间的衬底内形成第四开口的方法包括：采用各向异性的干法刻蚀工艺在相邻伪栅极结构之间的衬底内形成第四开口。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，还包括：在各向异性的干法刻蚀工艺之后，采用各向异性的湿法刻蚀工艺刻蚀第四开口的侧壁，使第四开口的侧壁形成顶角，所述顶角向伪栅极结构底部的衬底内延伸，所述第四开口的侧壁相对于衬底表面形成“Σ”型。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，栅极结构包括栅介质层、以及位于栅介质层表面并填充满第一开口的栅极层，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属。
18.如权利要求17所述的半导体器件的形成方法，其特征在于，还包括：位于伪栅极层和衬底之间的伪栅介质层，所述伪栅介质层的材料为氧化硅，在去除伪栅极层之后，去除伪栅介质层；所述栅极结构的形成工艺包括：在第一介质层表面以及第一开口内形成栅介质膜，在所述栅介质膜表面形成栅极膜；平坦化所述栅极膜和栅介质膜，直至暴露出第一介质层表面为止，在第一开口的侧壁和底部表面形成栅介质层，在所述栅介质层表面形成栅极层。
19.如权利要求17所述的半导体器件的形成方法，其特征在于，所述衬底和伪栅极层之间还具有栅介质层，去除伪栅极层之后，暴露出所述栅介质层；所述栅极结构的形成工艺包括：在第一介质层表面以及第一开口内形成栅极膜；平坦化所述栅极膜，直至暴露出第一介质层表面为止，在第一开口内形成栅极层。
20.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一介质层的形成工艺包括：在衬底、应力层和伪栅极结构表面形成第一介质膜；平坦化所述第一介质膜，直至暴露出伪栅极层表面为止，形成第一介质层；所述第二介质层的形成工艺为沉积工艺，所述第二介质层还位于栅极结构和第一介质层表面。
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