CN112289746A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括隔离区和器件区；在基底上形成栅极结构和覆盖基底的层间介质层，层间介质层覆盖栅极结构的侧壁，且层间介质层露出栅极结构的顶部，位于隔离区上的栅极结构作为伪栅极结构，位于器件区上的栅极结构作为器件栅极结构；刻蚀伪栅极结构和伪栅极结构下方部分厚度的基底，形成开口，开口贯穿层间介质层且位于基底中；在开口中形成第一介电层；形成第一介电层后，在器件栅极结构两侧的基底中形成源漏掺杂区。源漏掺杂区是在刻蚀形成开口之后才形成的，形成开口的步骤不易损伤源漏掺杂区，源漏掺杂区能够对沟道提供足够的应力，使得载流子的迁移速率较高，提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；栅极结构也从原来的多晶硅栅极结构向金属栅极结构转变，在金属栅极结构中的功函数层能够调整半导体结构的阈值电压。
在半导体结构工作的过程中，所述栅极结构两侧的所述源漏掺杂区对所述沟道提供应力，提高沟道中载流子的迁移速率。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括隔离区和器件区；在所述基底上形成栅极结构和覆盖所述基底的层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述层间介质层露出所述栅极结构的顶部，位于所述隔离区上的所述栅极结构作为伪栅极结构，位于所述器件区上的所述栅极结构作为器件栅极结构；刻蚀所述伪栅极结构和所述伪栅极结构下方部分厚度的所述基底，形成开口，所述开口贯穿层间介质层且位于所述基底中；在所述开口中形成第一介电层；形成所述第一介电层后，在所述器件栅极结构两侧的所述基底中形成源漏掺杂区。
可选的，在所述基底上形成栅极结构和覆盖所述基底的层间介质层的步骤包括：在所述基底上形成多晶硅栅极结构；形成覆盖所述多晶硅栅极结构的层间介质材料层；去除高于所述多晶硅栅极结构的层间介质材料层，剩余的所述层间介质材料层作为层间介质层；形成所述层间介质层后，去除所述多晶硅栅极结构，在所述层间介质层中形成栅极开口；在所述栅极开口中形成金属栅极结构，所述金属栅极结构作为所述栅极结构。
可选的，采用干法刻蚀工艺刻蚀所述伪栅极结构和所述伪栅极结构下方部分厚度的所述基底，形成所述开口。
可选的，在所述开口中形成第一介电层的步骤包括：形成覆盖所述开口的第一介电材料层；去除露出所述开口的第一介电材料层，位于所述开口中的第一介电材料层作为所述第一介电层。
可选的，采用流动式化学气相沉积工艺形成所述第一介电材料层。
可选的，形成所述源漏掺杂区的步骤包括：刻蚀所述器件栅极结构两侧的所述层间介质层和部分厚度的所述基底，形成凹槽；在所述凹槽中形成源漏掺杂层，所述源漏掺杂层作为所述源漏掺杂区。
可选的，采用干法刻蚀工艺刻蚀所述器件栅极结构两侧的所述层间介质层和部分厚度的所述基底，形成凹槽。
可选的，形成所述源漏掺杂区后还包括：在所述凹槽中的所述源漏掺杂区上形成第二介电材料层；去除露出所述凹槽的第二介电材料层，位于所述凹槽中的第二介电材料层作为第二介电层。
可选的，形成所述第一介电层后，形成所述源漏掺杂区前还包括：刻蚀部分厚度的所述栅极结构，形成由层间介质层和栅极结构围成的栅极凹槽；在所述栅极凹槽中形成保护层。
可选的，所述保护层的材料包括：氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
可选的，在所述基底上形成栅极结构和覆盖所述基底的层间介质层的步骤中，所述栅极结构为多晶硅栅极结构；形成所述形成开口的步骤中，去除所述隔离区上的所述多晶硅栅极结构以及所述多晶硅栅极结构下方的部分厚度的所述基底。
可选的，所述基底包括衬底和位于所述衬底上的鳍部；在所述基底上形成栅极结构的步骤中，所述栅极结构横跨所述鳍部，且所述覆盖所述鳍部的部分顶壁和部分侧壁；形成开口的步骤中，刻蚀所述伪栅极结构和所述伪栅极结构下方部分厚度的所述鳍部，形成所述开口；形成所述源漏掺杂区的步骤中，所述源漏掺杂区形成在所述鳍部中。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括隔离区和器件区；器件栅极结构，位于所述器件区的所述基底上；层间介质层，位于所述基底上，所述层间介质层覆盖所述器件栅极结构的侧壁，且露出所述器件栅极结构的顶壁；凹槽，位于所述器件栅极结构两侧的所述基底中，且贯穿所述层间介质层；第一介电层，位于所述隔离区的所述基底以及所述层间介质层中，且所述第一介电层的顶壁露出所述层间介质层。
可选的，所述半导体结构包括：保护层，位于所述器件栅极结构上；所述层间介质层覆盖所述保护层的侧壁且露出所述保护层的顶部。
可选的，所述保护层的材料包括：氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
可选的，所述半导体结构还包括：源漏掺杂区，位于所述凹槽中。
可选的，所述半导体结构还包括：第二介电层，位于所述源漏掺杂区上的所述凹槽中；所述层间介质层覆盖所述第二介电层的侧壁，且露出所述第二介电层的顶部。
可选的，所述基底包括衬底和位于所述衬底上的鳍部；所述栅极结构横跨所述鳍部，且所述覆盖所述鳍部的部分顶壁和部分侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例先去除所述隔离区上的所述伪栅极结构和部分厚度的所述基底，形成开口，在所述开口中形成第一介电层后，在所述器件栅极结构两侧的所述基底中形成源漏掺杂区，与先形成源漏掺杂区，后形成开口和位于所述开口中的第一介电层的情况相比，所述源漏掺杂区是在刻蚀形成开口之后才形成的，因此所述刻蚀步骤不容易对所述源漏掺杂区造成损伤，从而使源漏掺杂区的形成质量较高，在导体结构工作时，可以提高对沟道的应力，使得载流子的迁移速率较高，提高半导体结构的电学性能。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，所述半导体结构包括：基底，所述基底1包括隔离区I和器件区II；栅极结构2位于所述基底1上，位于所述隔离区I上的所述栅极结构2作为伪栅极结构21，位于所述器件区II上的所述栅极结构2作为器件栅极结构22；源漏掺杂区3，位于所述栅极结构2两侧的所述基底1中；层间介质层4，位于所述基底上，覆盖所述栅极结构2的侧壁，露出所述栅极结构2的顶部。
如图2所示，刻蚀所述隔离区I上的所述伪栅极结构21以及部分厚度的所述基底，形成开口5。
在形成开口5的过程中，会误刻蚀到所述伪栅极结构21(如图1所示)两侧的部分厚度的源漏掺杂区3，如图2中区域A所示，在半导体结构工作时，所述源漏掺杂区3不易为沟道提供足够的应力，从而所述沟道中载流子迁移速率不高，进而导致半导体结构电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括隔离区和器件区；在所述基底上形成栅极结构和覆盖所述基底的层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述层间介质层露出所述栅极结构的顶部，位于所述隔离区上的所述栅极结构作为伪栅极结构，位于所述器件区上的所述栅极结构作为器件栅极结构；刻蚀所述伪栅极结构和所述伪栅极结构下方部分厚度的所述基底，形成开口，所述开口贯穿层间介质层且位于所述基底中；在所述开口中形成第一介电层；形成所述第一介电层后，在所述器件栅极结构两侧的所述基底中形成源漏掺杂区。本发明实施例。
本发明实施例先去除所述隔离区上的所述伪栅极结构和部分厚度的所述基底，形成开口，在所述开口中形成第一介电层后，在所述器件栅极结构两侧的所述基底中形成源漏掺杂区，与先形成源漏掺杂区，后形成开口和位于所述开口中的第一介电层的情况相比，所述源漏掺杂区是在刻蚀形成开口之后才形成的，因此所述刻蚀步骤不容易对所述源漏掺杂区造成损伤，从而使源漏掺杂区的形成质量较高，在导体结构工作时，可以提高对沟道的应力，使得载流子的迁移速率较高，提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
如图3所示，提供基底，所述基底包括隔离区I和器件区I I。
基底为后续形成半导体结构提供工艺基础。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述基底还包括：隔离层102，位于所述鳍部101露出的衬底100上，且所述隔离层102覆盖所述鳍部101的部分侧壁。
所述隔离层102用于使得各个鳍部101之间实现电隔离。
所述隔离层102的材料为介电材料。
具体的，所述隔离层102的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层102的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层102的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层102的用于隔离相邻器件的作用。
参考图4至图6，在所述基底上形成栅极结构103(如图6所示)和覆盖所述基底的层间介质层105(如图5所示)，所述层间介质层105覆盖所述栅极结构103的侧壁，且所述层间介质层105露出所述栅极结构103的顶部，位于所述隔离区I上的所述栅极结构103作为伪栅极结构1031，位于所述器件区II上的所述栅极结构103作为器件栅极结构1032。
所述伪栅极结构1031在后续过程中被去除；所述器件栅极结构1032被保留，在半导体结构工作时，用于控制沟道的开启与断开。
具体的，在所述基底上形成栅极结构103和覆盖所述基底的层间介质层105的步骤包括：
如图4所示，在所述基底上形成多晶硅栅极结构104。
所述多晶硅栅极结构104用于为后续形成栅极结构占据空间位置。
具体的，所述多晶硅栅极结构104横跨所述鳍部101，且所述多晶硅栅极结构104覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，多晶硅栅极结构104为叠层结构，包括保形覆盖鳍部101的部分顶面和部分侧壁的栅氧化层1041和位于栅氧化层1041上的多晶硅层1042。
本实施例中，栅氧化层1041的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，多晶硅层1042的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
如图5所示，形成覆盖所述多晶硅栅极结构104侧壁的层间介质层105，且所述层间介质层105露出所述多晶硅栅极结构104的顶壁。
所述层间介质层105用于实现相邻器件之间的电隔离。
所述层间介质层105的材料为绝缘材料。
本实施例中，所述层间介质层105的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层105的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续层间介质层105的用于隔离相邻器件的作用。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
所述层间介质层105的形成方法还包括：在形成所述多晶硅栅极结构104后，形成覆盖所述多晶硅栅极结构104的层间介质材料层(图中未示出)；去除高于所述多晶硅栅极结构104的层间介质材料层，剩余的所述层间介质材料层作为层间介质层105。
如图6所示，形成所述层间介质层105后，去除所述多晶硅栅极结构104，在所述层间介质层105中形成栅极开口(图中未示出)；在所述栅极开口中形成金属栅极结构，所述金属栅极结构作为所述栅极结构103。
本实施例中，所述栅极结构103处于原多晶硅栅极结构104(如图4所示)的位置，因此，所述栅极结构103横跨所述鳍部101，且所述覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，栅极结构103为金属栅极结构。
本实施例中，所述栅极结构103为叠层结构。具体的，所述栅极结构103包括栅介质层106和位于所述栅介质层106上的栅极层107。
本实施例中，所述栅介质层106的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
本实施例中，栅极层107的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，在其他实施例中，所述栅极结构还可以为多晶硅栅极结构。
还需要说明的是，本实施例中，去除所述多晶硅栅极结构104的意思是，去除所述多晶硅层1042。
参考图7，刻蚀所述伪栅极结构1031和所述伪栅极结构1031下方部分厚度的所述基底，形成开口108。
所述开口108为后续形成第一介电层提供空间。
本实施例中，刻蚀所述伪栅极结构1031和所述伪栅极结构1031下方部分厚度的所述鳍部101，形成开口108。其他实施例中，还可以刻蚀伪栅极结构和所述伪栅极结构下方部分厚度的所述鳍部以及部分厚度的所述衬底，形成开口。
本实施例中，采用干法刻蚀工艺形成所述开口108。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述开口108的形貌满足工艺需求，降低对其他膜层结构的损伤；且通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀栅介质层106和栅极层107，简化了工艺步骤。另外，所述干法刻蚀工艺，有利于精确控制所述鳍部101的去除厚度。
其他实施例中，所述栅极结构为多晶硅栅极机构，形成所述开口的步骤中，去除所述隔离区上的多晶硅栅极结构以及所述多晶硅栅极结构下方的部分厚度的所述鳍部。
参考图8，在所述开口108中形成第一介电层109。
本发明实施例先去除所述隔离区I上的所述伪栅极结构1031和部分厚度的所述基底，形成开口108，在所述开口108中形成第一介电层109后，后续在所述器件栅极结构132两侧的所述基底中形成源漏掺杂区，与先形成源漏掺杂区，后形成开口和位于所述开口中的第一介电层的情况相比，所述源漏掺杂区是在刻蚀形成开口108之后才形成的，因此所述刻蚀步骤不容易对所述源漏掺杂区造成损伤，从而使源漏掺杂区的形成质量较高，进而在导体结构工作时，可以提高对沟道的应力，使得载流子的迁移速率较高，提高半导体结构的电学性能。
所述第一介电层109用于电隔离相邻器件区II。
本实施例中，第一介电层109的材料为绝缘材料。
本实施例中，第一介电层109的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电层109的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续第一介电层109用于隔离相邻器件的作用。在其他实施例中，所述第一隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
在所述开口108中形成第一介电层109的步骤包括：形成覆盖所述开口108的第一介电材料层(图中未示出)；去除露出所述开口108的第一介电材料层，位于所述开口108中的第一介电材料层作为所述第一介电层109。
本实施例中，采用流动式化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述第一介电材料层。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口108，有利于降低所述第一介电材料层内形成空洞等缺陷的概率，相应有利于提高第一介电层的成膜质量。
结合参考图9，所述半导体结构的形成方法还包括：在形成所述第一介电层109后，形成所述源漏掺杂区前，刻蚀部分厚度的所述器件栅极结构1032，形成由层间介质层105和器件栅极结构1032围成的栅极凹槽(图中未示出)；在所述栅极凹槽中形成保护层110。
所述保护层110用于在后续半导体结构的形成过程中，保护器件栅极结构1032不易受到损伤。
具体的，所述保护层110的材料包括：氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，保护层110的材料为氮化硅。
形成所述保护层110的步骤包括：采用化学气相沉积工艺形成覆盖所述栅极凹槽的保护材料层(图中未示出)；去除露出所述栅极凹槽的保护材料层，位于所述栅极凹槽中的所述保护材料层作为保护层110。
参考图10至图12，形成所述第一介电层109后，在所述器件栅极结构1032两侧的所述基底中形成源漏掺杂区112。
在半导体结构工作时，所述源漏掺杂区112为沟道提供应力，提高载流子的迁移速率。
本发明实施例在形成所述第一介电层109后，在所述器件栅极结构1032两侧的所述基底中形成源漏掺杂区112，所述源漏掺杂区112在半导体结构的形成过程中不易受到损伤，在半导体结构工作时，有利于提高对沟道的应力，使得载流子的迁移速率较高，提高半导体结构的电学性能。
本实施例中，形成所述源漏掺杂区112的步骤中，所述源漏掺杂区112形成在所述鳍部101中。
具体的，形成所述源漏掺杂区112的步骤包括：
如图10所示，刻蚀所述器件栅极结构1032两侧的所述层间介质层105和部分厚度的所述基底，形成凹槽113。
所述凹槽113为后续形成源漏掺杂区提供空间位置。
本实施例中，形成所述凹槽113的步骤包括：刻蚀所述器件栅极结构1032两侧的所述层间介质层105和部分厚度的所述鳍部101，形成凹槽113。其他实施例中，还可以刻蚀所述器件栅极结构两侧的所述层间介质层、部分厚度的所述鳍部以及部分厚度的所述衬底，形成凹槽。
本实施例中，采用干法刻蚀工艺刻蚀所述器件栅极结构1032两侧的所述层间介质层105和部分厚度的所述基底，形成凹槽113。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述凹槽113的形貌满足工艺需求，降低对其他膜层结构的损伤；且通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀层间介质层105和鳍部101，简化了工艺步骤。另外，所述干法刻蚀工艺，有利于精确控制所述鳍部101的去除厚度，控制凹槽113的深度，相应的控制了源漏掺杂区112在鳍部101中位置，有利于提高源漏掺杂区112对沟道的应力，有利于提高载流子迁移速率。
如图11所示，在所述凹槽113中形成源漏掺杂层，所述源漏掺杂层作为所述源漏掺杂区112。
形成所述源漏掺杂区112的步骤包括：采用外延生长法形成应力层，在形成应力层的过程中原位掺杂离子，形成源漏掺杂层，所述源漏掺杂层作为源漏掺杂区112。其他实施例中，还可以在形成应力层的过程中采用原位自掺杂后，通过离子注入的方式继续对应力层进行离子掺杂，形成源漏掺杂区。掺杂离子可达到提高沟道中载流子迁移率的效果。另一些实施例中，还可以只采用离子注入的方式对应力层进行离子掺杂。
本实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，所述应力层的材料为锗化硅。本实施例通过在应力层中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，所述应力层的材料相应为碳化硅或磷化硅。通过在应力层中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
需要说明的是，所述源漏掺杂区112覆盖所述凹槽113的部分侧壁。
如图12所示，所述半导体结构的形成方法还包括：形成所述源漏掺杂区112后，在所述凹槽113中的所述源漏掺杂区112上形成第二介电材料层(图中未示出)；去除露出所述凹槽113的所述第二介电材料层，位于所述凹槽113中的剩余的所述第二介电材料层作为第二介电层114。
所述第二介电层114用于电隔离相邻器件区II。
在所述凹槽113中形成第二介电层114的步骤包括：形成覆盖所述凹槽113的第二介电材料层(图中未示出)；去除露出所述凹槽113的第二介电材料层，位于所述凹槽113中的第二介电材料层作为所述第二介电层114。
本实施例中，第二介电层114的材料为绝缘材料。
本实施例中，第二介电层114的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第二介电层114的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续第二介电层114用于隔离相邻器件的作用。在其他实施例中，所述第一隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，采用流动式化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述第二介电材料层。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的凹槽113，有利于降低所述第二介电材料层内形成空洞等缺陷的概率，相应有利于提高第二介电层的成膜质量。
相应的，本发明实施例还提供一种晶体管。参考图10，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括隔离区I和器件区II；器件栅极结构1032，位于所述器件区II的所述基底上；层间介质层105，位于所述基底上，所述层间介质层105覆盖所述器件栅极结构1032的侧壁，且露出所述器件栅极结构1032的顶壁；凹槽113，位于所述器件栅极结构1032两侧的所述基底中，且贯穿所述层间介质层105；第一介电层109，位于所述隔离区I的所述基底以及所述层间介质层105中，且所述第一介电层109的顶壁露出所述层间介质层105。
所述半导体结构的形成过程中，所述基底包括隔离区I和器件区II，栅极结构位于所述基底上，位于所述隔离区I上的所述栅极结构作为伪栅极结构，位于所述器件区II上的所述栅极结构作为器件栅极结构1032；去除所述伪栅极结构以及部分厚度的所述基底，形成开口，在所述开口中形成第一介电层109；刻蚀所述器件栅极结构1032两侧所述基底形成凹槽113；后续在所述凹槽113中形成源漏掺杂区。与先形成源漏掺杂区，后刻蚀去除所述隔离区II中的伪栅极结构，形成开口，在所述开口中形成第一介电层109的情况相比，有利于降低对所述半导体结构中的所述源漏掺杂区造成损伤，从而使源漏掺杂区的形成质量较高，在导体结构工作时，可以提高对沟道的应力，使得载流子的迁移速率较高，提高半导体结构的电学性能。
基底为后续形成半导体结构提供工艺基础。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述基底还包括：隔离层102，位于所述鳍部101露出的衬底100上，且所述隔离层102覆盖所述鳍部101的部分侧壁。
所述隔离层102用于使得各个鳍部101之间实现电隔离。
所述隔离层102的材料为介电材料。
具体的，所述隔离层102的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层102的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层102的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层102的用于隔离相邻器件的作用。
在半导体结构工作时，所述器件栅极结构1032用于控制沟道的开启与断开。
所述器件栅极结构1032横跨所述鳍部101，且所述覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，器件栅极结构1032为金属栅极结构。
本实施例中，所述器件栅极结构1032为叠层结构。具体的，所述器件栅极结构1032包括栅介质层106和位于所述栅介质层106上的栅极层107。
本实施例中，所述栅介质层106的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
本实施例中，栅极层107的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，在其他实施例中，所述器件栅极结构还可以为多晶硅栅极结构。
所述半导体结构包括：保护层110，位于所述器件栅极结构1032上；所述层间介质层105覆盖所述保护层110的侧壁且露出所述保护层110的顶部。
所述保护层110用于在后续半导体结构的形成过程中，保护器件栅极结构1032不易受到损伤。
本实施例中，所述保护层的材料包括：氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
所述层间介质层105用于实现相邻器件之间的电隔离。
所述层间介质层105的材料为绝缘材料。
本实施例中，所述层间介质层105的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层105的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续层间介质层105的用于隔离相邻器件的作用。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
所述凹槽113为形成源漏掺杂区提供空间位置。
本实施例中，所述凹槽113位于所述鳍部101中，且贯穿所述层间介质层105。其他实施例中，所述凹槽还可以位于所述层间介质层、以及所述鳍部中，且贯穿所述层间介质层。
在半导体结构工作时，所述源漏掺杂区为所述沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，所述半导体结构用于形成PMOS，所述源漏掺杂区为掺杂P型离子的锗化硅。P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，所述半导体结构用于形成NMOS，所述源漏掺杂区为掺杂N型离子的碳化硅或磷化硅。N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
所述第一介电层109用于电隔离相邻器件区II。
本实施例中，第一介电层109的材料为绝缘材料。
本实施例中，第一介电层109的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电层109的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续第一介电层109用于隔离相邻器件的作用。在其他实施例中，所述第一隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括隔离区和器件区；
在所述基底上形成栅极结构和覆盖所述基底的层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述层间介质层露出所述栅极结构的顶部，位于所述隔离区上的所述栅极结构作为伪栅极结构，位于所述器件区上的所述栅极结构作为器件栅极结构；
刻蚀所述伪栅极结构和所述伪栅极结构下方部分厚度的所述基底，形成开口，所述开口贯穿层间介质层且位于所述基底中；
在所述开口中形成第一介电层；
形成所述第一介电层后，在所述器件栅极结构两侧的所述基底中形成源漏掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成栅极结构和覆盖所述基底的层间介质层的步骤包括：在所述基底上形成多晶硅栅极结构；
形成覆盖所述多晶硅栅极结构的层间介质材料层；
去除高于所述多晶硅栅极结构的层间介质材料层，剩余的所述层间介质材料层作为层间介质层；
形成所述层间介质层后，去除所述多晶硅栅极结构，在所述层间介质层中形成栅极开口；
在所述栅极开口中形成金属栅极结构，所述金属栅极结构作为所述栅极结构。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述伪栅极结构和所述伪栅极结构下方部分厚度的所述基底，形成所述开口。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述开口中形成第一介电层的步骤包括：形成覆盖所述开口的第一介电材料层；去除露出所述开口的第一介电材料层，位于所述开口中的第一介电材料层作为所述第一介电层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用流动式化学气相沉积工艺形成所述第一介电材料层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区的步骤包括：刻蚀所述器件栅极结构两侧的所述层间介质层和部分厚度的所述基底，形成凹槽；在所述凹槽中形成源漏掺杂层，所述源漏掺杂层作为所述源漏掺杂区。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述器件栅极结构两侧的所述层间介质层和部分厚度的所述基底，形成凹槽。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区后还包括：在所述凹槽中的所述源漏掺杂区上形成第二介电材料层；去除露出所述凹槽的第二介电材料层，位于所述凹槽中的第二介电材料层作为第二介电层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一介电层后，形成所述源漏掺杂区前还包括：刻蚀部分厚度的所述栅极结构，形成由层间介质层和栅极结构围成的栅极凹槽；在所述栅极凹槽中形成保护层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括：氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成栅极结构和覆盖所述基底的层间介质层的步骤中，所述栅极结构为多晶硅栅极结构；
形成所述形成开口的步骤中，去除所述隔离区上的所述多晶硅栅极结构以及所述多晶硅栅极结构下方的部分厚度的所述基底。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；
在所述基底上形成栅极结构的步骤中，所述栅极结构横跨所述鳍部，且所述覆盖所述鳍部的部分顶壁和部分侧壁；
形成开口的步骤中，刻蚀所述伪栅极结构和所述伪栅极结构下方部分厚度的所述鳍部，形成所述开口；
形成所述源漏掺杂区的步骤中，所述源漏掺杂区形成在所述鳍部中。
13.一种半导体结构，其特征在于，包括：
基底，所述基底包括隔离区和器件区；
器件栅极结构，位于所述器件区的所述基底上；
层间介质层，位于所述基底上，所述层间介质层覆盖所述器件栅极结构的侧壁，且露出所述器件栅极结构的顶壁；
凹槽，位于所述器件栅极结构两侧的所述基底中，且贯穿所述层间介质层；
第一介电层，位于所述隔离区的所述基底以及所述层间介质层中，且所述第一介电层的顶壁露出所述层间介质层。
14.如权利要求13所述的半导体结构，其特征在于，所述半导体结构包括：保护层，位于所述器件栅极结构上；所述层间介质层覆盖所述保护层的侧壁且露出所述保护层的顶部。
15.如权利要求14所述的半导体结构，其特征在于，所述保护层的材料包括：氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
16.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：源漏掺杂区，位于所述凹槽中。
17.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：第二介电层，位于所述源漏掺杂区上的所述凹槽中；
所述层间介质层覆盖所述第二介电层的侧壁，且露出所述第二介电层的顶部。
18.如权利要求13所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；
所述栅极结构横跨所述鳍部，且所述覆盖所述鳍部的部分顶壁和部分侧壁。
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