CN108573999A - 集成电路装置及其制作方法 - Google Patents

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
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Abstract

一种集成电路装置及其制作方法。鳍型有源区在衬底上在第一水平方向上延伸。栅极线在所述鳍型有源区上在与所述第一水平方向交叉的第二水平方向上延伸。源极/漏极区在所述鳍型有源区中位于所述栅极线的一侧。绝缘盖平行于所述衬底延伸，所述栅极线及所述源极/漏极区排列在所述绝缘盖与所述衬底之间。源极/漏极触点垂直地延伸穿过所述绝缘盖，所述源极/漏极触点具有被所述绝缘盖覆盖的第一侧壁及连接到所述源极/漏极区的端部。鳍隔离绝缘单元垂直地延伸穿过所述绝缘盖而延伸到所述鳍型有源区中。所述源极/漏极区排列在所述鳍隔离绝缘单元与所述栅极线之间。

Description

集成电路装置及其制作方法
[相关申请的交叉参考]
本申请主张在2017年3月10日在韩国知识产权局提出申请的韩国专利申请第10-2017-0030534号的优先权，所述韩国专利申请的公开内容全文并入本案供参考。
技术领域
本发明概念涉及一种集成电路装置及其制作方法。
背景技术
由于电子技术的发展，因此近年来半导体装置的尺寸迅速地按比例缩小。由于半导体装置需要运行的准确度以及快的运行速度，因此半导体装置中所包括的晶体管的结构需要以较小的大小来满足这些要求。
发明内容
根据本发明概念的示例性实施例，提供一种如下的集成电路装置。鳍型有源区在衬底上在第一水平方向上延伸。栅极线在所述鳍型有源区上在与所述第一水平方向交叉的第二水平方向上延伸。源极/漏极区在所述鳍型有源区中设置在所述栅极线的一侧。绝缘盖平行于所述衬底延伸，所述栅极线及所述源极/漏极区排列在所述绝缘盖与所述衬底之间。源极/漏极触点垂直地延伸穿过所述绝缘盖。所述源极/漏极触点具有被所述绝缘盖覆盖的第一侧壁及连接到所述源极/漏极区的端部。鳍隔离绝缘单元垂直地延伸穿过所述绝缘盖而延伸到所述鳍型有源区中。所述鳍隔离绝缘单元与所述栅极线间隔开，所述源极/漏极区排列在所述鳍隔离绝缘单元与所述栅极线之间。
根据本发明概念的示例性实施例，提供一种如下的集成电路装置。鳍型有源区在衬底上在第一方向上延伸。栅极线在所述鳍型有源区上在与所述第一方向交叉的第二方向上延伸。第一源极/漏极区及第二源极/漏极区设置在所述鳍型有源区中。绝缘盖平行于所述衬底延伸，所述栅极线、所述第一源极/漏极区及所述第二源极/漏极区排列在所述绝缘盖与所述衬底之间。鳍隔离绝缘单元在所述第一源极/漏极区与所述第二源极/漏极区之间垂直地延伸穿过所述绝缘盖。鳍隔离绝缘单元的端部隐埋在所述鳍型有源区中。所述鳍隔离绝缘单元的所述端部低于所述第一源极/漏极区的底表面。
根据本发明概念的示例性实施例，提供一种如下的制作集成电路装置的方法。在衬底上形成鳍型有源区。在所述鳍型有源区中形成第一源极/漏极区及第二源极/漏极区。在鳍型有源区上形成栅极线。将绝缘盖形成为平行于所述衬底以覆盖所述栅极线、所述第一源极/漏极区及所述第二源极/漏极区。鳍隔离绝缘单元在所述第一源极/漏极区与所述第二源极/漏极区之间垂直地延伸穿过所述绝缘盖而延伸到所述鳍型有源区中。所述鳍隔离绝缘单元的底表面低于所述第一源极/漏极区的底表面。
附图说明
通过参照本发明概念的附图详细阐述本发明概念的示例性实施例，本发明概念的这些及其他特征将变得更显而易见：
图1是说明根据本发明概念示例性实施例的集成电路装置的平面布局图。
图2A是根据本发明概念示例性实施例的沿图1所示线X1-X1'截取的集成电路装置的剖视图。
图2B是根据本发明概念示例性实施例的沿图1所示线X2-X2'截取的集成电路装置的剖视图。
图2C是根据本发明概念示例性实施例的沿图1所示线Y-Y'截取的集成电路装置的剖视图。
图3A及图3B、图4、图5A及图5B、以及图6A及图6B是说明根据本发明概念示例性实施例的说明集成电路装置的剖视图。
图7A至图7S是说明根据本发明概念示例性实施例的制作集成电路装置的方法的剖视图。
图8A及图8B是说明根据本发明概念示例性实施例的制作集成电路装置的方法的剖视图。
图9A至图9E是说明根据本发明概念示例性实施例的制作集成电路装置的方法的剖视图。
图10A及图10B是说明根据本发明概念示例性实施例的制作集成电路装置的方法的剖视图。
图11A及图11B是说明根据本发明概念示例性实施例的制作集成电路装置的方法的剖视图。
图12A及图12B、图13A及图13B、以及图14是说明根据本发明概念示例性实施例的说明集成电路装置的剖视图。
图15A及图15B是说明根据本发明概念示例性实施例的制作集成电路装置的方法的剖视图。
图16A及图16B是说明根据本发明概念示例性实施例的集成电路装置的剖视图。
图17A至图17J是说明根据本发明概念示例性实施例的制作集成电路装置的方法的剖视图。
具体实施方式
以下将参照附图来详细阐述本发明概念的示例性实施例。然而，本发明概念可被实施为不同形式且不应被视为仅限于本文所述实施例。在图式中，为清晰起见，可夸大层及区的厚度。在说明书通篇中及所有图式中，相同的参考编号可指代相同的元件。
图1及图2A至图2C是说明根据示例性实施例的集成电路装置的图。图1是说明集成电路装置100A的平面布局图，图2A是沿图1所示线X1-X1'截取的集成电路装置100A的剖视图，图2B是沿图1所示线X2-X2'截取的集成电路装置100A的剖视图，且图2C是沿图1所示线Y-Y'截取的集成电路装置100A的剖视图。图1A及图2A至图2C所示集成电路装置100A可构成包括鳍型场效晶体管(fin field effect transistor，FinFET)装置的逻辑单元。
参照图1A及图2A至图2C，主表面110M在水平方向上延伸的衬底110包括装置有源区AC。衬底110可包含例如Si及Ge等半导体材料或者例如SiGe、SiC、GaAs、InAs及InP等化合物半导体材料。衬底110可包括导电区，例如掺杂有杂质的井或者掺杂有杂质的结构。
多个鳍型有源区FA从衬底110的装置有源区AC突出。所述多个鳍型有源区FA在一个方向(X方向)上彼此平行地延伸。隔离绝缘膜112形成在装置有源区AC上及所述多个鳍型有源区FA之间。所述多个鳍型有源区FA从隔离绝缘膜112进一步呈鳍型向上突出。
多个栅极绝缘膜118及多条栅极线GL在与所述多个鳍型有源区FA交叉的水平方向(Y方向)上在衬底110之上延伸。所述多个栅极绝缘膜118及所述多条栅极线GL延伸到覆盖所述多个鳍型有源区FA中的每一个鳍型有源区FA的顶表面及两个侧壁以及隔离绝缘膜112的顶表面。在装置有源区AC之上沿所述多条栅极线GL可形成有多个金属氧化物半导体(metal–oxide–semiconductor，MOS)晶体管。所述多个MOS晶体管中的每一个可为三维结构MOS晶体管，在所述三维结构MOS晶体管中，在所述多个鳍型有源区FA中的每一个鳍型有源区FA的顶表面及两个侧壁上形成有通道。
所述多个栅极绝缘膜118可包括氧化硅膜、高K介电膜或其组合。高K介电膜可包含介电常数比氧化硅膜大的材料。举例来说，所述多个栅极绝缘膜118可具有为约10至约25的介电常数。高K介电膜可包含金属氧化物或金属氮氧化物。高K介电膜可包含金属氧化物或金属氮氧化物。在所述多个鳍型有源区FA中的一个鳍型有源区FA与所述多个栅极绝缘膜118中的一个栅极绝缘膜118之间可排列有界面层(图中未示出)。界面层可包括氧化物膜、氮化物膜或氮氧化物膜。
所述多条栅极线GL可包括功函数含金属层(work function metal-containinglayer)及填隙金属膜(ap-fill metal film)。功函数含金属层可包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er或Pd。填隙金属膜可包括W膜或Al膜。在示例性实施例中，所述多条栅极线GL中的每一条栅极线GL可包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。
所述多条栅极线GL及所述多个栅极绝缘膜118被多个栅极绝缘顶盖层180覆盖。所述多个栅极绝缘顶盖层180可包括氮化硅膜。所述多条栅极线GL及所述多个栅极绝缘膜118的两个侧壁被多个绝缘间隔壁162覆盖。所述多个绝缘间隔壁162可在所述多条栅极线GL的长度方向(Y方向)上与所述多条栅极线GL平行地呈线形状延伸。所述多个绝缘间隔壁162可包括氮化硅膜、SiOCN膜、SICN膜或其组合。
在所述多个鳍型有源区FA中在所述多条栅极线GL的两侧可形成多个源极/漏极区172。彼此相邻的所述多条栅极线GL中的一条栅极线GL与所述多个源极/漏极区172中的一个源极/漏极区172彼此间隔开，且在所述多条栅极线GL中的一条栅极线GL与所述多个源极/漏极区172中的一个源极/漏极区172之间排列有所述多个栅极绝缘膜118中的一个栅极绝缘膜118以及所述多个绝缘间隔壁162中的一个绝缘间隔壁162。举例来说，所述多个源极/漏极区172中的所述一个源极/漏极区172设置在所述多条栅极线GL中的所述一条栅极线GL的一侧。所述多个源极/漏极区172可分别包括在所述多个鳍型有源区FA中的一个鳍型有源区FA的局部区域中形成的杂质离子植入区(impurity-ion-implanted region)。所述多个源极/漏极区172可分别包括在所述多个鳍型有源区FA中的一个鳍型有源区FA中形成的多个凹槽区R1上外延生长的半导体外延层。所述多个源极/漏极区172可分别包括外延生长Si层、外延生长SiC层或多个外延生长SiGe层。所述多个源极/漏极区172中的一些区可被栅极间介电质164(参见图7B)覆盖。栅极间介电质164可包括氧化硅膜。
衬底110包括在所述多个鳍型有源区FA上在与装置有源区AC及所述多个鳍型有源区FA交叉的方向上延伸的鳍隔离区FS。鳍隔离区FS可平行于所述多条栅极线GL延伸。
绝缘盖182在所述多个鳍型有源区FA之上平行于衬底110水平地延伸。绝缘盖182延伸至覆盖鳍隔离区FS的两侧上的装置有源区AC而不覆盖鳍隔离区FS的顶表面。所述多条栅极线GL、所述多个绝缘间隔壁162、栅极间介电质164、所述多个源极/漏极区172及所述多个栅极绝缘顶盖层180排列在衬底110与绝缘盖182之间。绝缘盖182具有包括第一绝缘盖182A及第二绝缘盖182B的双层结构。第一绝缘盖182A及第二绝缘盖182B可包含彼此不同的材料。举例来说，第一绝缘盖182A可包括氮化硅膜，且第二绝缘盖182B可包括氧化硅膜。本发明概念并非仅限于此。举例来说，绝缘盖182可由单个层形成。
多个源极/漏极触点CA及多个栅极触点CB垂直地延伸穿过绝缘盖182。所述多个源极/漏极触点CA中的每一个源极/漏极触点CA包括下部源极/漏极触点CA1及上部源极/漏极触点CA2，下部源极/漏极触点CA1与上部源极/漏极触点CA2垂直地连接到彼此。下部源极/漏极触点CA1垂直地延伸穿过图7B所示栅极间介电质164且具有连接到所述多个源极/漏极区172中的至少一个源极/漏极区172的端部。下部源极/漏极触点CA1在与所述多个鳍型有源区FA交叉的方向上延伸。图1示出其中在三个鳍型有源区之上形成多个下部源极/漏极触点CA1以在Y方向上与三个鳍型有源区交叉的实例。下部源极/漏极触点CA1的顶表面位于与所述多个栅极绝缘顶盖层180中的每一个栅极绝缘顶盖层180的顶表面实质上相同的水平高度。上部源极/漏极触点CA2具有被绝缘盖182覆盖的侧壁且从下部源极/漏极触点CA1的顶表面垂直地延伸到绝缘盖182的顶表面。
所述多个栅极触点CB中的每一个栅极触点CB从所述多条栅极线GL中的一条栅极线GL的顶表面垂直地延伸到绝缘盖182的顶表面。所述多个栅极触点CB中的每一个栅极触点CB具有连接到所述多条栅极线GL中的一条栅极线GL的端部以及被绝缘盖182覆盖的侧壁。
下部源极/漏极触点CA1、上部源极/漏极触点CA2、以及所述多个栅极触点CB中的每一个栅极触点CB可包括金属膜及环绕金属膜的导电障壁膜。金属膜可包含Co、Cu、W、Ru、Mn或其组合，且导电障壁膜可包含Ti、Ta、TiN、TaN或其组合。
在鳍隔离区FS中将鳍隔离绝缘单元120A形成为与所述多个鳍型有源区FA上的所述多条栅极线GL平行地垂直地延伸。鳍隔离绝缘单元120A与所述多条栅极线GL中的一条栅极线GL水平地间隔开。所述多个源极/漏极区172中的一个源极/漏极区172排列在鳍隔离绝缘单元120A与所述两条栅极线中的一条之间。所述多个源极/漏极区172中的一个源极/漏极区172排列在鳍隔离绝缘单元120A与所述两条栅极线中的另一条之间。鳍隔离绝缘单元120A从所述多个鳍型有源区FA中的所述一个鳍型有源区FA的内部垂直地延伸到绝缘盖182的顶表面。鳍隔离绝缘单元120A具有被绝缘盖182覆盖的侧壁。所述多个源极/漏极触点CA及所述多个栅极触点CB中的每一个的侧壁的被绝缘盖182覆盖的一部分与鳍隔离绝缘单元120A的侧壁的被绝缘盖182覆盖的一部分可位于同一水平高度上。所述多个源极/漏极触点CA中的每一个源极/漏极触点CA的顶表面、所述多个栅极触点CB中的每一个栅极触点CB的顶表面、绝缘盖182的顶表面及鳍隔离绝缘单元120A的顶表面在同一平面上延伸，或者位于实质上相同的水平高度上。
在鳍隔离区FS中，鳍隔离绝缘单元120A包括鳍隔离绝缘膜128，鳍隔离绝缘膜128平行于所述多条栅极线GL延伸，且具有对所述多个鳍型有源区FA中的一个鳍型有源区FA中的鳍内部隔离空间FS2进行填充的端部以及被绝缘盖182覆盖的侧壁。举例来说，鳍隔离绝缘膜128的端部隐埋在所述多个鳍型有源区FA中的所述一个鳍型有源区FA中。鳍内部隔离空间FS2包括彼此连通的下部鳍凹槽FR2及上部鳍凹槽FR1。举例来说，下部鳍凹槽FR2连接到上部鳍凹槽FR1。
鳍隔离绝缘单元120A进一步包括第一鳍隔离间隔壁122、第二鳍隔离间隔壁124及第三鳍隔离间隔壁126，上述各鳍隔离间隔壁覆盖鳍隔离绝缘膜128的侧壁。第一鳍隔离间隔壁122在鳍隔离绝缘膜128与绝缘盖182之间垂直地延伸以覆盖鳍隔离绝缘膜128的侧壁。第一鳍隔离间隔壁122具有水平高度比所述多个鳍型有源区FA中的所述一个鳍型有源区FA的最上表面高的底表面。第二鳍隔离间隔壁124在鳍隔离绝缘膜128与第一鳍隔离间隔壁122之间垂直地延伸。第二鳍隔离间隔壁124包括突出部124P，突出部124P位于第一鳍隔离间隔壁122与所述多个鳍型有源区FA中的所述一个鳍型有源区FA之间且在与鳍隔离绝缘膜128相反的方向上突出。第三鳍隔离间隔壁126在鳍隔离绝缘膜128与第二鳍隔离间隔壁124之间垂直地延伸且从鳍内部隔离空间FS2的上部鳍凹槽FR1的内部延伸到绝缘盖182的顶表面。第一鳍隔离间隔壁122、第二鳍隔离间隔壁124及第三鳍隔离间隔壁126中的每一个可包括氮化硅膜。鳍隔离绝缘膜128可包括氧化硅膜、氮化硅膜或其组合。
图3A及图3B是说明根据示例性实施例的集成电路装置的剖视图。图3A及图3B分别说明与沿图1所示线X1-X1'及X2-X2'截取的剖视图对应的集成电路装置的部分的配置。
图3A及图3B所示集成电路装置100B具有与图2A至图2C所示集成电路装置100A实质上相同的配置。然而，集成电路装置100B包括排列在鳍隔离区FS中的鳍隔离绝缘单元120B。鳍隔离绝缘单元120B的顶表面及绝缘盖182的顶表面被上部绝缘膜190覆盖。鳍隔离绝缘单元120B可具有与图2A、图2B及图2C所示鳍隔离绝缘单元120A实质上相同的配置，只是鳍隔离绝缘单元120B具有比图2A至图2C所示鳍隔离绝缘单元120A的Z方向长度小的Z方向长度。上部绝缘膜190可包括氧化硅膜或者介电常数为约2.2至约3.0的低K介电膜。低K介电膜可包括SiOC膜、SiCOH膜或其组合。
参照图3A及图3B，在集成电路装置100B中，鳍隔离绝缘单元120B的顶表面与绝缘盖182的顶表面在同一平面上延伸。所述多个源极/漏极触点CA中的每一个及所述多个栅极触点CB中的每一个在与衬底110相反的方向上从绝缘盖182的顶表面突出且延伸穿过上部绝缘膜190。所述多个源极/漏极触点CA的顶表面及所述多个栅极触点CB的顶表面位于相对于衬底110而言比鳍隔离绝缘单元120B的顶表面高的水平高度上。所述多个源极/漏极触点CA的顶表面、所述多个栅极触点CB的顶表面及上部绝缘膜190的顶表面在同一平面上延伸，或者位于实质上相同的水平高度上。
图4是说明根据示例性实施例的集成电路装置的剖视图。图4示出与沿图1所示线X1-X1'截取的剖视图对应的集成电路装置的一部分的配置。
参照图4，集成电路装置100C具有与图2A至图2C所示集成电路装置100A实质上相同的配置。然而，集成电路装置100C包括具有单层的绝缘盖184而非图2A至图2C所示绝缘盖182。鳍隔离区FS中的鳍隔离绝缘单元120C从所述多个鳍型有源区FA中的一个鳍型有源区FA的内部垂直地延伸穿过绝缘盖184而延伸到绝缘盖184的顶表面。鳍隔离绝缘单元120C可具有与图2A至图2C所示鳍隔离绝缘单元120A实质上相同的配置。绝缘盖184延伸至覆盖位于鳍隔离区FS的两侧上的装置有源区AC而不覆盖鳍隔离区FS的顶表面。绝缘盖184可包含氧化硅。
另外，集成电路装置100C包括分别连接到所述多个源极/漏极区172中的一个源极/漏极区172的多个源极/漏极触点CA3。所述多个源极/漏极触点CA3中的每一个源极/漏极触点CA3具有从所述多个源极/漏极区172中的一个源极/漏极区172垂直延伸到绝缘盖184的顶表面的完整触点结构。所述多个源极/漏极触点CA3的顶表面、鳍隔离绝缘单元120C的顶表面及绝缘盖184的顶表面在同一平面上延伸，或者位于实质上相同的水平高度上。所述多个源极/漏极触点CA3的构成材料如参照图2A至图2C对上部源极/漏极触点CA2的构成材料所述。
图5A及图5B是说明根据示例性实施例的集成电路装置的剖视图。图5A及图5B分别说明与沿图1所示线X1-X1'及X2-X2'截取的剖视图对应的集成电路装置的部分的配置。
图5A及图5B所示集成电路装置100D具有与图2A至图2C所示集成电路装置100A实质上相同的配置。然而，在集成电路装置100D中，在鳍隔离区FS中形成有与图2A至图2C所示鳍隔离绝缘单元120A不同的鳍隔离绝缘单元120D。鳍隔离绝缘单元120D从所述多个鳍型有源区FA中的一个鳍型有源区FA的鳍内部隔离空间FS2'垂直地延伸穿过绝缘盖182而延伸到绝缘盖182的顶表面。鳍隔离绝缘单元120D包括鳍隔离绝缘膜128，鳍隔离绝缘膜128平行于所述多条栅极线GL延伸且具有对鳍内部隔离空间FS2'进行填充的端部以及被绝缘盖182覆盖的侧壁。鳍内部隔离空间FS2'包括下部鳍凹槽FR3及与下部鳍凹槽FR3连通的上部鳍凹槽FR1。举例来说，下部鳍凹槽FR3连接到上部鳍凹槽FR1。下部鳍凹槽FR3具有在所述多个鳍型有源区FA中的所述一个鳍型有源区FA的深度方向上延伸的圆形侧壁RS3。鳍隔离绝缘膜128具有与圆形侧壁RS3面对的以凸起方式突出的侧壁。在X方向上，鳍隔离绝缘膜128的对下部鳍凹槽FR3进行填充的一部分具有比鳍隔离绝缘膜128的位于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶部部分中的一部分的宽度大的宽度。举例来说，鳍隔离绝缘膜128在下部鳍凹槽FR3中具有第一宽度且在所述多个鳍型有源区FA中的所述一个鳍型有源区FA之上具有第二宽度。第一宽度大于第二宽度。
上部鳍凹槽FR1的底部水平高度LV1对应于距离所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面的第一深度D1。上部鳍凹槽FR1在源极/漏极区172的在X方向上具有最大宽度MW(参见图10A)的一部分的水平高度下方延伸，且因此，上部鳍凹槽FR1的底部水平高度LV1比源极/漏极区172的最大宽度MW部分更靠近衬底110。上部鳍凹槽FR1的底部水平高度LV1相对于衬底110而言高于所述多个源极/漏极区172中的一个源极/漏极区172的底表面。本发明概念并非仅限于此。在示例性实施例中，相对于衬底110而言，上部鳍凹槽FR1的底部水平高度LV1可高于所述多个源极/漏极区172中的一个源极/漏极区172的最大宽度MW部分。在示例性实施例中，相对于衬底110而言，上部鳍凹槽FR1的底部水平高度LV1可低于所述多个源极/漏极区172中的所述一个源极/漏极区172的底表面。
下部鳍凹槽FR3形成在低于上部鳍凹槽FR1的底部水平高度LV1的位置处。因此，下部鳍凹槽FR3的在X方向(即，所述多个鳍型有源区FA中的所述一个鳍型有源区FA的长度方向)上具有最大宽度FMW(参见图10A)的一部分的水平高度LV3对应于相对于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面而言的第三深度D3，第三深度D3大于第一深度D1。因此，最大宽度FMW(参见图10)可增大，而不会对所述多个源极/漏极区172造成不利影响。在所述多个鳍型有源区FA中的所述一个鳍型有源区FA的深度方向上延伸的下部鳍凹槽FR3具有圆形侧壁RS3，且可避免圆形侧壁RS3与所述多个源极/漏极区172中的和圆形侧壁RS3相邻的源极/漏极区之间的任何接触。
图6A及图6B是说明根据示例性实施例的集成电路装置的剖视图。图6A及图6B分别说明与沿图1所示线X1-X1'及X2-X2'截取的剖视图对应的集成电路装置的部分的配置。
图6A及图6B所示集成电路装置100E具有与图2A至图2C所示集成电路装置100A实质上相同的配置。然而，在集成电路装置100E中，在鳍隔离区FS中形成有与图2A至图2C所示鳍隔离绝缘单元120A不同的鳍隔离绝缘单元120E。鳍隔离绝缘单元120E包括从上部鳍凹槽FR1延伸到所述多个鳍型有源区FA中的一个鳍型有源区FA的内部的绝缘离子植入区IIP以及环绕绝缘离子植入区IIP的障壁离子植入区BR。障壁离子植入区BR与绝缘离子植入区IIP可包括导电类型彼此不同或彼此相反的杂质区。
绝缘离子植入区IIP可为导电类型与所述多个鳍型有源区FA中的所述一个鳍型有源区FA的导电类型不同或相反的杂质区。举例来说，如果所述多个鳍型有源区FA包含N型半导体，则绝缘离子植入区IIP可包括P型杂质区。如果所述多个鳍型有源区FA包含P型半导体，则绝缘离子植入区IIP可包括N型杂质区。绝缘离子植入区IIP被障壁离子植入区BR环绕。因此，绝缘离子植入区IIP与所述多个鳍型有源区FA中的所述一个鳍型有源区FA及所述多个源极/漏极区172间隔开，障壁离子植入区BR排列在绝缘离子植入区IIP与所述多个鳍型有源区FA中的所述一个鳍型有源区FA之间以及绝缘离子植入区IIP与所述多个源极/漏极区172中的和绝缘离子植入区IIP相邻的一个源极/漏极区172之间。障壁离子植入区BR可为导电类型与所述多个鳍型有源区FA中的所述一个鳍型有源区FA的导电类型相同的杂质区。障壁离子植入区BR可为导电类型与所述多个源极/漏极区172的导电类型相反的杂质区。
在集成电路装置100E中，鳍隔离绝缘单元120E的鳍隔离绝缘膜128具有填充上部鳍凹槽FR1的端部，且绝缘离子植入区IIP在上部鳍凹槽FR1的底表面处接触鳍隔离绝缘膜128的端部。举例来说，绝缘离子植入区IIP连接到鳍隔离绝缘膜128的端部。
在X方向上，绝缘离子植入区IIP的宽度大于上部鳍凹槽FR1的宽度。由于绝缘离子植入区IIP及障壁离子植入区BR形成在比上部鳍凹槽FR1的底部水平高度LV1低的位置处，因此绝缘离子植入区IIP及障壁离子植入区BR的沿X方向具有最大总宽度的部分位于相对于所述多个鳍型有源区FA中的一个鳍型有源区FA的顶表面而言比与第一深度D1对应的水平高度低的水平高度处。因此，即使增大绝缘离子植入区IIP及障壁离子植入区BR的最大总宽度，也可不对所述多个源极/漏极区172造成不利影响。举例来说，可避免障壁离子植入区BR与所述多个源极/漏极区172中的和障壁离子植入区BR相邻的源极/漏极区之间的任何接触。
参照图1至图6B阐述的集成电路装置100A、100B、100C、100D或100E包括绝缘盖182或184以及鳍隔离绝缘单元120A、120B、120C、120D或120E，绝缘盖182或184延伸至覆盖位于鳍隔离区FS的两侧上的装置有源区AC而不覆盖鳍隔离区FS的顶表面，鳍隔离绝缘单元120A、120B、120C、120D或120E从所述多个鳍型有源区FA中的一个鳍型有源区FA的内部垂直地延伸穿过绝缘盖182或184。即使根据本发明概念的集成电路装置100A、100B、100C、100D或100E包括因高度地按比例缩小而具有有限线宽度的栅极线，根据本发明概念的集成电路装置100A、100B、100C、100D或100E也具有其中所述多个源极/漏极触点CA或CA3中的每一个以及鳍隔离绝缘单元120A、120B、120C、120D或120E通过所述多个绝缘间隔壁162中的至少一个而自对准的结构，所述多个绝缘间隔壁162呈线形状延伸以覆盖栅极线GL的与所述多个源极/漏极触点CA或CA3中的每一个以及鳍隔离绝缘单元120A、120B、120C、120D或120E相邻的侧壁。因此，在形成相邻的晶体管之间的绝缘区的过程中可提供利用相对小的面积来实现稳定的绝缘的鳍隔离绝缘单元，且集成电路装置可利用最小的面积表现出期望的性能。
图7A至图7S是说明根据示例性实施例的制作集成电路装置的方法的剖视图。将参照图7A至图7S来阐述制作图2A至图2C所示集成电路装置100A的方法。
参照图7A，局部地蚀刻衬底110的装置有源区AC，从而形成在向上方向(Z方向)上从衬底110的主表面110M突出且在一个方向(X方向)上延伸的所述多个鳍型有源区FA。所述多个鳍型有源区FA分别具有图2C所示Y方向上的横截面形状。所述多个鳍型有源区FA如图1所示分别与彼此间隔开。
在衬底110上形成隔离绝缘膜112(参照图2C)以覆盖所述多个鳍型有源区FA的两个下部侧壁。所述多个鳍型有源区FA分别从隔离绝缘膜112的顶表面向上突出。
参照图7B，在所述多个鳍型有源区FA中的一个鳍型有源区FA上形成多个虚拟栅极结构DGS。所述多个虚拟栅极结构DGS分别可延伸至在Y方向上与所述多个鳍型有源区FA交叉。所述多个虚拟栅极结构DGS中的每一个虚拟栅极结构DGS包括以所陈述的顺序堆叠在所述多个鳍型有源区FA中的所述一个鳍型有源区FA上的虚拟栅极绝缘膜D214、虚拟栅极线D216及虚拟栅极绝缘顶盖层D218。虚拟栅极绝缘膜D214可包含氧化硅。虚拟栅极线D216可包含多晶硅。虚拟栅极绝缘顶盖层D218可包含氧化硅、氮化硅或氮氧化硅。
在所述多个虚拟栅极结构DGS中的每一个虚拟栅极结构DGS的两个侧壁上形成所述多个绝缘间隔壁162。所述多个绝缘间隔壁162可包括氮化硅膜、SiOCN膜、SiCN膜或其组合。在示例性实施例中，所述多个绝缘间隔壁162可分别包括介电常数比氮化硅膜小的材料膜，例如SiOCN膜、SiCN膜或其组合。为形成所述多个绝缘间隔壁162，可使用原子层沉积(atomic layer deposition，ALD)或化学气相沉积(chemical vapor deposition，CVD)。
通过对在所述多个虚拟栅极结构DGS中的每一个虚拟栅极结构DGS的两侧上暴露出的所述多个鳍型有源区FA进行局部蚀刻来形成所述多个凹槽区R1。通过在所述多个凹槽区R1上通过外延生长工艺(epitaxial growth process)形成半导体层来形成所述多个源极/漏极区172。所述多个源极/漏极区172具有位于比所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面的水平高度高的水平高度处的顶表面。在示例性实施例中，所述多个源极/漏极区172可具有位于可与所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面的水平高度相同的水平高度处的顶表面。
形成栅极间介电质164来覆盖所述多个源极/漏极区172、所述多个虚拟栅极结构DGS及所述多个绝缘间隔壁162。为形成栅极间介电质164，可形成厚度足以覆盖包括所述多个虚拟栅极结构DGS及所述多个源极/漏极区172的结构的绝缘膜，之后将绝缘膜平坦化以暴露出虚拟栅极绝缘顶盖层D218的顶表面。
参照图7C，从图7B的所得结构移除所述多个虚拟栅极结构DGS，从而形成多个栅极空间GS。由所述多个栅极空间GS暴露出所述多个绝缘间隔壁162及所述多个鳍型有源区FA。所述多个栅极空间GS可进一步暴露出隔离绝缘膜112(参见图2C)。
为移除所述多个虚拟栅极结构DGS，可使用湿蚀刻工艺。为执行湿蚀刻工艺，举例来说，可使用包含HNO3、经稀释的氟酸(diluted fluoric acid，DHF)、NH4OH、四甲基氢氧化铵(tetramethyl ammonium hydroxide，TMAH)、KOH或其组合的蚀刻溶液。
参照图7D，在所述多个栅极空间GS(参见图7C)中形成栅极绝缘膜层118’及栅极导电层119。在形成栅极绝缘膜层118’之前，可进一步在由所述多个栅极空间GS暴露出的所述多个鳍型有源区FA的表面上形成界面层(图中未示出)。为形成界面层，可将由所述多个栅极空间GS暴露出的所述多个鳍型有源区FA局部地氧化。
栅极绝缘膜层118’及栅极导电层119在对所述多个栅极空间GS中的每一个栅极空间GS的内部进行填充的同时覆盖栅极间介电质164的顶表面。可通过原子层沉积工艺、化学气相沉积工艺、物理气相沉积(physical vapor deposition，PVD)工艺、金属有机原子层沉积(metal organic ALD，MOALD)工艺或金属有机化学气相沉积(metal organic CVD，MOCVD)工艺来形成栅极绝缘膜层118’及栅极导电层119。
参照图7E，局部地移除栅极绝缘膜层118’及栅极导电层119(参见图7D)以使得暴露出栅极间介电质164的顶表面，且仅在所述多个栅极空间GS中留存多个初步栅极绝缘膜118”及多条初步栅极线GL’。
参照图7F，从所述多条初步栅极线GL’及所述多个初步栅极绝缘膜118”的顶部部分对所述多条初步栅极线GL’及所述多个初步栅极绝缘膜118”进行局部地移除，从而在所述多条栅极线GL及所述多个栅极绝缘膜118之上制备多个顶盖空间CS。
参照图7G，在图7F的所得结构中，形成所述多个栅极绝缘顶盖层180来分别填充所述多个顶盖空间CS。所述多个栅极绝缘顶盖层180可分别包括氮化硅膜。接下来，可使用掩模图案(图中未示出)来蚀刻栅极间介电质164，从而形成分别暴露出所述多个源极/漏极区172中的一个源极/漏极区172的多个下部源极/漏极接触孔CH1。所述多个下部源极/漏极接触孔CH1可通过所述多个绝缘间隔壁162自对准。
参照图7H，形成下部源极/漏极触点CA1来填充所述多个下部源极/漏极接触孔CH1中的一个。为形成下部源极/漏极触点CA1，可在所述多个栅极绝缘顶盖层180上形成导电层，以填充所述多个下部源极/漏极接触孔CH1。之后可进行化学机械研磨(chemicalmechanical polishing，CMP)或回蚀工艺(etch-back process)以使得仅在所述多个下部源极/漏极接触孔CH1中留存导电层。下部源极/漏极触点CA1可通过所述多个绝缘间隔壁162自对准。在示例性实施例中，在所述多个源极/漏极区172与下部源极/漏极触点CA1之间可排列有金属硅化物膜(图中未示出)。
参照图7I，形成绝缘盖182来同时覆盖所述多个栅极绝缘顶盖层180、所述多个栅极绝缘膜118、下部源极/漏极触点CA1及栅极间介电质164。绝缘盖182包括可包含彼此不同的材料的第一绝缘盖182A及第二绝缘盖182B。举例来说，第一绝缘盖182A可包括氮化硅膜，且第二绝缘盖182B可包括氧化硅膜。
参照图7J，在绝缘盖182上形成掩模图案M1(其中孔H1对应于鳍隔离区FS)，之后通过使用掩模图案M1作为蚀刻掩模来蚀刻由孔H1暴露出的绝缘盖182及栅极绝缘顶盖层180，从而形成鳍外部隔离空间FS1，其暴露出选自所述多条栅极线GL中的所述多条栅极线GL中的一条栅极线GL的顶表面及覆盖所述多条栅极线GL中的所述一条栅极线GL的所述多个栅极绝缘膜118中的一个栅极绝缘膜118的顶表面。可以通过所述多个绝缘间隔壁162进行自对准的方式来蚀刻鳍外部隔离空间FS1，所述多个绝缘间隔壁162中的一个绝缘间隔壁162覆盖所述多条栅极线GL中的所述一条栅极线GL的两个侧壁。在鳍外部隔离空间FS1中，所述多个绝缘间隔壁162中的两个绝缘间隔壁的侧壁、第一绝缘盖182A的侧壁及第二绝缘盖182B的侧壁被暴露出。
掩模图案M1可包含相对于绝缘盖182及所述多个栅极绝缘顶盖层180具有蚀刻选择性的材料。举例来说，掩模图案M1可包括旋涂硬掩模(spin-on-hardmask，SOH)膜、光刻胶膜或其组合，但并非仅限于此。
参照图7K，移除掩模图案M1，之后在鳍外部隔离空间FS1的内侧壁上形成初步第一鳍隔离间隔壁122’。初步第一鳍隔离间隔壁122’形成在所述多个栅极绝缘膜118中的所述一个栅极绝缘膜118的一部分118P上以覆盖所述多个绝缘间隔壁162中的所述两个绝缘间隔壁的侧壁、第一绝缘盖182A的侧壁及第二绝缘盖182B的侧壁。在形成鳍外部隔离空间FS1之后可留存所述多个栅极绝缘膜118中的所述一个栅极绝缘膜118的所述一部分118P。接下来，通过各向异性干蚀刻工艺经由鳍外部隔离空间FS1移除所述多条栅极线GL中的所述一条栅极线GL，且接着局部地移除所述多个栅极绝缘膜118中的所述一个栅极绝缘膜118，从而形成所述一部分118P且暴露出所述多个鳍型有源区FA中的一个鳍型有源区FA的顶部部分。在暴露出所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶部部分之后，由鳍外部隔离空间FS1暴露出覆盖绝缘间隔壁162的所述多个栅极绝缘膜118中的所述一个栅极绝缘膜118的所述一部分118P。
图7K也示出在移除所述多条栅极线GL中的所述一条栅极线GL之后沿Y方向的所述多个鳍型有源区FA中的所述一个鳍型有源区FA以及鳍隔离区FS中的鳍外部隔离空间FS1的剖视图。在移除所述多条栅极线GL中的所述一条栅极线GL之后，鳍外部隔离空间FS1的深度增大，由此在鳍外部隔离空间FS1中暴露出所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶部部分及所述多个隔离绝缘膜112中的所述一个隔离绝缘膜112的顶表面。
参照图7L，移除在鳍外部隔离空间FS1中暴露出的所述多个栅极绝缘膜118中的所述一个栅极绝缘膜118的所述一部分118P，从而在鳍外部隔离空间FS1中暴露出所述多个绝缘间隔壁162中的所述两个绝缘间隔壁。为移除所述多个栅极绝缘膜118中的所述一个栅极绝缘膜118的所述一部分118P，可采用湿蚀刻工艺。
参照图7M，形成初步第二鳍隔离间隔壁124’来覆盖在鳍外部隔离空间FS1中暴露出的初步第一鳍隔离间隔壁122’的侧壁以及所述多个绝缘间隔壁162的所述两个绝缘间隔壁的侧壁。初步第二鳍隔离间隔壁124’包括位于初步第一鳍隔离间隔壁122’下面的突出部124P，突出部124P朝鳍外部隔离空间FS1的外部突出。在示例性实施例中，初步第二鳍隔离间隔壁124’可包括氮化硅膜。在示例性实施例中，可省略形成初步第二鳍隔离间隔壁124’的过程。
参照图7N，通过使用第二绝缘盖182B、初步第一鳍隔离间隔壁122’及初步第二鳍隔离间隔壁124’作为蚀刻掩模来蚀刻由鳍外部隔离空间FS1暴露出的所述多个鳍型有源区FA中的所述一个鳍型有源区FA，从而形成相对于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面具有第一深度D1的上部鳍凹槽FR1。上部鳍凹槽FR1的侧壁可与初步第二鳍隔离间隔壁124’的侧壁自对准。
上部鳍凹槽FR1在源极/漏极区172的在X方向(即，所述多个鳍型有源区FA中的所述一个鳍型有源区FA的长度方向)上具有最大宽度MW的部分的水平高度下方延伸，且因此，上部鳍凹槽FR1的底部水平高度LV1可比源极/漏极区172的最大宽度MW部分更靠近衬底110。
参照图7O，在鳍外部隔离空间FS1及上部鳍凹槽FR1中形成初步第三鳍隔离间隔壁126’。初步第三鳍隔离间隔壁126’覆盖初步第二鳍隔离间隔壁124’的侧壁及上部鳍凹槽FR1的侧壁。如果省略形成初步第二鳍隔离间隔壁124’的过程，则第三鳍隔离间隔壁126可直接形成在初步第一鳍隔离间隔壁122’及所述多个绝缘间隔壁162中的所述两个绝缘间隔壁上。第三鳍隔离间隔壁126可包括氮化硅膜。
参照图7P，通过使用第二绝缘盖182B、初步第一鳍隔离间隔壁122’、初步第二鳍隔离间隔壁124’及初步第三鳍隔离间隔壁126’作为蚀刻掩模来蚀刻在上部鳍凹槽FR1的底表面处暴露出的所述多个鳍型有源区FA中的所述一个，从而形成下部鳍凹槽FR2，下部鳍凹槽FR2具有与相对于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面的第二深度D2对应的底部水平高度LV2，第二深度D2大于第一深度D1。下部鳍凹槽FR2的侧壁可与初步第三鳍隔离间隔壁126’的侧壁自对准。
下部鳍凹槽FR2与上部鳍凹槽FR1连通且在X方向上具有比上部鳍凹槽FR1小的宽度。举例来说，下部鳍凹槽FR2连接到上部鳍凹槽FR1。下部鳍凹槽FR2及上部鳍凹槽FR1构成鳍内部隔离空间FS2。
参照图7Q，形成初步鳍隔离绝缘膜128’来填充鳍内部隔离空间FS2及鳍外部隔离空间FS1(参见图7P)。初步鳍隔离绝缘膜128’也会形成在第二绝缘盖182B的顶表面上。
初步鳍隔离绝缘膜128’可包括氧化硅膜、氮化硅膜或其组合。在示例性实施例中，初步鳍隔离绝缘膜128’可仅包括氮化硅膜。在示例性实施例中，为形成初步鳍隔离绝缘膜128’，首先，可形成氧化硅膜来覆盖鳍内部隔离空间FS2的内壁及鳍外部隔离空间FS1的内壁，之后在氧化硅膜上形成氮化硅膜来填充鳍内部隔离空间FS2的剩余空间及鳍外部隔离空间FS1的剩余空间。为形成初步鳍隔离绝缘膜128’，可使用原子层沉积工艺或化学气相沉积工艺。
参照图7R，对初步鳍隔离绝缘膜128’的顶表面及第二绝缘盖182B的顶表面执行平坦化工艺以移除初步鳍隔离绝缘膜128’的覆盖第二绝缘盖182B的顶表面的一部分，从而仅在鳍内部隔离空间FS2及鳍外部隔离空间FS1中形成鳍隔离绝缘膜128。此处，第二绝缘盖182B、初步第一鳍隔离间隔壁122’、初步第二鳍隔离间隔壁124’及初步第三鳍隔离间隔壁126’中的每一者具有减小的高度以使得形成第一鳍隔离间隔壁122、第二鳍隔离间隔壁124及第三鳍隔离间隔壁126。留存在鳍隔离区FS中的第一鳍隔离间隔壁122、第二鳍隔离间隔壁124、第三鳍隔离间隔壁126及鳍隔离绝缘膜128构成鳍隔离绝缘单元120A。第二绝缘盖182B与鳍隔离绝缘单元120A的顶表面被平坦化成在同一平面上延伸。
参照图7S，通过光刻工艺以所陈述的顺序来蚀刻第二绝缘盖182B及第一绝缘盖182A，从而形成分别暴露出下部源极/漏极触点CA1的多个上部源极/漏极接触孔CH2。在形成所述多个上部源极/漏极接触孔CH2的过程中，可通过使用第一绝缘盖182A作为蚀刻终止层来蚀刻第二绝缘盖182B，之后蚀刻第一绝缘盖182A来形成所述多个上部源极/漏极接触孔CH2，从而暴露出下部源极/漏极触点CA1的顶表面。
接下来，形成上部源极/漏极触点CA2来分别填充所述多个上部源极/漏极接触孔CH2。上部源极/漏极触点CA2连接到下部源极/漏极触点CA1。下部源极/漏极触点CA1与上部源极/漏极触点CA2构成源极/漏极触点CA。
在形成上部源极/漏极触点CA2期间，可同时形成图2B及图2C所示的所述多个栅极触点CB。举例来说，在形成所述多个上部源极/漏极接触孔CH2期间，可以所陈述的顺序蚀刻第二绝缘盖182B、第一绝缘盖182A及栅极绝缘顶盖层180，从而形成暴露出所述多条栅极线GL的顶表面的所述多个栅极接触孔CH3(参见图2B及图2C)。另外，在形成上部源极/漏极触点CA2期间，可分别在所述多个栅极接触孔CH3中形成所述多个栅极触点CB。所述多个栅极触点CB可包含与上部源极/漏极触点CA2相同的材料。
根据参照图7A至图7S阐述的制作集成电路装置100A的方法，在形成所述多条栅极线GL及下部源极/漏极触点CA1之后，在所述多个鳍型有源区FA上将鳍隔离绝缘单元120A形成为平行于所述多条栅极线GL延伸。举例来说，由于鳍隔离绝缘单元120A形成在所述多个鳍型有源区FA上，因此在所述多个鳍型有源区FA中的所述一个鳍型有源区FA之上形成所述多条栅极线GL及下部源极/漏极触点CA1之后，可抑制例如在鳍隔离绝缘单元120A周围的所述多个鳍型有源区FA上的压缩应力的应力集中。因此，可解决因电性劣化而导致的问题，例如其中在所述多个鳍型有源区FA上形成的多个晶体管中的与鳍隔离区FS相邻的晶体管的阈值电压根据与鳍隔离绝缘单元120A的距离而变化的问题。因此，根据参照图7A至图7S阐述的制作集成电路装置100A的方法，可抑制尺寸极度缩小的集成电路装置中因集成电路装置的这种复杂结构而导致的电性特性偏差，且可提高集成电路装置的可靠性。
尽管已参照图7A至图7S阐述了制作具有以下结构的集成电路装置100A的方法：其中鳍隔离绝缘单元120A的顶表面与所述多个源极/漏极触点CA的顶表面及所述多个栅极触点CB的顶表面处于同一水平高度，然而基于参照图7A至图7S所作的说明可制作出根据本发明概念各种实施例的集成电路装置。
图8A及图8B是说明根据示例性实施例的制作集成电路装置的方法的剖视图。将参照图8A及图8B来阐述制作图3A及图3B所示集成电路装置100B的方法。
参照图8A，执行参照图7A至图7R阐述的过程。然而，平坦化工艺被一直执行到比图7R所示鳍隔离绝缘单元120A的顶表面及第二绝缘盖182B的顶表面的水平高度低的水平高度，从而形成高度比鳍隔离绝缘单元120A小的鳍隔离绝缘单元120B。接下来，形成上部绝缘膜190来覆盖鳍隔离绝缘单元120B及第二绝缘盖182B。
参照图8B，通过利用光刻工艺以所陈述的顺序蚀刻上部绝缘膜190、第二绝缘盖182B及第一绝缘盖182A，来形成分别暴露出下部源极/漏极触点CA1的所述多个上部源极/漏极接触孔CH2，之后形成分别填充所述多个上部源极/漏极接触孔CH2的上部源极/漏极触点CA2。在形成所述多个上部源极/漏极接触孔CH2期间可形成图3B所示的所述多个栅极接触孔CH3，且在形成上部源极/漏极触点CA2期间可形成图3B所示的所述多个栅极触点CB。
图9A至图9E是说明根据示例性实施例的制作集成电路装置的方法的剖视图。将参照图9A至图9E来阐述制作图4所示集成电路装置100C的方法。
参照图9A，形成所述多个栅极绝缘顶盖层180来分别填充在参照图7A至图7F阐述的工艺之后形成的所述多个顶盖空间CS。
参照图9B，形成绝缘盖184来同时覆盖所述多个栅极绝缘顶盖层180、所述多个栅极绝缘膜118及栅极间介电质164。绝缘盖184可包括单个层。在示例性实施例中，绝缘盖184可包含氧化硅。
参照图9C，在与参照图7J至图7R阐述的形成鳍隔离绝缘单元120A的工艺相似的方法中，将鳍隔离绝缘单元120C形成为通过使所述多个绝缘间隔壁162覆盖与鳍隔离区FS相邻的所述多条栅极线GL中的每一条栅极线GL的侧壁来进行自对准。鳍隔离绝缘单元120C具有对所述多个鳍型有源区FA中的一个鳍型有源区FA的鳍内部隔离空间FS2进行填充的端部，且延伸穿过绝缘盖184而延伸到绝缘盖184的顶表面。
参照图9D，通过光刻工艺以所陈述的顺序来蚀刻绝缘盖184及栅极间介电质164，从而形成分别暴露出所述多个源极/漏极区172的多个源极/漏极接触孔CH4。在形成所述多个源极/漏极接触孔CH4期间，可同时形成至少一个栅极接触孔(未示出)以连接到所述多条栅极线GL中的一条栅极线GL。举例来说，在形成所述多个源极/漏极接触孔CH4期间，可以所陈述的顺序蚀刻绝缘盖184及栅极绝缘顶盖层180，从而形成暴露出所述多条栅极线GL的顶表面的所述至少一个栅极接触孔(图中未示出)。
参照图9E，形成所述多个源极/漏极触点CA3来分别填充所述多个源极/漏极接触孔CH4。所述多个源极/漏极触点CA3分别连接到所述多个源极/漏极区172中的一个源极/漏极区172。在形成所述多个源极/漏极触点CA3期间，可在上述所述至少一个栅极接触孔中形成栅极触点(图中未示出)。栅极触点可包含与所述多个源极/漏极触点CA3相同的材料。
尽管已阐述了制作具有以下结构的集成电路装置100C的方法：其中鳍隔离绝缘单元120C的顶表面与源极/漏极触点CA3的顶表面位于同一平面上，然而可对其作出各种修改及改变。举例来说，与参照图8A及图8B所作的说明相似，在形成源极/漏极触点CA3之前，可形成上部绝缘膜190来覆盖鳍隔离绝缘单元120C及绝缘盖184，可通过以所陈述的顺序蚀刻上部绝缘膜190、绝缘盖184及栅极间介电质164来形成所述多个源极/漏极接触孔CH4以分别暴露出所述多个源极/漏极区172，且可形成所述多个源极/漏极触点CA3来分别填充所述多个源极/漏极接触孔CH4。这样一来，可获得具有以下结构的集成电路：其中鳍隔离绝缘单元120C在比覆盖所述多条栅极线GL的栅极绝缘顶盖层180高的水平高度处穿透绝缘盖184，且其中鳍隔离绝缘单元120C的顶表面与绝缘盖184的顶表面在同一平面上延伸。在这种情形中，集成电路装置中的所述多个源极/漏极触点CA3可具有在与衬底110相反的方向上从绝缘盖184的顶表面突出的结构。
图10A及图10B是说明根据示例性实施例的制作集成电路装置的方法的剖视图。将参照图10A及图10B来阐述制作图5A及图5B所示集成电路装置100D的方法。
参照图10A，利用参照图7A至图7N阐述的工艺来执行第一鳍蚀刻工艺以形成相对于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面具有第一深度D1的上部鳍凹槽FR1，之后执行到参照图7O所阐述的在鳍外部隔离空间FS1及上部鳍凹槽FR1中形成初步第三鳍隔离间隔壁126’的工艺为止。第一鳍蚀刻工艺可为各向异性干蚀刻工艺。
接下来，执行第二鳍蚀刻工艺，以通过使用第二绝缘盖182B、初步第一鳍隔离间隔壁122’、初步第二鳍隔离间隔壁124’及初步第三鳍隔离间隔壁126’作为蚀刻掩模从上部鳍凹槽FR1的底表面蚀刻上部鳍凹槽FR1，从而形成相对于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面而言具有比第一深度D1低的底部水平高度的下部鳍凹槽FR3。下部鳍凹槽FR3及上部鳍凹槽FR1构成鳍内部隔离空间FS2'。
图10A也示出在形成下部鳍凹槽FR3之后沿Y方向的所述多个鳍型有源区FA中的所述一个鳍型有源区FA以及鳍隔离区FS中的鳍外部隔离空间FS1的剖视图。另外，在沿Y方向的图10A所示的剖视图中，由虚线来标记在形成上部鳍凹槽FR1及下部鳍凹槽FR3之前所述多个鳍型有源区FA中的所述一个鳍型有源区FA的横截面轮廓。
如在沿线X1-X1'截取的剖视图图10A中所示，下部鳍凹槽FR3具有在所述多个鳍型有源区FA中的所述一个鳍型有源区FA的深度方向上延伸的圆形侧壁RS3。因此，在X方向上，下部鳍凹槽FR3的宽度大于上部鳍凹槽FR1的宽度。与在第一鳍蚀刻工艺中不同，在用于形成具有圆形侧壁RS3的下部鳍凹槽FR3的第二鳍蚀刻工艺中，可对干蚀刻条件加以控制以同时执行垂直蚀刻及水平蚀刻。此处，可将水平蚀刻量控制成小于垂直蚀刻量。结果，下部鳍凹槽FR3的Z方向深度大于下部鳍凹槽FR3的X方向宽度。因而，在第二鳍蚀刻工艺中同时执行垂直蚀刻及水平蚀刻，由此，在所述多个鳍型有源区FA中的所述一个鳍型有源区FA中形成下部鳍凹槽FR3之后所获得的所述多个鳍型有源区FA中的所述一个鳍型有源区FA的Y方向横截面轮廓中，下部鳍凹槽FR3周围的所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶部部分FT可维持圆形状而不会太尖锐。如果所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶部部分FT太尖锐，则可能会出现例如所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶部部分FT中的电场分布不良等问题。根据本发明概念，在通过在执行第二鳍蚀刻工艺时同时执行垂直蚀刻及水平蚀刻来形成下部鳍凹槽FR3之后，所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶部部分FT会维持圆的形状，由此可抑制因所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶部部分FT的形状而导致出现电性缺陷。
另外，由于下部鳍凹槽FR3形成在比上部鳍凹槽FR1的底部水平高度LV1低的位置处，因此，下部鳍凹槽FR3的在X方向上具有最大宽度FMW的所述一部分的水平高度LV3对应于相对于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面而言的第三深度D3，第三深度D3大于第一深度D1。下部鳍凹槽FR3的所述一部分的水平高度LV3是与源极/漏极区172的在X方向上具有最大宽度MW的所述一部分的水平高度不同的水平高度。因此，最大宽度FMW会因下部鳍凹槽FR3的圆形侧壁RS3而增大，而此不会对所述多个源极/漏极区172造成不利影响。
参照图10B，以与参照图7Q及图7R阐述的方式相同的方式通过形成填充鳍内部隔离空间FS2'及鳍外部隔离空间FS1(参见图10A)的鳍隔离绝缘膜128来形成鳍隔离绝缘单元120D，之后以与参照图7S阐述的方式相同的方式形成所述多个上部源极/漏极接触孔CH2，且接着，形成上部源极/漏极触点CA2来分别填充所述多个上部源极/漏极接触孔CH2。在形成所述多个上部源极/漏极接触孔CH2期间可形成所述多个栅极接触孔CH3(参见图5B)，且在形成上部源极/漏极触点CA2期间可形成所述多个栅极触点CB。
图11A及图11B是说明根据示例性实施例的制作集成电路装置的方法的剖视图。将参照图11A及图11B来阐述制作图6A及图6B所示集成电路装置100E的方法。
参照图11A，通过执行参照图7A至图7N阐述的工艺来执行第一鳍蚀刻工艺，以形成相对于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面具有第一深度D1的上部鳍凹槽FR1，之后执行到参照图7O所阐述的用于在鳍外部隔离空间FS1及上部鳍凹槽FR1中形成第三鳍隔离间隔壁126的工艺为止。
接下来，将杂质离子植入到由鳍外部隔离空间FS1及上部鳍凹槽FR1暴露出的所述多个鳍型有源区FA中的所述一个鳍型有源区FA的一部分中，从而以所陈述的顺序形成障壁离子植入区BR及绝缘离子植入区IIP。
参照图11B，以与参照图7Q及图7R阐述的方法相同的方法通过形成填充鳍外部隔离空间FS1及上部鳍凹槽FR1(参见图11A)的鳍隔离绝缘膜128来形成鳍隔离绝缘单元120E，之后以与参照图7S阐述的方式相同的方式形成所述多个上部源极/漏极接触孔CH2，且接着，形成上部源极/漏极触点CA2来填充所述多个上部源极/漏极接触孔CH2。在形成所述多个上部源极/漏极接触孔CH2期间可形成所述多个栅极接触孔CH3(参见图6B)，且在形成上部源极/漏极触点CA2期间可形成所述多个栅极触点CB。
根据已参照图8A至图11B阐述的制作集成电路装置100B、100C、100D或100E的方法，即使尺寸极度缩小的集成电路装置具有面积减小的装置有源区及减小的特征大小，也可通过简化的工艺在相邻的晶体管之间容易地形成用于进行绝缘的鳍隔离绝缘单元120B、120C、120D或120E，且可通过抑制由这种复杂结构造成的电性特性偏差来提高集成电路装置的可靠性。
图12A及图12B是说明根据示例性实施例的集成电路装置的剖视图。图12A及图12B分别说明与沿图1所示线X1-X1'及X2-X2'截取的剖视图对应的集成电路装置的部分的配置。
图12A及图12B所示集成电路装置200A具有与图2A至图2C所示集成电路装置100A实质上相同的配置。与图2A至图2C所示鳍隔离绝缘单元120A相似，集成电路装置200A的鳍隔离区FS中的鳍隔离绝缘单元220A包括第一鳍隔离间隔壁122。然而，不同于鳍隔离绝缘单元120A，鳍隔离绝缘单元220A包括在所述多个鳍型有源区FA中的一个鳍型有源区FA与第一鳍隔离间隔壁122之间具有突出部228P的鳍隔离绝缘膜228，突出部228P朝鳍隔离绝缘单元220A的外部突出。鳍隔离绝缘膜228具有对所述多个鳍型有源区FA中的一个鳍型有源区FA中的鳍凹槽FR进行填充的端部以及被绝缘盖182覆盖的侧壁，且平行于所述多条栅极线GL延伸。鳍隔离绝缘膜228的构成材料如参照图2A至图2C对鳍隔离绝缘膜128所述。
图13A及图13B是说明根据示例性实施例的集成电路装置的剖视图。图13A及图13B分别说明与沿图1所示线X1-X1'及X2-X2'截取的剖视图对应的集成电路装置的部分的配置。
图13A及图13B所示集成电路装置200B具有与图12A及图12B所示集成电路装置200A实质上相同的配置。然而，集成电路装置200B包括位于鳍隔离区FS中的鳍隔离绝缘单元220B，鳍隔离绝缘单元220B的顶表面及绝缘盖182的顶表面被上部绝缘膜190覆盖。鳍隔离绝缘单元220B具有与鳍隔离绝缘单元220A实质上相同的配置，只是鳍隔离绝缘单元220B具有比图12A及图12B所示鳍隔离绝缘单元220A的高度小的高度。上部绝缘膜190的详细配置如参照图3A及图3B所阐述。
在集成电路装置200B中，鳍隔离绝缘单元220B的顶表面与绝缘盖182的顶表面在同一平面上延伸，且所述多个源极/漏极触点CA的顶表面及所述多个栅极触点CB的顶表面在与覆盖鳍隔离绝缘单元220B的上部绝缘膜190的顶表面相同的平面上延伸。所述多个源极/漏极触点CA及所述多个栅极触点CB中的每一个在与衬底110相反的方向上从绝缘盖182的顶表面突出。
图14是说明根据示例性实施例的集成电路装置的剖视图。图14示出与沿图1所示线X1-X1'截取的剖视图对应的集成电路装置的一部分的配置。
参照图14，集成电路装置200C具有与图12A及图12B所示集成电路装置200A实质上相同的配置。鳍隔离绝缘单元220C形成在集成电路装置200C的鳍隔离区FS中。鳍隔离绝缘单元220C具有与图12A及图12B所示鳍隔离绝缘单元220A相同的配置。然而，集成电路装置200C包括所述多条栅极线GL、所述多个源极/漏极区172、绝缘盖184、以及分别连接到所述多个源极/漏极区172中的一个源极/漏极区172的所述多个源极/漏极触点CA3，绝缘盖184包括覆盖所述多个鳍型有源区FA的单个层。绝缘盖184及所述多个源极/漏极触点CA3的详细配置如参照图4A及图4B所阐述。所述多个源极/漏极触点CA3的顶表面、鳍隔离绝缘单元220C的顶表面及绝缘盖184的顶表面在同一平面上延伸。
参照图12A至图14阐述的集成电路装置200A、200B或200C包括位于鳍隔离区FS中的鳍隔离绝缘单元220A、220B或220C，鳍隔离绝缘单元220A、220B或220C穿过绝缘盖182或184从所述多个鳍型有源区FA的内部延伸。即使根据本发明概念的集成电路装置200A、200B或200C包括因尺寸极度缩小而具有有限线宽度的栅极线，然而由于集成电路装置200A、200B或200C具有其中所述多个源极/漏极触点CA或CA3以及鳍隔离绝缘单元220A、220B或220C中的每一个通过所述多个绝缘间隔壁162(所述多个绝缘间隔壁162呈线形状延伸以覆盖所述多条栅极线GL的与所述多个源极/漏极触点CA或CA3以及鳍隔离绝缘单元220A、220B或220C中的每一个相邻的侧壁)而自对准的结构，因此可提供利用相对小的面积来实现稳定的绝缘的鳍隔离绝缘单元220A、220B或220C，且集成电路装置200A、200B或200C可利用最小的面积表现出期望的性能。
图15A及图15B是说明根据示例性实施例的制作集成电路装置的方法的剖视图。将参照图15A及图15B来阐述制作图12A及图12B所示集成电路装置200A的方法。
参照图15A，在执行参照图7A至图7L阐述的工艺之后，通过使用第二绝缘盖182B及初步第一鳍隔离间隔壁122’作为蚀刻掩模来蚀刻在鳍外部隔离空间FS1中暴露出的所述多个鳍型有源区FA中的一个，从而形成鳍凹槽FR，所述鳍凹槽FR具有相对于所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面而言位于第四深度D4处的底表面。第四深度D4大于与所述多个源极/漏极区172中的所述一个源极/漏极区172的底表面对应的深度。
为形成鳍凹槽FR，可使用各向异性干蚀刻工艺。鳍凹槽FR与所述多个绝缘间隔壁162中的彼此相邻的两个绝缘间隔壁的侧壁自对准。
参照图15B，在与参照图7Q及图7R阐述的形成鳍隔离绝缘膜128的工艺相似的方法中，在鳍凹槽FR及鳍外部隔离空间FS1中形成鳍隔离绝缘膜228。鳍隔离绝缘膜228可具有与鳍隔离绝缘膜128实质上相同的配置。鳍隔离区FS中的第一鳍隔离间隔壁122及鳍隔离绝缘膜228构成鳍隔离绝缘单元220A。
接下来，以与参照图7S阐述的方式相同的方式中，可形成所述多个上部源极/漏极接触孔CH2来穿透第二绝缘盖182B及第一绝缘盖182A且分别暴露出下部源极/漏极触点CA1，之后在所述多个上部源极/漏极接触孔CH2中形成上部源极/漏极触点CA2，从而制作出图12A及图12B所示的集成电路装置200A。在形成上部源极/漏极触点CA2期间，可同时形成图12B所示的所述多个栅极触点CB。
所属领域中的技术人员应理解，可通过参照图15A及图15B阐述的方法的各种修改及改变来制作具有各种结构的集成电路装置，此并不背离本发明概念的精神及范围。举例来说，可通过将参照图15A及图15B阐述的方法与参照图8A及图8B阐述的方法进行组合来制作图13A及图13B所示的集成电路装置200B。另外，可通过将参照图15A及图15B阐述的方法与参照图9A至图9E阐述的方法进行组合来制作图14所示的集成电路装置200C。
图16A及图16B是说明根据示例性实施例的集成电路装置的剖视图。图16A及图16B分别说明与沿图1所示线X1-X1'及X2-X2'截取的剖视图对应的集成电路装置的部分的配置。
参照图16A及图16B，集成电路装置300可具有与图13A及图13B所示集成电路装置200B的配置实质上相似的配置。然而，集成电路装置300包括位于鳍隔离区FS中的鳍隔离绝缘单元320、覆盖鳍隔离区FS周围的装置有源区AC的绝缘盖382、以及覆盖鳍隔离绝缘单元320的顶表面及绝缘盖382的顶表面的上部绝缘膜390。绝缘盖382可包括氮化硅膜，但并非仅限于此。上部绝缘膜390的详细配置如参照图3A及图3B对上部绝缘膜190所述。鳍隔离绝缘单元320包括鳍隔离绝缘膜328及第一鳍隔离间隔壁322。鳍隔离绝缘膜328具有被第一鳍隔离间隔壁322覆盖的侧壁。鳍隔离绝缘膜328的详细配置如参照图2A至图2C对鳍隔离绝缘膜128所述。
鳍隔离绝缘膜328具有对所述多个鳍型有源区FA中的一个鳍型有源区FA中的鳍凹槽FR进行填充的端部以及被绝缘盖382覆盖的侧壁，且平行于所述多条栅极线GL延伸。鳍隔离绝缘膜328的构成材料如参照图2A至图2C对鳍隔离绝缘膜128所述。鳍隔离绝缘单元320进一步包括位于所述多个鳍型有源区FA中的一个鳍型有源区FA与第一鳍隔离间隔壁322之间的栅极层次鳍隔离绝缘膜118A，栅极层次鳍隔离绝缘膜118A覆盖鳍隔离绝缘膜328的侧壁。栅极层次鳍隔离绝缘膜118A与所述多条栅极线GL及所述多个栅极绝缘膜118位于同一水平高度上。栅极层次鳍隔离绝缘膜118A与所述多个栅极绝缘膜118可包含相同的材料。
在集成电路装置300中，鳍隔离绝缘单元320的顶表面与绝缘盖382的顶表面在同一平面上延伸，且所述多个源极/漏极触点CA的顶表面及所述多个栅极触点CB的顶表面在与覆盖绝缘盖382的上部绝缘膜390的顶表面相同的平面上延伸。所述多个源极/漏极触点CA及所述多个栅极触点CB中的每一个在与衬底110相反的方向上从绝缘盖382的顶表面延伸。
参照图16A及图16B阐述的集成电路装置300包括鳍隔离绝缘单元320，鳍隔离绝缘单元320穿过绝缘盖382从所述多个鳍型有源区FA中的一个鳍型有源区FA的内部延伸。即使根据本发明概念的集成电路装置300包括因尺寸极度缩小而具有有限线宽度的栅极线，然而由于集成电路装置300具有其中所述多个源极/漏极触点CA以及鳍隔离绝缘单元320中的每一个通过所述多个绝缘间隔壁162(所述多个绝缘间隔壁162分别呈线形状延伸以覆盖所述多条栅极线GL的与鳍隔离绝缘单元320相邻的侧壁)而自对准的结构，因此可提供利用相对小的面积来实现稳定的绝缘的鳍隔离绝缘单元320，且集成电路装置300可利用最小的面积表现出期望的性能。
图17A至图17J是说明根据实施例的制作集成电路装置的方法的依序工艺的剖视图。将参照图17A至图17J来阐述制作图16A及图16B所示集成电路装置300的方法。
参照图17A，在根据参照图7A至图7H阐述的方法执行到形成下部源极/漏极触点CA1的工艺之后，形成绝缘盖382以及覆盖绝缘盖382的硬掩模图案310，绝缘盖382同时覆盖所述多个栅极绝缘顶盖层180、所述多个栅极绝缘膜118、下部源极/漏极触点CA1及栅极间介电质164。绝缘盖382可具有与参照图7I阐述的第一绝缘盖182A相同的配置。
硬掩模图案310具有三层式结构，在所述三层式结构中交替地堆叠有具有彼此不同的蚀刻选择性的两种材料层。举例来说，第一硬掩模图案312及第三硬掩模图案316可分别包括氧化硅膜，且第二硬掩模图案314可包括氮化硅膜。构成硬掩模图案310的层的数目以及层的构成材料并非仅限于上述实例且可作出各种修改。
参照图17B，在绝缘盖382上形成具有与鳍隔离区FS对应的孔H2的掩模图案M2，之后通过使用掩模图案M2作为蚀刻掩模来蚀刻由孔H2暴露出的硬掩模图案310，从而形成暴露出绝缘盖382的顶表面的硬掩模孔310H。在X方向上，孔H2的宽度H2W大于鳍隔离区FS的宽度。
参照图17C，移除掩模图案M2，之后形成间隔壁318，间隔壁318覆盖硬掩模孔310H的内侧壁及硬掩模图案310的顶表面。间隔壁318可包括氮化硅膜。间隔壁318的形状在制作集成电路装置的方法中会发生改变，但是为了便于阐述，将由相同的参考编号表示图17C中的间隔壁318在其余图式中的对应元件。
参照图17D，通过各向异性蚀刻工艺执行间隔壁318的回蚀，从而在硬掩模图案310的顶表面处暴露出第三硬掩模图案316并通过硬掩模孔310H暴露出鳍隔离区FS中的绝缘盖382。接下来，可对绝缘盖382的暴露出的部分进行蚀刻，且因此可对由硬掩模孔310H暴露出的栅极绝缘顶盖层180进行蚀刻，从而形成鳍外部隔离空间FS3，鳍外部隔离空间FS3与硬掩模孔310H连通且暴露出栅极线GL的顶表面以及所述多个栅极绝缘膜118中的一个栅极绝缘膜118的顶表面。由鳍外部隔离空间FS3暴露出所述多个绝缘间隔壁162中的两个邻近的绝缘间隔壁的侧壁，且间隔壁318仅留存在硬掩模孔310H的内侧壁上。
参照图17E，将第一鳍隔离间隔壁322形成在鳍外部隔离空间FS3中以覆盖间隔壁318、绝缘盖382及所述多个绝缘间隔壁162中的所述两个邻近的绝缘间隔壁中的每一个的表面，之后通过干蚀刻、湿蚀刻或其组合来移除由鳍外部隔离空间FS3暴露出的所述多条栅极线GL中的所述一条栅极线GL。在移除所述多条栅极线GL中的所述一条栅极线GL期间，硬掩模图案310的第三硬掩模图案316被消耗且暴露出第二硬掩模图案314的顶表面。
参照图17F，通过各向异性干蚀刻工艺来局部地移除由鳍外部隔离空间FS3暴露出的所述多个栅极绝缘膜118中的一个，从而经由鳍外部隔离空间FS3暴露出所述多个鳍型有源区FA中的所述一个鳍型有源区FA的顶表面。此处，在鳍隔离区FS中，所述多个栅极绝缘膜118中的所述一个栅极绝缘膜118的覆盖所述多个绝缘间隔壁162的所述两个邻近的绝缘间隔壁的侧壁的一部分会留存下来作为栅极层次鳍隔离绝缘膜118A，而不会被移除。
在局部地移除经由鳍外部隔离空间FS3暴露出的所述多个栅极绝缘膜118中的所述一个栅极绝缘膜118的蚀刻工艺期间，硬掩模图案310的第二硬掩模图案314、间隔壁318及第一鳍隔离间隔壁322中的每一个可从各自的顶部部分被局部地消耗。
参照图17G，在与参照图15A阐述的方法相似的方法中，通过使用硬掩模图案310、间隔壁318及第一鳍隔离间隔壁322作为蚀刻掩模来对经由鳍外部隔离空间FS3暴露出的所述多个鳍型有源区FA中的所述一个鳍型有源区FA进行蚀刻，从而形成鳍凹槽FR。鳍凹槽FR可与第一鳍隔离间隔壁322的侧壁以及栅极层次鳍隔离绝缘膜118A的侧壁自对准。在形成鳍凹槽FR期间，构成硬掩模图案310的第二硬掩模图案314可被消耗，且第一硬掩模图案312、间隔壁318及第一鳍隔离间隔壁322中的每一个可从各自的顶部部分被局部地消耗。
参照图17H，在与参照图7Q及图7R阐述的形成鳍隔离绝缘膜128的工艺相似的方法中，可在鳍凹槽FR及鳍外部隔离空间FS3(参见图17G)中形成初步鳍隔离绝缘膜，且可通过平坦化工艺移除鳍隔离绝缘膜的不需要的部分以使得暴露出绝缘盖382的顶表面且形成鳍隔离绝缘膜328。
留存在鳍隔离区FS中的鳍隔离绝缘膜328、第一鳍隔离间隔壁322及栅极层次鳍隔离绝缘膜118A构成鳍隔离绝缘单元320。
参照图17I，在与参照图8A阐述的方法相似的方法中，形成上部绝缘膜390来覆盖鳍隔离绝缘单元320及绝缘盖382。
参照图17J，形成所述多个上部源极/漏极接触孔CH2以穿透上部绝缘膜390及绝缘盖382，之后形成填充所述多个上部源极/漏极接触孔CH2的上部源极/漏极触点CA2。在形成所述多个上部源极/漏极接触孔CH2期间可形成图16B所示的所述多个栅极接触孔CH3，且在形成上部源极/漏极触点CA2期间可形成图16B所示的所述多个栅极触点CB。
根据已参照图17A至图17J阐述的制作集成电路装置300的方法，在尺寸极度缩小的集成电路装置中，可通过简化的工艺在相邻的晶体管之间容易地形成用于绝缘的鳍隔离绝缘单元320，且可通过抑制由这种复杂结构造成的电性特性偏差来提高集成电路装置的可靠性。
尽管已参照本发明概念的示例性实施例示出并阐述了本发明概念，然而对所属领域中的普通技术人员将显而易见的是，在不背离由以上权利要求界定的本发明概念的精神及范围的条件下，可在本文中作出形式及细节上的各种改变。

Claims (25)

1.一种集成电路装置，其特征在于，包括：
鳍型有源区，在衬底上在第一水平方向上延伸；
栅极线，在所述鳍型有源区上在与所述第一水平方向交叉的第二水平方向上延伸；
源极/漏极区，在所述鳍型有源区中位于所述栅极线的一侧；
绝缘盖，平行于所述衬底延伸，所述栅极线及所述源极/漏极区排列在所述绝缘盖与所述衬底之间；
源极/漏极触点，垂直地延伸穿过所述绝缘盖，所述源极/漏极触点具有被所述绝缘盖覆盖的第一侧壁及连接到所述源极/漏极区的端部；以及
鳍隔离绝缘单元，垂直地延伸穿过所述绝缘盖而延伸到所述鳍型有源区中，所述鳍隔离绝缘单元与所述栅极线间隔开，所述源极/漏极区排列在所述鳍隔离绝缘单元与所述栅极线之间。
2.根据权利要求1所述的集成电路装置，其特征在于，
其中所述源极/漏极触点的顶表面与所述鳍隔离绝缘单元的顶表面在同一平面上延伸。
3.根据权利要求1所述的集成电路装置，其特征在于，
其中所述绝缘盖包括：
第一绝缘盖，覆盖所述栅极线、所述源极/漏极区及所述鳍型有源区且包含第一材料；以及
第二绝缘盖，覆盖所述第一绝缘盖且包含与所述第一材料不同的第二材料，且
其中所述源极/漏极区的顶表面、所述鳍隔离绝缘单元的顶表面及所述第二绝缘盖的顶表面在同一平面上延伸。
4.根据权利要求1所述的集成电路装置，其特征在于，
其中所述绝缘盖包括：
第一绝缘盖，覆盖所述栅极线、所述源极/漏极区及所述鳍型有源区且包含第一材料；以及
第二绝缘盖，覆盖所述第一绝缘盖且包含与所述第一材料不同的第二材料，
其中所述鳍隔离绝缘单元的顶表面与所述第一绝缘盖的顶表面在同一平面上延伸，
其中所述源极/漏极触点的顶表面与所述第二绝缘盖的顶表面在同一平面上延伸，且
其中所述源极/漏极触点的所述顶表面高于所述鳍隔离绝缘单元的所述顶表面。
5.根据权利要求1所述的集成电路装置，其特征在于，
其中所述绝缘盖是由覆盖所述栅极线、所述源极/漏极区及所述鳍型有源区的单个层形成，且
其中所述源极/漏极触点的顶表面、所述鳍隔离绝缘单元的顶表面及所述绝缘盖的顶表面在同一平面上延伸。
6.根据权利要求1所述的集成电路装置，其特征在于，
其中所述绝缘盖是由覆盖所述栅极线、所述源极/漏极区及所述鳍型有源区的单个层形成，且
其中所述源极/漏极触点的顶表面高于所述鳍隔离绝缘单元的顶表面。
7.根据权利要求1所述的集成电路装置，其特征在于，
其中所述源极/漏极触点包括下部源极/漏极触点及上部源极/漏极触点，所述下部源极/漏极触点与所述上部源极/漏极触点垂直地连接到彼此，
其中所述下部源极/漏极触点具有连接到所述源极/漏极区的端部，且
其中所述上部源极/漏极触点具有所述第一侧壁。
8.根据权利要求1所述的集成电路装置，其特征在于，
其中所述源极/漏极触点从所述源极/漏极区成一体地延伸到所述绝缘盖的顶表面，且
其中所述源极/漏极触点的顶表面、所述鳍隔离绝缘单元的顶表面及所述绝缘盖的所述顶表面在同一平面上延伸。
9.根据权利要求1所述的集成电路装置，其特征在于，进一步包括：
栅极触点，垂直地延伸穿过所述绝缘盖，所述栅极触点具有连接到所述栅极线的顶表面的端部，且
其中所述栅极触点的顶表面、所述鳍隔离绝缘单元的顶表面及所述绝缘盖的顶表面在同一平面上延伸。
10.根据权利要求1所述的集成电路装置，其特征在于，进一步包括：
栅极触点，垂直地延伸穿过所述绝缘盖，所述栅极触点具有连接到所述栅极线的顶表面的端部，
其中所述栅极触点的顶表面高于所述鳍隔离绝缘单元的顶表面，且
其中所述栅极触点的所述顶表面与所述绝缘盖的顶表面在同一平面上延伸。
11.根据权利要求1所述的集成电路装置，其特征在于，
其中所述鳍隔离绝缘单元包括：
鳍隔离绝缘膜，平行于所述栅极线在所述第二水平方向上延伸，且具有侧壁及端部，所述鳍隔离绝缘膜的所述侧壁被所述绝缘盖覆盖，所述鳍隔离绝缘膜的所述端部填充所述鳍型有源区中的鳍凹槽；以及
第一鳍隔离间隔壁，位于所述鳍隔离绝缘膜与所述绝缘盖之间，所述第一鳍隔离间隔壁覆盖所述鳍隔离绝缘膜的所述侧壁且具有比所述鳍型有源区的最上表面高的底表面。
12.根据权利要求11所述的集成电路装置，其特征在于，
其中所述鳍隔离绝缘单元进一步包括：
第二鳍隔离间隔壁，位于所述鳍隔离绝缘膜与所述第一鳍隔离间隔壁之间，且
其中所述第二鳍隔离间隔壁包括位于所述第一鳍隔离间隔壁与所述鳍型有源区之间的突出部。
13.根据权利要求11所述的集成电路装置，其特征在于，
其中所述鳍隔离绝缘单元进一步包括：
第三鳍隔离间隔壁，位于所述鳍隔离绝缘膜与所述第一鳍隔离间隔壁之间，且
其中所述第三鳍隔离间隔壁从所述鳍凹槽的内部延伸到与所述源极/漏极触点的顶表面相同的水平高度。
14.根据权利要求11所述的集成电路装置，其特征在于，
其中所述鳍隔离绝缘膜在所述鳍凹槽中具有第一宽度且在所述鳍型有源区之上具有第二宽度，且
其中所述第一宽度大于所述第二宽度。
15.根据权利要求11所述的集成电路装置，其特征在于，
其中所述鳍隔离绝缘单元进一步包括：
绝缘离子植入区，连接到所述鳍隔离绝缘膜的所述端部且设置在所述鳍型有源区中。
16.根据权利要求15所述的集成电路装置，其特征在于，进一步包括：
障壁离子植入区，位于所述鳍型有源区中，所述障壁离子植入区环绕所述绝缘离子植入区，
其中所述障壁离子植入区与所述绝缘离子植入区包括导电类型彼此不同的杂质区。
17.根据权利要求11所述的集成电路装置，其特征在于，
其中所述鳍隔离绝缘膜包括位于所述鳍型有源区与所述第一鳍隔离间隔壁之间的突出部。
18.根据权利要求11所述的集成电路装置，其特征在于，
其中所述鳍隔离绝缘单元进一步包括：
栅极层次鳍隔离绝缘膜，位于所述鳍型有源区与所述第一鳍隔离间隔壁之间，所述栅极层次鳍隔离绝缘膜覆盖所述鳍隔离绝缘膜的所述侧壁，且
其中所述栅极层次鳍隔离绝缘膜与所述栅极线位于同一水平高度上。
19.一种集成电路装置，其特征在于，包括：
鳍型有源区，在衬底上在第一方向上延伸；
栅极线，在所述鳍型有源区上在与所述第一方向交叉的第二方向上延伸；
第一源极/漏极区及第二源极/漏极区，位于所述鳍型有源区中；
绝缘盖，平行于所述衬底延伸，所述栅极线、所述第一源极/漏极区及所述第二源极/漏极区排列在所述绝缘盖与所述衬底之间；以及
鳍隔离绝缘单元，在所述第一源极/漏极区与所述第二源极/漏极区之间垂直地延伸穿过所述绝缘盖，且具有隐埋在所述鳍型有源区中的端部，
其中所述鳍隔离绝缘单元的所述端部低于所述第一源极/漏极区的底表面。
20.根据权利要求19所述的集成电路装置，其特征在于，进一步包括：
下部源极/漏极触点，从所述第一源极/漏极区垂直地延伸；以及
上部源极/漏极触点，从所述下部源极/漏极触点的顶表面垂直地延伸到所述绝缘盖的顶表面。
21.根据权利要求19所述的集成电路装置，其特征在于，进一步包括：
栅极触点，从所述栅极线垂直地延伸到所述绝缘盖的顶表面。
22.一种制作集成电路装置的方法，其特征在于，所述方法包括：
在衬底上形成鳍型有源区；
在所述鳍型有源区中形成第一源极/漏极区及第二源极/漏极区；
在所述鳍型有源区上形成栅极线；
形成平行于所述衬底延伸的绝缘盖，以覆盖所述栅极线、所述第一源极/漏极区及所述第二源极/漏极区；以及
形成在所述第一源极/漏极区与所述第二源极/漏极区之间垂直地延伸穿过所述绝缘盖而延伸到所述鳍型有源区中的鳍隔离绝缘单元，
其中所述鳍隔离绝缘单元的底表面低于所述第一源极/漏极区的底表面。
23.根据权利要求22所述的方法，其特征在于，进一步包括：
在所述鳍型有源区上形成多个绝缘间隔壁；
在所述形成所述绝缘盖之前，在所述第一源极/漏极区上形成下部源极/漏极触点，所述下部源极/漏极触点通过所述多个绝缘间隔壁中的两个相邻的绝缘间隔壁而自对准，其中在所述形成所述绝缘盖的过程中，所述绝缘盖覆盖所述下部源极/漏极触点的顶表面；以及
形成延伸穿过所述绝缘盖而延伸到所述下部源极/漏极触点的所述顶表面的上部源极/漏极触点。
24.根据权利要求23所述的方法，其特征在于，进一步包括：
形成垂直地延伸穿过所述绝缘盖而延伸到所述栅极线的顶表面的栅极触点，
其中所述形成所述栅极触点是在所述形成所述上部源极/漏极触点期间进行。
25.根据权利要求22所述的方法，其特征在于，进一步包括：
形成垂直地延伸穿过所述绝缘盖而延伸到所述第一源极/漏极区的源极/漏极触点，
其中所述形成所述源极/漏极触点是在所述形成所述鳍隔离绝缘单元之后进行。
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