CN106024715A - 集成电路器件及其制造方法 - Google Patents

集成电路器件及其制造方法 Download PDF

Info

Publication number
CN106024715A
CN106024715A CN201610177408.5A CN201610177408A CN106024715A CN 106024715 A CN106024715 A CN 106024715A CN 201610177408 A CN201610177408 A CN 201610177408A CN 106024715 A CN106024715 A CN 106024715A
Authority
CN
China
Prior art keywords
active region
fin active
sealing coat
high level
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610177408.5A
Other languages
English (en)
Other versions
CN106024715B (zh
Inventor
郑在烨
尹钟植
李化成
郑熙暾
柳齐民
车圭晚
尹钟密
金炫助
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106024715A publication Critical patent/CN106024715A/zh
Application granted granted Critical
Publication of CN106024715B publication Critical patent/CN106024715B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供了一种集成电路器件，其包括形成在衬底中的鳍式有源区、鳍式有源区的至少一个侧壁上的台阶绝缘层和鳍式有源区的所述至少一个侧壁上的第一高水平隔离层。鳍式有源区从衬底突出并且沿着平行于衬底的主表面的第一方向延伸，所述鳍式有源区包括具有第一导电类型的沟道区，并且包括台阶部分。台阶绝缘层接触鳍式有源区的台阶部分。台阶绝缘层位于第一高水平隔离层与鳍式有源区的所述至少一个侧壁之间。第一高水平隔离层沿着与第一方向不同的第二方向延伸。

Description

集成电路器件及其制造方法
相关申请的交叉引用
本申请要求于2015年3月25日在韩国知识产权局提交的韩国专利申请No.10-2015-0041645的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及一种集成电路(IC)器件和/或其制造方法，并且更具体地说，涉及一种包括鳍式场效应晶体管(FinFET)的IC器件和/或制造该IC器件的方法。
背景技术
包括在电子装置中的半导体器件尺寸缩小以形成高速电子装置。作为缩小半导体器件尺寸的技术，提出了一种包括形成在从衬底突出的鳍上的栅极的FinFET。在FinFET中，使用鳍作为三维(3D)沟道。
发明内容
本公开涉及一种具有提高的性能的集成电路(IC)器件。
本公开还涉及一种制造IC器件的方法。
根据本发明构思的示例实施例，一种IC器件包括衬底(其包括形成在衬底中的鳍式有源区)、台阶绝缘层和第一高水平隔离层。鳍式有源区从衬底突出并且沿着平行于衬底的主表面的第一方向延伸。所述鳍式有源区包括具有第一导电类型的沟道区。所述鳍式有源区包括在其至少一个侧壁上的台阶部分。台阶绝缘层位于鳍式有源区的所述至少一个侧壁上。台阶绝缘层接触鳍式有源区的台阶部分。第一高水平隔离层位于鳍式有源区的所述至少一个侧壁上，台阶绝缘层位于第一高水平隔离层与鳍式有源区的所述至少一个侧壁之间。第一高水平隔离层沿着与第一方向不同的第二方向延伸。
在示例实施例中，台阶绝缘层的顶表面可位于等于或高于鳍式有源区的顶表面的水平。
在示例实施例中，第一高水平隔离层的顶表面可位于高于或等于鳍式有源区的顶表面的水平。
在示例实施例中，所述IC器件还可包括：第一低水平隔离层，其位于鳍式有源区的下侧壁上。第一低水平隔离层可沿着第一方向延伸。第一低水平隔离层的顶表面可位于低于鳍式有源区的顶表面的水平。
在示例实施例中，第一高水平隔离层的顶部水平可高于第一低水平隔离层的顶部水平。
在示例实施例中，台阶绝缘层和第一高水平隔离层中的至少一个可包括能够将拉伸应力施加至鳍式有源区的氧化物。
在示例实施例中，台阶绝缘层可包括位于鳍式有源区的所述至少一个侧壁上的绝缘衬垫。绝缘衬垫可接触鳍式有源区的台阶部分。台阶绝缘层可包括位于绝缘衬垫与第一高水平隔离层之间的间隙填充绝缘层。
在示例实施例中，所述IC器件还可包括：鳍式有源区上的正常栅极以及第一高水平隔离层上的第一伪栅极。正常栅极和第一伪栅极可均沿着第二方向延伸。第二方向可与第一方向不同。
在示例实施例中，第一伪栅极可与台阶绝缘层竖直地重叠。
在示例实施例中，第一伪栅极的底表面可位于比鳍式有源区的底表面更高的水平。
在示例实施例中，所述IC器件还可包括第一高水平隔离层上的第二伪栅极。第二伪栅极可沿着第二方向延伸。第二伪栅极可与第一伪栅极间隔开。第一伪栅极可位于正常栅极与第二伪栅极之间。
在示例实施例中，鳍式有源区可包括形成在鳍式有源区中的正常栅极的两侧上的源极和漏极区。台阶绝缘层的侧壁可接触源极和漏极区的端部。
在示例实施例中，源极和漏极区可包括刻面。刻面中的每一个的高度可沿着远离所述鳍式有源区在正常栅极下方的一部分的方向逐渐降低。
在示例实施例中，源极和漏极区的顶表面可位于比台阶绝缘层的顶表面更低的水平。
在示例实施例中，沟道区可为NMOS沟道区。
在示例实施例中，鳍式有源区可包括两个第一侧壁和两个第二侧壁。所述两个第一侧壁可沿着第一方向延伸。所述两个第二侧壁可沿着与第一方向不同的第二方向延伸。第一侧壁可具有第一宽度。第二侧壁可具有小于第一宽度的第二宽度。台阶部分可形成在鳍式有源区的至少一个第二侧壁中。
在示例实施例中，台阶部分可形成在鳍式有源区的所述两个第二侧壁中的每一个中。
根据本发明构思的示例实施例，一种IC器件包括：衬底，其包括一对第一鳍式有源区和一对第二鳍式有源区；衬底上的第一高水平隔离层，其位于第一鳍式有源区之间；衬底上的台阶绝缘层；以及衬底上的第二高水平隔离层，其位于第二鳍式有源区之间。第一鳍式有源区具有第一导电类型的沟道区，并且在衬底的第一区中按照直线形成。第二鳍式有源区具有第二导电类型的沟道区。第二鳍式有源区在衬底的第二区中按照直线形成。所述一对第一鳍式有源区中的至少一个第一鳍式有源区包括在其一个侧壁上的台阶部分。台阶绝缘层位于所述至少一个第一鳍式有源区与第一高水平隔离层之间。台阶绝缘层接触台阶部分。
在示例实施例中，第一高水平隔离层的顶表面可位于比第二高水平隔离层的顶表面更高的水平。
在示例实施例中，所述IC器件还可包括：至少一个第一正常栅极，其位于所述一对第一鳍式有源区上，并且沿着与所述一对第一鳍式有源区的延伸方向交叉的方向延伸；至少一个第一伪栅极，其位于第一高水平隔离层的至少一部分上，并且沿着平行于所述至少一个第一正常栅极的方向延伸；至少一个第二正常栅极，其位于所述一对第二鳍式有源区上，并且沿着与所述一对第二鳍式有源区的延伸方向交叉的方向延伸；以及至少一个第二伪栅极，其位于第二高水平隔离层的至少一部分上。
在示例实施例中，所述至少一个第一伪栅极的底表面可位于比所述至少一个第二伪栅极的底表面更高的水平。
在示例实施例中，所述至少一个第一伪栅极的底表面的至少一部分可与台阶绝缘层竖直地重叠。
在示例实施例中，所述至少一个第二伪栅极的底表面的一部分可位于所述一对第二鳍式有源区中的至少一个第二鳍式有源区的侧壁上。
根据本发明构思的示例实施例，一种制造IC器件的方法包括：在衬底的第一区中形成一对第一鳍式有源区和在衬底的第二区中形成一对第二鳍式有源区；在所述一对第一鳍式有源区的至少一个侧壁上形成台阶绝缘层；在所述一对第一鳍式有源区之间形成第一高水平隔离层；以及在第二鳍式有源区之间形成第二高水平隔离层。第一鳍式有源区中的每一个包括布置在其至少一个侧壁上的台阶部分。台阶绝缘层接触一鳍式有源区中的每一个的台阶部分。
在示例实施例中，所述方法还可包括：在第一高水平隔离层和台阶绝缘层上形成牺牲绝缘层；以及通过回蚀牺牲绝缘层暴露出所述一对第一鳍式有源区的上侧壁。形成第一高水平隔离层的步骤可包括：在第一鳍式有源区之间形成第一沟槽；以及通过用绝缘材料填充第一沟槽形成第一高水平隔离层。第一有源区s可沿着平行于衬底的主表面的第一方向延伸。第一沟槽可沿着与第一方向不同的第二方向延伸。第一高水平隔离层的顶表面可位于高于或等于所述一对第一鳍式有源区的顶表面的水平。
在示例实施例中，所述方法还可包括：通过回蚀第二高水平隔离层的部分上部暴露出所述一对第二鳍式有源区的上侧壁。形成第二高水平隔离层的步骤可包括：在第二鳍式有源区之间形成第二沟槽；以及通过用绝缘材料填充第二沟槽形成第二高水平隔离层。第二鳍式有源区可沿着第一方向延伸。
在示例实施例中，第一高水平隔离层的顶表面可位于比第二高水平隔离层的顶表面更高的水平。
在示例实施例中，所述方法还可包括：在衬底的第一区上形成第一正常栅极；在第一高水平隔离层和台阶绝缘层上形成至少一个第一伪栅极；在衬底的第二区上形成第二正常栅极；以及在第二高水平隔离层上形成至少一个第二伪栅极。第一正常栅极可与所述一对第一鳍式有源区中的至少一个第一鳍式有源区交叉。第一伪栅极可与第一正常栅极沿着相同方向延伸。第二正常栅极可与所述一对第二鳍式有源区中的至少一个第二鳍式有源区交叉。第二伪栅极可与第二正常栅极沿着相同方向延伸。
在示例实施例中，所述至少一个第一伪栅极的底表面可位于比所述至少一个第二伪栅极的底表面更高的水平。
在示例实施例中，所述方法还可包括：在第一正常栅极的两侧上在所述一对第一鳍式有源区中的至少一个第一鳍式有源区的一些部分中形成源极和漏极区。源极和漏极区可包括刻面。源极和漏极区的端部可由台阶绝缘层包围。
在示例实施例中，形成台阶绝缘层的步骤可包括：在第一鳍式有源区中的每一个的台阶部分上形成绝缘衬垫；以及在绝缘衬垫上形成间隙填充绝缘层以填充台阶部分。
根据本发明构思的示例实施例，一种IC器件包括：衬底，其包括形成在衬底中的多个第一鳍式有源区，第一鳍式有源区由形成在衬底中的第一沟槽和第二沟槽限定，第一沟槽和第二沟槽分别沿着彼此交叉的第一方向和第二方向延伸，第一鳍式有源区沿着第一方向延长，每个第一鳍式有源区包括沿着第一方向彼此相对的一对第一侧壁和沿着第二方向彼此相对的一对第二侧壁，第二侧壁中的至少一个包括台阶部分，每个第一鳍式有源区包括位于台阶部分下方的下部和在台阶部分的上方突出的上部；第二沟槽中的第一高水平隔离层；以及台阶部分上的台阶绝缘层。台阶绝缘层位于第一高水平隔离层与第一鳍式有源区的上部之间。
在示例实施例中，所述IC器件还可包括：栅极结构，其沿着第二方向延伸，并且跨越第一鳍式有源区。第一鳍式有源区可包括源极和漏极区之间的NMOS沟道。栅极结构可跨越NMOS沟道。栅极结构可包括栅极绝缘层上的栅电极。
在示例实施例中，所述IC器件还可包括沿着第二方向延伸的伪栅极。伪栅极可跨越第一鳍式有源区中的台阶部分。
在示例实施例中，第一鳍式有源区中的第二侧壁中的每一个可包括台阶部分。
在示例实施例中，所述IC器件还包括位于台阶绝缘层和台阶部分与第一鳍式有源区的上部之间的绝缘层。
附图说明
从以下对如附图所示的非限制性实施例的描述中，将更加清楚地理解本发明构思的以上和其它特征，图中相同的标号在不同的图中始终指代相同的部件。附图不一定按照比例绘制。重点在于示出本发明构思的原理。在附图中：
图1A是根据示例实施例的IC器件的透视图；
图1B和图1C是沿着图1A的线1B-1B'和1C-1C'截取的剖视图；
图2A是根据示例实施例的IC器件的平面布局图；
图2B是沿着图2A的线2B-2B'截取的剖视图；
图2C和图2D是沿着图2A的线2C-2C'和2D-2D'截取的剖视图；
图3是根据示例实施例的IC器件的部分剖视图；
图4是根据示例实施例的IC器件的部分剖视图；
图5是根据示例实施例的IC器件的部分剖视图；
图6是根据示例实施例的IC器件的部分剖视图；
图7A是根据示例实施例的IC器件的重要部件的平面布局图；
图7B和图7C是沿着图7A的线7B-7B'和7C-7C'截取的剖视图；
图8是根据示例实施例的IC器件的部分剖视图；
图9是根据示例实施例的IC器件的平面图；
图10A至图10O以及图11A至图11O分别是沿着图9的线10-10'和11-11'截取的剖视图，以解释根据示例实施例的制造IC器件的方法的工艺操作；
图12A至图12G以及图13A至图13G是用于解释根据示例实施例的制造IC器件的方法的剖视图；
图14是根据示例实施例的存储器模块的平面图；
图15是根据示例实施例的显示驱动器IC(DDI)和包括DDI的显示装置的示意性框图；
图16是根据示例实施例的互补金属氧化物半导体(CMOS)逆变器的电路图；
图17是根据示例实施例的CMOS静态随机存取存储器(SRAM)装置的电路图；
图18是根据示例实施例的CMOS NAND电路的电路图；
图19是根据示例实施例的电子系统的框图；以及
图20是根据示例实施例的电子系统的框图。
具体实施方式
现在，将参照其中示出了一些示例实施例的附图更加完全地描述示例实施例。然而，示例实施例可按照许多不同形式实现，并且不应理解为仅限于本文阐述的实施例；相反，提供这些示例实施例以使得本公开将是彻底和完整的，并且将把本发明构思的示例实施例的范围完全传递给本领域普通技术人员。在附图中，为了清楚起见，夸大层和区的厚度。附图中的相同的参考符号和/或数字指代相同的元件，因此可不重复对它们的描述。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。当诸如“中的至少一个”的表达出现于元件的列表之后时，修饰元件的整个列表而不修饰列表中的单独的元件。
应该理解，当元件或层被称作“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层时，其可直接位于所述另一元件或层上、直接连接至或直接结合至所述另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接结合至”另一元件或层时，不存在中间元件或层。应该按照相同的方式解释其它用于描述元件或层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”等)。
同时，应该相似地解释为了方便描述在本文中使用以描述附图中所示的一个元件或特征与另一元件或特征的关系的诸如“在……之间”与“直接在……之间”或者“邻近于”与“直接邻近于”等的空间相对术语。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
应该理解，虽然本文中可使用术语第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，第一元件可被称作第二元件，相似地，第二元件可被称作第一元件，而不脱离本发明构思的示例实施例的范围。
如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”也旨在包括复数形式。还应该理解，术语“包括”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。当诸如“中的至少一个”的表达出现于元件的列表之后时，修饰元件的整个列表而不修饰列表中的单独的元件。
本文参照作为示例实施例的理想实施例(和中间结构)的示意图的剖视图描述示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，示例实施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的蚀刻区或植入区可具有圆角或弯曲特征。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例实施例的范围。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
图1A是根据示例实施例的IC器件的透视图。图1B和图1C是沿着图1A的线1B-1B'和1C-1C'截取的剖视图。
参照图1A至图1C，IC器件100可包括其中形成了鳍式有源区F1的衬底。在示例实施例中，衬底110可为包括半导体材料的半导体衬底，所述半导体材料诸如硅、锗、硅锗、碳化硅、砷化镓、砷化铟和磷化铟。可替换地，衬底110可具有绝缘体上半导体(SOI)结构(例如，绝缘体上硅)。例如，衬底110可包括掩埋氧化物(BOX)层。衬底110可包括导电区(例如，掺有杂质的阱)或者掺有杂质的结构。
相对于鳍式有源区F1的顶表面具有期望(和/或作为替代，预定)深度的深沟槽DT可形成在衬底110中，并且可形成场绝缘层112以填充深沟槽DT。
鳍式有源区F1可沿着垂直于衬底110的主表面的Z方向从衬底110突出，并且具有第一导电类型的沟道区CH1。在示例实施例中，第一导电类型的沟道区CH1可为NMOS沟道区，但是本发明构思不限于此。
鳍式有源区F1可沿着平行于衬底110的主表面的X方向延伸。例如，鳍式有源区F1可具有沿着作为延伸方向的X方向的长边以及沿着垂直于X方向的Y方向的短边。也就是说，鳍式有源区F1可具有沿着X方向延伸的一对第一侧壁FW1和沿着Y方向延伸的一对第二侧壁FW2。所述一对第一侧壁FW1的宽度可大于所述一对第二侧壁FW2的宽度。
可通过沿着X方向延伸的第一沟槽T1和沿着Y方向延伸的第二沟槽T2限定鳍式有源区F1。鳍式有源区F1的所述一对第一侧壁FW1可通过第一沟槽T1暴露出来，并且鳍式有源区F1的所述一对第二侧壁FW2可通过第二沟槽T2暴露出来。第一沟槽T1的底部水平LV2可与第二沟槽T2的底部水平LV3相同。然而，第一沟槽T1的底部水平LV2也可高于第二沟槽T2的底部水平LV3。另外，第一沟槽T1的底部水平LV2和第二沟槽T2的底部水平LV3可高于深沟槽DT的底部水平LV1。
台阶部分FR1可形成在鳍式有源区F1的所述一对第二侧壁FW2中的至少一个第二侧壁FW2上。台阶部分FR1的底部水平LV4可高于第二沟槽T2的底部水平LV3。
在示例实施例中，台阶部分FR1可包括侧壁部分和底部，并且台阶部分FR1的侧壁部分可相对于鳍式有源区F1的顶表面以期望(和/或作为替代，预定)斜度倾斜。在示例实施例中，台阶部分FR1的侧壁部分可相对于衬底110的主表面以约60°至约90°的斜度倾斜。台阶部分FR1的侧壁部分可基本垂直于鳍式有源区F1的顶表面，或者与所述一对第二侧壁FW2中的至少一个第二侧壁FW2以相似的斜度倾斜。然而，台阶部分FR1的侧壁部分的斜度不限于此。
在示例实施例中，台阶部分FR1的底部可相对于台阶部分FR1的侧壁部分的最下端以期望(和/或作为替代，预定)斜度倾斜。在示例实施例中，台阶部分FR1的底部可相对于衬底110的主表面以约0°至约30°的斜度倾斜。例如，台阶部分FR1的底部可基本平行于衬底110的主表面。然而，台阶部分FR1的底部的斜度不限于此。
低水平隔离层120可形成在鳍式有源区F1的所述一对第一侧壁FW1上。低水平隔离层120可填充沿着X方向延伸的第一沟槽T1，并且沿着X方向延伸。低水平隔离层120的顶部水平LV_I可低于鳍式有源区F1的顶部水平LV_F。因此，低水平隔离层120可布置在鳍式有源区F1的所述一对第一侧壁FW1的下侧上，并且鳍式有源区F1的所述一对第一侧壁FW1的上侧以较高水平相比低水平隔离层120的顶表面突出。
高水平隔离层130可形成在鳍式有源区F1的所述一对第二侧壁FW2上。高水平隔离层130可填充沿着Y方向延伸的第二沟槽T2，并且沿着Y方向延伸。高水平隔离层130的顶表面可与鳍式有源区F1的顶部水平LV_F处于基本相同的水平。在另一情况下，高水平隔离层130的顶表面可位于比鳍式有源区F1的顶部水平LV_F更高的水平。
在示例实施例中，低水平隔离层120和高水平隔离层130可包括利用可流动化学气相沉积(FCVD)工艺或者旋涂工艺形成的氧化物层。例如，低水平隔离层120和高水平隔离层130可包括氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强的四乙基原硅酸盐(PE-TEOS)或者东燃硅氮烷(tonen silazene，TOSZ)，但是低水平隔离层120和高水平隔离层130的材料不限于此。
可选地，还可在鳍式有源区F1与低水平隔离层120之间以及鳍式有源区F1与高水平隔离层130之间形成衬垫114。在示例实施例中，衬垫114可保形地形成在第一沟槽T1和第二沟槽T2的侧壁和底部上。例如，衬垫114的厚度可为约至约但是衬垫114的厚度不限于此。在示例实施例中，衬垫114可包括通过利用将通过第一沟槽T1和第二沟槽T2暴露的鳍式有源区F1的表面氧化的工艺形成的氧化物层。例如，氧化工艺可为现场蒸汽产生(ISSG)工艺、热氧化工艺、紫外线(UV)氧化工艺或者氧(例如，O2)等离子体氧化工艺。
可与台阶部分FR1接触的台阶绝缘层140可形成在鳍式有源区F1的所述一对第二侧壁FW2中的至少一个第二侧壁FW2与高水平隔离层130之间。台阶绝缘层140可形成为与台阶部分FR1的侧壁部分和底部接触。因此，台阶绝缘层140的底表面可与台阶部分FR1的底部水平LV4处于基本相同的水平。
在示例实施例中，台阶绝缘层140可包括通过利用FCVD工艺或者旋涂工艺形成的氧化物层。例如，台阶绝缘层140可包括FSG、USG、BPSG、PSG、FOX、PE-TEOS或者TOSZ，但是台阶绝缘层140的材料不限于此。台阶绝缘层140可与高水平隔离层130由相同材料形成。在另一情况下，台阶绝缘层140可包括与高水平隔离层130的材料不同的材料。
在示例实施例中，台阶绝缘层140沿着X方向的宽度(例如，台阶绝缘层140沿着鳍式有源区F1的延伸方向的宽度)可在约5nm至约50nm的范围内，但是台阶绝缘层140沿着X方向的宽度不限于此。可以考虑鳍式有源区F1沿着X方向的宽度和鳍式有源区F1、台阶绝缘层140和/或高水平隔离层130之间的热膨胀系数(或者热收缩系数)的差异，来合适地选择台阶绝缘层140沿着X方向的宽度。另外，台阶绝缘层140沿着Y方向的宽度可基本等于鳍式有源区F1沿着Y方向的宽度，但是台阶绝缘层140沿着Y方向的宽度不限于此。
在示例实施例中，台阶绝缘层140的顶部水平LV5可与鳍式有源区F1的顶部水平LV_F处于基本相同的高度或者更高。另外，高水平隔离层130的顶表面可与台阶绝缘层140的顶部水平LV5处于基本相同的水平。
由于台阶部分FR1形成在鳍式有源区F1的所述一对第二侧壁FW2的至少一个第二侧壁FW2中，因此与未形成台阶部分FR1时相比，鳍式有源区F1的所述一对第二侧壁FW2中的至少一个第二侧壁FW2的表面积可增加得更多。另外，由于台阶绝缘层140形成在台阶部分FR1中以与台阶部分FR1接触，因此鳍式有源区F1与台阶绝缘层140之间的接触面积和鳍式有源区F1与高水平隔离层130之间的接触面积(与当未形成台阶绝缘层140时相比)可增加得更多。因此，施加至鳍式有源区F1的应力可通过台阶绝缘层140和高水平隔离层130增大，这对于提高NMOS晶体管的性能可以是有利的。
同时，衬垫114可不形成在鳍式有源区F1的台阶部分FR1上。因此，台阶绝缘层140可介于高水平隔离层130的上侧与鳍式有源区F1的所述一对第二侧壁FW2中的至少一个第二侧壁FW2之间，并且衬垫114可介于高水平隔离层130的下侧与鳍式有源区F1的所述一对第二侧壁FW2中的至少一个第二侧壁FW2之间。
栅极绝缘层152和栅电极162可形成在鳍式有源区F1和低水平隔离层120上以覆盖一对第一侧壁FW1和鳍式有源区F1的顶表面。栅极绝缘层152和栅电极162可沿着可与鳍式有源区F1的延伸方向交叉的方向(例如，Y方向)延伸。
虽然图1A示出了其中栅极绝缘层152与栅电极162的底表面接触的示例，但是本发明构思不限于此。例如，栅极绝缘层152可形成为接触栅电极162的底表面和两个侧壁。
在示例实施例中，栅极绝缘层152可由二氧化硅层、高k介电层或它们的组合形成。高k介电层可由介电常数比二氧化硅层的介电常数更高的材料形成。例如，栅极绝缘层152的介电常数可为约10至约25。高k介电层可由选自二氧化铪、氧氮化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、二氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、铅锌铌酸盐以及它们的组合的材料形成，但是形成高k介电层的材料不限于此。在示例实施例中，栅极绝缘层152可通过利用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或者物理气相沉积(PVD)工艺形成。
栅电极162可包括用于控制功函数的含金属的层和被构造为填充形成在所述用于控制功函数的含金属的层的上部中的空间的含金属间隙填充层。在示例实施例中，栅电极162可具有其中金属氮化物层、金属层、导电封盖层和间隙填充金属层按次序堆叠的多层结构。金属氮化物层和金属层中的每一个可包括选自钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)的至少一种金属。金属氮化物层和金属层中的每一个可通过利用ALD、金属有机ALD(MOALD)或者金属有机CVD(MOCVD)工艺形成。导电封盖层可用作用于限制(和/或防止)金属层的表面被氧化的保护层。另外，当另一导电层沉积在金属层上时，导电封盖层可用作有利于另一导电层的沉积的润湿层。导电封盖层可由诸如TiN、TaN或它们的组合的金属氮化物形成，但是本发明构思不限于此。间隙填充金属层可在导电封盖层上延伸。间隙填充金属层可包括钨(W)层。间隙填充金属层可通过利用ALD工艺、CVD工艺或PVD工艺形成。间隙填充金属层可填充通过导电封盖层的顶表面的台阶部分形成的凹陷空间，而不形成空隙。
源极和漏极区172可在栅电极162的两侧上形成在鳍式有源区F1的上部中。虽然未示出，但是源极和漏极区172可包括从鳍式有源区F1外延生长的半导体层。源极和漏极区172可包括内置的硅锗(SiGe)结构，其包括多个外延生长的SiGe层、外延生长的Si层或者外延生长的碳化硅(SiC)层。
参照图1A至图1C描述的IC器件100可包括：鳍式有源区F1，其具有其上形成有台阶部分FR1的一个侧壁；台阶绝缘层140，其与台阶部分FR1接触；以及高水平隔离层130，其布置在鳍式有源区F1的一个侧壁上，台阶绝缘层140介于高水平隔离层130与所述鳍式有源区F1的一个侧壁之间。鳍式有源区F1与台阶绝缘层140之间的接触面积和鳍式有源区F1与高水平隔离层130之间的接触面积可由于台阶部分FR1而增大。因此，在形成高水平隔离层130和台阶绝缘层140之后，当高水平隔离层130和台阶绝缘层140在后续工艺中退火时，可由于通过高水平隔离层130和台阶绝缘层140的收缩导致的拉伸应变而将高应力施加至鳍式有源区F1。
另外，由于高水平隔离层130和台阶绝缘层140布置在比鳍式有源区F1的顶表面更高的水平或者与鳍式有源区F1的顶表面基本相同的水平，因此在高水平隔离层130和台阶绝缘层140中包含的绝缘材料的量会增大。因此，通过高水平隔离层130和台阶绝缘层140的收缩导致的拉伸应变会增大，并且将更高的应力施加至鳍式有源区F1。因此，当IC器件100是NMOS晶体管时，IC器件100的性能可提高。
图2A是根据示例实施例的IC器件的平面布局图。图2B是沿着图2A的线2B-2B'截取的剖视图。图2C和图2D是沿着图2A的线2C-2C'和2D-2D'截取的剖视图。在图2A至图2D中，与图1A至图1C中的相同的元件由相同的标号指示，并且省略对其的详细描述。
参照图2A至图2D，一对鳍式有源区F1A和F1B可沿着垂直于衬底的主表面110的方向(例如，图2A的Z方向)从衬底110的第一区I突出。所述一对鳍式有源区F1A和F1B中的每一个可具有第一导电类型的沟道区CHA。例如，第一导电类型的沟道区CHA可为NMOS沟道区，但是本发明构思不限于此。
可在衬底110中形成相对于所述一对鳍式有源区F1A和F1B的顶表面到达期望(和/或作为替代，预定)深度的深沟槽DT，并且可形成场绝缘层112以填充深沟槽DT。衬底110的第一区I可由场绝缘层112限定。场绝缘层112可形成在衬底110的第一区I的边缘部分中。可替换地，虽然图2A至图2D中未示出，但是场绝缘层112可形成在多个第一区I之间的连接区中。
所述一对鳍式有源区F1A和F1B中的每一个可沿着平行于衬底110的主表面的一个方向(例如，图2A的X方向)延伸。所述一对鳍式有源区F1A和F1B可沿着所述一对鳍式有源区F1A和F1B的延伸方向(X方向)按照直线排列，并且多对鳍式有源区F1A和F1B可沿着与X方向不同的Y方向彼此间隔地布置。也就是说，图2A示出了其中在衬底110的第一区I中形成四对鳍式有源区F1A和F1B的示例，但是鳍式有源区F1A和F1B的对数不限于此。
一对正常栅极NG1可布置在所述一对鳍式有源区F1A和F1B上，并可沿着与所述一对鳍式有源区F1A和F1B的延伸方向交叉的方向(Y方向)延伸。第一伪栅极DG1_1和第二伪栅极DG1_2可布置在一对正常栅极NG1之间，并且沿着基本平行于所述一对正常栅极NG1的方向(Y方向)延伸。第一伪栅极DG1_1和第二伪栅极DG1_2可与可沿着Y方向在一对鳍式有源区F1A和F1B之间延伸的高水平隔离层130竖直地重叠。
图2A示出了其中所述一对鳍式有源区F1A和F1B之一与所述一对正常栅极NG1之一交叉，并且第一伪栅极DG1_1和第二伪栅极DG1_2形成在所述一对正常栅极NG1中的至少一个的两侧上的情况。然而，本发明构思不限于此。与图2A所示的不同，多个正常栅极NG1可按照一行排列并且与所述一对鳍式有源区F1A和F1B之一交叉，并且第一伪栅极DG1_1和第二伪栅极DG1_2可形成在所述多个正常栅极NG1的两侧上，所述多个正常栅极NG1介于它们之间。
所述一对鳍式有源区F1A和F1B中的每一个可具有沿着所述一对鳍式有源区F1A和F1B的延伸方向的长边，以及具有沿着可与所述延伸方向交叉的方向的短边。例如，所述一对鳍式有源区F1A和F1B可具有可沿着X方向延伸的一对第一侧壁FW1和可沿着Y方向延伸的一对第二侧壁FW2，并且所述一对第一侧壁FW1的宽度可大于所述一对第二侧壁FW2的宽度。
第一沟槽T1和第二沟槽T2可形成在所述一对鳍式有源区F1A和F1B的两侧中。第一沟槽T1可沿着所述一对鳍式有源区F1A和F1B的延伸方向(X方向)延伸。第二沟槽T2可形成在所述一对鳍式有源区F1A和F1B之间，并且沿着可与所述延伸方向交叉的方向(Y方向)延伸。因此，所述一对鳍式有源区F1A和F1B的一对第一侧壁FW1可通过第一沟槽T1暴露出来，并且所述一对鳍式有源区F1A和F1B的一对第二侧壁FW2可通过第二沟槽T2暴露出来。第一沟槽T1的底部水平LV2可基本等于第二沟槽T2的底部水平LV3。然而，第一沟槽T1的底部水平LV2也可高于第二沟槽T2的底部水平LV3。另外，第一沟槽T1的底部水平LV2和第二沟槽T2的底部水平LV3可高于深沟槽DT的底部水平LV1。
台阶部分FR1可形成在所述一对鳍式有源区F1A和F1B的所述一对第二侧壁FW2中的至少一个上。台阶部分FR1的底部水平LV4可高于第二沟槽T2的底部水平LV3。在示例实施例中，台阶部分FR1可包括侧壁部分和底部，并且台阶部分FR1的侧壁部分可相对于所述一对鳍式有源区F1A和F1B的顶表面以期望(和/或作为替代，预定)斜度倾斜。
低水平隔离层120可形成在所述一对鳍式有源区F1A和F1B的所述一对第一侧壁FW1的下侧上。低水平隔离层120可将可沿着X方向延伸的第一沟槽T1填充至期望(和/或作为替代，预定)高度，并且沿着X方向延伸。所述一对鳍式有源区F1A和F1B的所述一对第一侧壁FW1的上侧可在低水平隔离层120的顶表面上方突出，并且低水平隔离层120的顶表面可布置在比鳍式有源区F1A和F1B的顶表面更低的水平。
高水平隔离层130可沿着可与所述一对鳍式有源区F1A和F1B之间的所述一对鳍式有源区F1A和F1B交叉的方向(Y方向)延伸。可形成高水平隔离层130以填充第二沟槽T2的内部，所述第二沟槽T2可沿着平行于所述一对正常栅极NG1以及第一伪栅极DG1_1和第二伪栅极DG1_2的方向(Y方向)在所述一对鳍式有源区F1A和F1B之间延伸。如图2B所示，高水平隔离层130的顶表面可与所述一对鳍式有源区F1A和F1B的顶表面布置在基本相同的水平。可替换地，高水平隔离层130的顶表面可比所述一对鳍式有源区F1A和F1B的顶表面布置在较高水平。
如图2B至图2D所示，高水平隔离层130可比低水平隔离层120的顶表面布置在更高的水平，以使得在高水平隔离层130中包含的绝缘材料的量可相对大。因此，在形成高水平隔离层130之后，当高水平隔离层130在后续各种工艺中退火时，可由于高水平隔离层130的收缩将相对高的拉伸应变施加至所述一对鳍式有源区F1A和F1B。
如图2B所示，第一伪栅极DG1_1和第二伪栅极DG1_2可在高水平隔离层130上彼此分离地布置。因此，高水平隔离层130沿着X方向的宽度可大于第一伪栅极DG1_1与第二伪栅极DG1_2之间的距离。由于具有相对大的宽度的高水平隔离层130布置在所述一对鳍式有源区F1A和F1B之间，因此可在高水平隔离层130中包含相对大量的绝缘材料。因此，在形成高水平隔离层130之后，当高水平隔离层130在后续各种工艺中退火时，可由于高水平隔离层130的收缩将相对高的拉伸应变施加至所述一对鳍式有源区F1A和F1B。
可选地，还可在所述一对鳍式有源区F1A和F1B与低水平隔离层120之间以及所述一对鳍式有源区F1A和F1B与高水平隔离层130之间形成衬垫114。
与台阶部分FR1接触的台阶绝缘层140可形成在所述一对鳍式有源区F1A和F1B中的每一个的一对第二侧壁FW2的至少一个第二侧壁FW2与高水平隔离层130之间。台阶绝缘层140可形成为与台阶部分FR1的侧壁部分和底部接触。与未形成台阶部分FR1时相比，所述一对第二侧壁FW2中的至少一个第二侧壁FW2的表面积可更大。因此，与未形成台阶绝缘层140时相比(例如，与所述第二侧壁FW2中的至少一个与高水平隔离层130之间的接触面积相比)，第二侧壁FW2中的至少一个与高水平隔离层130之间的接触面积以及第二侧壁FW2中的所述至少一个与台阶绝缘层140之间的接触面积可增加得更多。因此，在形成高水平隔离层130和台阶绝缘层140之后，当高水平隔离层130和台阶绝缘层140在后续各种工艺中退火时，可通过高水平隔离层130和台阶绝缘层140的收缩导致的拉伸应变将高应力施加至所述一对鳍式有源区F1A和F1B。
如图2A所示，台阶绝缘层140可布置在所述一对鳍式有源区F1A和F1B中的每一个的所述一对第二侧壁FW2中的每一个上，并且与第一伪栅极DG1_1与第二伪栅极DG1_2的一部分竖直地重叠，但是本发明构思不限于此。
同时，台阶绝缘层140的顶部水平LV5可如图2B所示与所述一对鳍式有源区F1A和F1B的顶表面布置在基本相同的水平，或者布置在比所述一对鳍式有源区F1A和F1B的顶表面更高的水平。将稍后参照图6详细描述其中台阶绝缘层140的顶表面布置在比所述一对鳍式有源区F1A和F1B的顶表面更高的水平的情况。
所述一对正常栅极NG1和第一伪栅极DG1_1和第二伪栅极DG1_2可总体与参照图1A至图1C描述的栅电极162具有相似的构造。
如图2B所示，由于高水平隔离层130和台阶绝缘层140的顶表面与所述一对鳍式有源区F1A和F1B的顶表面布置在基本相同的水平，因此第一伪栅极DG1_1和第二伪栅极DG1_2的底表面可与所述一对正常栅极NG1的底表面布置在基本相同的水平。因此，第一伪栅极DG1_1和第二伪栅极DG1_2可不布置在所述一对鳍式有源区F1A和F1B之间。因此，与其中高水平隔离层130的顶部水平低于所述一对鳍式有源区F1A和F1B的顶部水平的情况相比，第一伪栅极DG1_1和第二伪栅极DG1_2与所述一对鳍式有源区F1A和F1B之间形成的寄生电容可极大地减小。另外，由于确保了第一伪栅极DG1_1和第二伪栅极DG1_2与所述一对鳍式有源区F1A和F1B之间的距离，因此可减小和/或抑制泄漏电流。
所述一对正常栅极NG1以及第一伪栅极DG1_1和第二伪栅极DG1_2中的每一个的两个侧壁可由绝缘间隔件210和栅极间介电层220覆盖。在示例实施例中，绝缘间隔件210可由氮化硅(Si3N4)层、氧氮化硅(SiON)层、含碳(C)氧氮化硅(SiCON)层或它们的组合形成。栅极间介电层220可包括四乙基原硅酸盐(TEOS)层或者具有约2.2至约2.4的超低介电常数k的超低k(ULK)层(例如，从SiOC层和SiCOH层中选择的任一个)。
在示例实施例中，所述一对正常栅极NG1和第一伪栅极DG1_1和第二伪栅极DG1_2可通过利用后栅极工艺(或称为置换多栅极(RPG)工艺)形成，但是本发明构思不限于此。
栅极绝缘层152可位于所述一对正常栅极NG1与所述一对鳍式有源区F1A和F1B之间。另外，栅极绝缘层152可位于第一伪栅极DG1_1和第二伪栅极DG1_2中的每一个与台阶绝缘层140和高水平隔离层130之间。
源极和漏极区272可形成在所述一对鳍式有源区F1A和F1B的所述一对正常栅极NG1的两侧上。形成在所述一对鳍式有源区F1A和F1B中的源极和漏极区272中的邻近于高水平隔离层130的两侧布置的源极和漏极区272的一些部分可与绝缘间隔件210竖直地重叠，并且具有推入布置在绝缘间隔件210下方的部分中的褶皱形状。
在参照图2A至图2D描述的IC器件200中，所述一对鳍式有源区F1A和F1B与台阶绝缘层140之间的接触面积以及所述一对鳍式有源区F1A和F1B与高水平隔离层130之间的接触面积可由于台阶部分FR1而增大。另外，由于高水平隔离层130和台阶绝缘层140布置在比所述一对鳍式有源区F1A和F1B的顶表面更高的水平或者与其相同的水平，因此包括在高水平隔离层130和台阶绝缘层140中的绝缘材料的量可增大。另外，由于第一伪栅极DG1_1和第二伪栅极DG1_2在具有相对大的宽度的高水平隔离层130上彼此分离地布置，因此包括在高水平隔离层130中的绝缘材料的量可增大。因此，通过高水平隔离层130和台阶绝缘层140的收缩导致的拉伸应变可增大，并且可将更高的应力施加至所述一对鳍式有源区F1A和F1B。结果，当IC器件200是NMOS晶体管时，IC器件200的性能可提高。
图3是可与具有如图2A所示的相同平面布局的根据示例实施例的IC器件300的部分剖视图。具体地说，图3是对应于沿着图2A的线2B-2B'截取的剖视图的一部分的剖视图。在图3中，与图1A至图2D中的元件相同的元件由相同标号指代，并且省略对其的详细描述。
参照图3，IC器件300可具有与参照图2A至图2D描述的IC器件200的构造大致相同的构造。然而，具有带刻面的源极和漏极结构的源极和漏极区372可形成在所述一对鳍式有源区F1A和F1B的两侧上。
源极和漏极区372可包括刻面372F，它们相对于布置在所述一对正常栅极NG1下方的所述一对鳍式有源区F1A和F1B的一些部分以期望(和/或作为替代，预定)斜度倾斜。如图3所示，源极和漏极区372的邻近于布置在所述一对正常栅极NG1下方的所述一对鳍式有源区F1A和F1B的一些部分的那些部分的顶表面可布置在与所述一对鳍式有源区F1A和F1B的顶表面的水平基本相同的水平。源极和漏极区372的顶部水平可沿着X方向远离所述一对鳍式有源区F1A和F1B的布置在所述一对正常栅极NG1下方的部分逐渐降低。刻面372F可指源极和漏极区372的以期望(和/或作为替代，预定)斜度倾斜的顶表面。刻面372F可为如图3所示的圆形顶表面，但是本发明构思不限于此。
为了形成源极和漏极区372，可通过去除所述一对鳍式有源区F1A和F1B的一些部分形成凹陷372R。然后，用于形成源极和漏极区372的半导体层可通过利用外延生长工艺形成在凹陷372R中。在示例实施例中，可获得由Si或SiC形成的源极和漏极区372。在由Si或SiC形成的半导体层在第一区I中的外延生长中可执行N+掺杂工艺。
如图3所示，形成在所述一对鳍式有源区F1A和F1B中的源极和漏极区372中的邻近于高水平隔离层130的两侧布置的源极和漏极区372的部分可与绝缘间隔件210竖直地重叠，并具有推入布置在绝缘间隔件210下方的部分中的褶皱形状。
由于参照图3描述的IC器件300包括具有刻面372F的源极和漏极区372，因此可确保第一伪栅极DG1_1和第二伪栅极DG1_2与源极和漏极区372之间的距离。因此，可有效地减小和/或抑制通过第一伪栅极DG1_1和第二伪栅极DG1_2与源极和漏极区372之间的寄生电容导致的泄漏电流。
图4是可具有如图2A所示的相同平面布局的根据示例实施例的IC器件的部分剖视图。具体地说，图4是对应于沿着图2A的线2B-2B'截取的剖视图的一部分的剖视图。在图4中，与如图1A至图2D中的相同的元件由相同的标号指示，并且省略对其的详细描述。
参照图4，IC器件400可与参照图2A至图2D描述的IC器件200具有大致相同的构造。然而，台阶绝缘层440可包括与台阶部分FR1接触的绝缘衬垫442以及形成在绝缘衬垫442上以填充台阶部分FR1的其余部分的间隙填充绝缘层444。
如图4所示，其中的每一个包括侧壁部分和底部的台阶部分FR1可形成在一对鳍式有源区F1A和F1B的一对第二侧壁(参照图2A中的FW2)上。绝缘衬垫442可保形地形成在台阶部分FR1的侧壁部分和底部上。
间隙填充绝缘层444可形成以填充所述一对鳍式有源区F1A和F1B的台阶部分FR1与高水平隔离层130之间的空间。绝缘衬垫442可介于间隙填充绝缘层444与所述一对鳍式有源区F1A和F1B之间，从而可限制(和/或防止)间隙填充绝缘层444与所述一对鳍式有源区F1A和F1B直接接触。
在示例实施例中，绝缘衬垫442可包括通过氧化所述一对鳍式有源区F1A和F1B的表面获得的氧化物层。例如，绝缘衬垫442可通过利用现场蒸汽产生(ISSG)工艺、热氧化工艺、UV氧化工艺或者O2等离子体氧化工艺形成。在示例实施例中，绝缘衬垫442可包括通过利用CVD工艺或ALD工艺形成的氧化物层。绝缘衬垫442的厚度可为约至约
在示例实施例中，间隙填充绝缘层444可包括通过利用FCVD工艺或旋涂工艺形成的氧化物层。例如，间隙填充绝缘层444可由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。在示例实施例中，形成间隙填充绝缘层444的氧化物层可包括与形成低水平隔离层120的氧化物层和形成高水平隔离层130的氧化物层的材料相同的材料。在示例实施例中，形成间隙填充绝缘层444的氧化物层可包括与形成低水平隔离层120的氧化物层和形成高水平隔离层130的氧化物层的材料不同的材料。
图5是可具有如图2A所示的相同布局的根据示例实施例的IC器件500的部分剖视图。具体地说，图5是对应于沿着图2A的线2B-2B'截取的剖视图的一部分的剖视图。在图5中，与图1A至图2D中的相同元件由相同标号指示，并且省略对其的详细描述。
参照图5，IC器件500可与参照图2A至图2D描述的IC器件200具有大致相同的构造。然而，台阶部分FR1可形成在一对鳍式有源区F1A和F1B中的每一个的仅一个第二侧壁(参照图2A的FW2)上，并且高水平隔离层530可包括顶表面布置在不同水平的第一部分532和第二部分534。
如图5所示，由于台阶部分FR1仅形成在所述一对鳍式有源区F1A和F1B的所述一对第二侧壁FW2中的一个第二侧壁FW2上，因此台阶绝缘层140可仅形成在所述一对第二侧壁FW2之一与高水平隔离层530的第一部分532之间。
高水平隔离层530的第一部分532的顶部水平LV_H1可高于或基本等于所述一对鳍式有源区F1A和F1B的顶部水平。高水平隔离层530的第二部分534的顶部水平LV_H2可低于所述一对鳍式有源区F1A和F1B的顶部水平。在示例实施例中，高水平隔离层530的第二部分534的顶部水平LV_H2可基本等于低水平隔离层的顶部水平(参照图2C中的120)，但是本发明构思不限于此。
高水平隔离层530的第一部分532可与台阶绝缘层140接触。高水平隔离层530的第一部分532的顶部水平LV_H1可基本等于台阶绝缘层140的顶部水平，以使得台阶绝缘层140和高水平隔离层530的第一部分532可具有相对平坦的顶表面。
高水平隔离层530的第二部分534可与所述一对鳍式有源区F1A和F1B中的每一个的所述一对第二侧壁FW2中的其上未形成台阶部分FR1的第二侧壁FW2接触。由于高水平隔离层530的第二部分534的顶部水平LV_H2低于所述一对鳍式有源区F1A和F1B的顶部水平，因此所述一对第二侧壁FW2中的其上未形成台阶部分FR1的第二侧壁FW2可在高水平隔离层530的第二部分534上暴露出来。
第二伪栅极DG1_2A可布置在暴露的第二侧壁FW2上。如图5所示，第二伪栅极DG1_2A可与所述一对鳍式有源区F1A和F1B的顶表面和第二侧壁FW2和高水平隔离层530的第二部分534竖直地重叠。栅极绝缘层552A可位于所述一对鳍式有源区F1A和F1B的顶表面和第二侧壁FW2以及高水平隔离层530的第二部分534与第二伪栅极DG1_2A之间。第二伪栅极DG1_2A的底表面可布置在比第一伪栅极DG1_1的底表面更低的水平。
图6是可具有如图2A所示的相同平面布局的根据示例实施例的IC器件600的部分剖视图。具体地说，图6是对应于沿着图2A的线2B-2B'截取的剖视图的一部分的剖视图。在图6中，与图1A至图2D中的相同的元件由相同标号指示，并且省略对其的详细描述。
参照图6，IC器件600可与参照图2A至图2D描述的IC器件200具有大致相同的构造。然而，台阶绝缘层640和高水平隔离层630的第一部分632的顶部水平LV_H1A可高于所述一对鳍式有源区F1A和F1B的顶部水平LV_F。另外，第一伪栅极DG1_1A可与台阶绝缘层640和高水平隔离层630的第一部分632竖直地重叠，并且第一伪栅极DG1_1A的底表面可布置在比所述一对鳍式有源区F1A和F1B的顶部水平LV_F更高的水平。
由于台阶绝缘层640和高水平隔离层630的第一部分632的顶部水平LV_H1A高于所述一对鳍式有源区F1A和F1B的顶部水平LV_F，因此在高水平隔离层630和台阶绝缘层640中包含的绝缘材料的量可增大。因此，通过台阶绝缘层640和高水平隔离层630的收缩导致的拉伸应变可增大，并可将更高的应力施加至所述一对鳍式有源区F1A和F1B。
另外，由于第一伪栅极DG1_1A的底表面布置在比所述一对鳍式有源区F1A和F1B的顶部水平LV_F更高的水平，因此可减小第一伪栅极DG1_1A与所述一对鳍式有源区F1A和F1B之间的寄生电容，并且可确保第一伪栅极DG1_1A与所述一对鳍式有源区F1A和F1B之间的距离以抑制发生泄漏电流。
同时，高水平隔离层630的第二部分634的顶部水平LV_2可基本等于低水平隔离层(参照图2C的120)的顶部水平，但是本发明构思不限于此。
图7A是根据示例实施例的IC器件的重要部件的平面布局图。图7B和图7C是沿着图7A的线7B-7B'和7C-7C'截取的剖视图。在图7A至图7C中，与图1A至图6中的相同的元件由相同的标号指示，并且省略对其的详细描述。
参照图7A至图7C，IC器件700可包括具有第一区I和第二区II的衬底110。衬底110的第一区I和第二区II指衬底110的不同区，并且可为需要不同阈电压的区。例如，第一区I可为NMOS区，而第二区II可为PMOS区。
一对第一鳍式有源区F1A和F1B可布置在衬底110的第一区I中，并且沿着Z方向从衬底的主表面110突出。一对第一正常栅极NG1可沿着Y方向在所述一对第一鳍式有源区F1A和F1B上延伸。第一伪栅极DG1_1和第二伪栅极DG1_2可彼此间隔地布置在所述一对第一正常栅极NG1之间并且平行于所述一对第一正常栅极NG1延伸。可形成第一高水平隔离层130以填充可沿着Y方向在所述一对第一鳍式有源区F1A和F1B之间延伸的第一沟槽T11。第一伪栅极DG1_1和第二伪栅极DG1_2可布置在第一高水平隔离层130上。虽然未示出，但是可形成第三沟槽(未示出)。第三沟槽可在所述一对第一鳍式有源区F1A和F1B的沿着所述一对第一鳍式有源区F1A和F1B的延伸方向的两侧中沿着X方向延伸。可形成第一低水平隔离层(未示出)以填充第三沟槽。
台阶绝缘层140可形成在第一高水平隔离层130与所述一对第一鳍式有源区F1A和F1B的至少一个侧壁之间。第一栅极绝缘层152可介于第一高水平隔离层130和台阶绝缘层140与第一伪栅极DG1_1和第二伪栅极DG1_2之间。第一源极和漏极区272可形成在所述一对第一鳍式有源区F1A和F1B的位于所述一对第一正常栅极NG1的两侧的部分中。
一对第二鳍式有源区F2A和F2B可布置在衬底110的第二区II中，并且沿着Z方向从衬底110的主表面突出。一对第二正常栅极NG2可沿着Y方向在所述一对第二鳍式有源区F2A和F2B上延伸。第三伪栅极DG2_1和第四伪栅极DG2_2可彼此间隔地布置在所述一对第二正常栅极NG2之间，并且平行于所述一对第二正常栅极NG2延伸。可形成第二高水平隔离层730以填充可沿着Y方向在所述一对第二鳍式有源区F2A和F2B之间延伸的第二沟槽T22。第三伪栅极DG2_1和第四伪栅极DG2_2可布置在第二高水平隔离层730上。虽然未示出，但是可形成第四沟槽(未示出)。第四沟槽可沿着X方向在所述一对第二鳍式有源区F2A和F2B的沿着所述一对第二鳍式有源区F2A和F2B的延伸方向的两侧中延伸。可形成第二低水平隔离层(未示出)以填充第四沟槽。
第三伪栅极DG2_1和第四伪栅极DG2_2可与所述一对第二鳍式有源区F2A和F2B的顶表面和侧壁和第二高水平隔离层730竖直地重叠。第二栅极绝缘层752可介于所述一对第二鳍式有源区F2A和F2B的顶表面和侧壁和第二高水平隔离层730与第三伪栅极DG2_1和第四伪栅极DG2_2之间。第二源极和漏极区772可形成在所述一对第二鳍式有源区F2A和F2B的位于所述一对第二正常栅极NG2的两侧的部分中。
如图7B和图7C所示，形成在第一区I上的第一高水平隔离层130的顶部水平LV1可基本等于或高于所述一对第二鳍式有源区F2A和F2B的顶部水平LV3。另外，布置在第二区II上的第二高水平隔离层730的顶部水平LV2可低于所述一对第二鳍式有源区F2A和F2B的顶部水平LV3。因此，布置在第一区I上的第一高水平隔离层130的顶部水平LV1可高于布置在第二区II上的第二高水平隔离层730的顶部水平LV2。
另外，布置在第一区I上的第一伪栅极DG1_1和第二伪栅极DG1_2的底表面可布置在比布置在第二区II上的第三伪栅极DG2_1和第四伪栅极DG2_2的底表面更高的水平。
在参照图7A至图7C描述的IC器件700中，台阶绝缘层140可形成在第一区I中，而台阶绝缘层140可不形成在第二区II中。另外，布置在第一区I上的第一高水平隔离层130的顶部水平LV1可高于布置在第二区II上的第二高水平隔离层730的顶部水平LV2。包括在第一高水平隔离层130和台阶绝缘层140中的绝缘材料的量在第一区I中可比在第二区II中更高。因此，由于通过绝缘材料的收缩导致的拉伸应变，可将更高的拉伸应力施加至所述一对第一鳍式有源区F1A和F1B而不是所述一对第二鳍式有源区F2A和F2B。
通常，拉伸应力可提高NMOS晶体管的载流子迁移率和降低PMOS晶体管的载流子迁移率。因此，当NMOS晶体管形成在所述一对第一鳍式有源区F1A和F1B中并且PMOS晶体管形成在所述一对第二鳍式有源区F2A和F2B中时，PMOS晶体管中的载流子迁移率的劣化可最小化，而NMOS晶体管中的载流子迁移率可得到提高。结果，在示例实施例中，可提高包括NMOS晶体管和PMOS晶体管的IC器件700的性能。
图8是根据示例实施例的IC器件800的图。在图8中，与图1A至图7B中的相同的元件由相同标号指示，并且省略对其的详细描述。
参照图8，IC器件800可与参照图7A至图7C描述的IC器件700具有大致相同的构造。然而，IC器件800还可包括具有一对第三鳍式有源区F3A的第三区III。第三区III可为NMOS区，但是本发明构思不限于此。
第三高水平隔离层132和第四高水平隔离层134可分别形成在所述一对第三鳍式有源区F3A的一个第三鳍式有源区F3A的两侧上。第三高水平隔离层132可具有与参照图7A至图7C描述的第一高水平隔离层130的特征相似的特征，并且第四高水平隔离层134可具有与参照图7A至图7C描述的第二高水平隔离层730的特征相似的特征。
一对第三正常栅极NG3可沿着Y方向在所述一对第三鳍式有源区F3A上延伸，并且第五伪栅极DG3_1和第六伪栅极DG3_2可彼此间隔地布置在所述一对第三正常栅极NG3中的一个第三正常栅极NG3的两侧上。第五伪栅极DG3_1可形成在第三高水平隔离层132和台阶绝缘层142上，并且具有与参照图7A至图7C描述的第一伪栅极DG1_1和第二伪栅极DG1_2的特征相似的特征。第六伪栅极DG3_2可形成在第四高水平隔离层134上，并且具有与参照图7A至图7C描述的第三伪栅极DG2_1和第四伪栅极DG2_2的特征相似的特征。
图9是根据示例实施例的IC器件的平面图。图9中的平面图可与图2A中的平面图相同。图10A至图10O和图11A至图11O分别是沿着图9的线10-10'和11-11'截取的剖视图，以解释根据示例实施例的制造IC器件的方法。在图9、图10A至图10O和图11A至图11O中，与图2A至图2D中的相同的元件由相同的标号指示，并且省略对其的详细描述。参照图10A至图10O和图11A至图11O描述的方法可用于制造图2A至图2D中描述的IC器件200。
参照图10A和图11A，可在衬底110上形成第一垫氧层(pad oxide layer)图案812和第一掩模图案814。第一垫氧层图案812和第一掩模图案814可在衬底110上沿着一个方向(Y方向)彼此平行地延伸。
在示例实施例中，第一垫氧层图案812可包括通过热氧化衬底110的表面获得的氧化物层。第一掩模图案814可由氮化硅层、氧氮化硅层、旋涂玻璃(SOG)层、旋涂硬掩模(SOH)层、光致抗蚀剂层或它们的组合形成，但是本发明构思不限于所述示例。
参照图10B和图11B，可通过利用第一掩模图案814作为蚀刻掩模蚀刻衬底110的部分区，从而在衬底110中形成台阶部分FR1。台阶部分FR1可包括相对于衬底110的顶表面可具有期望(和/或作为替代，预定)深度的底部FR1_B和侧壁部分FR1_W。台阶部分FR1可在衬底110中沿着一个方向(Y方向)延伸。在示例实施例中，台阶部分FR1的底部FR1_B可相对于衬底的主表面110以约0°至约30°的斜度倾斜，并且台阶部分FR1的侧壁部分FR1_W可相对于衬底的主表面110以约60°至90°的斜度倾斜。
参照图10C和图11C，可通过去除第一垫氧层图案812和第一掩模图案814再次暴露衬底110的顶表面。
然后，绝缘层(未示出)可形成在衬底110上，并且可将绝缘层的上部平面化，直至暴露出衬底110的顶表面为止，从而形成台阶绝缘层140以填充台阶部分FR1。在示例实施例中，台阶绝缘层140可通过利用FCVD工艺或者旋涂工艺由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。
可选地，在绝缘层的上部被平面化之前和/或之后，可在衬底110上执行退火工艺。
虽然在图10C和图11C中未示出，但是可在台阶部分FR1的内壁上形成具有期望(和/或作为替代，预定)厚度的绝缘衬垫(参照图4中的442)，并且可在绝缘衬垫142上形成间隙填充绝缘层(参照图4中的444)以填充台阶部分FR1的内部。在这种情况下，可制造参照图4描述的IC器件400。
参照图10D和图11D，多个第二垫氧层图案822和多个第二掩模图案824可形成在衬底110上。所述多个第二垫氧层图案822和所述多个第二掩模图案824可沿着一个方向(X方向)在衬底110上彼此平行地延伸。
在示例实施例中，如图10D和图11D所示，所述多个第二掩模图案824可布置为覆盖台阶绝缘层140的顶表面的一部分并且暴露出台阶绝缘层140的顶表面的一部分。在示例实施例中，所述多个第二掩模图案824可布置为覆盖台阶绝缘层140的顶表面的一部分，以使得所述多个第二掩模图案824的侧壁与台阶绝缘层140的侧壁对齐。
参照图10E和图11E，可通过利用所述多个第二掩模图案824作为蚀刻掩模蚀刻衬底110的部分区，从而在衬底110中形成多个第一沟槽T1和第二沟槽T2，以沿着彼此垂直的方向延伸。
在示例实施例中，所述多个第一沟槽T1可沿着X方向彼此平行地延伸，并且所述多个第二沟槽T2可沿着Y方向彼此平行地延伸。所述多个第一沟槽T1可与所述多个第二沟槽T2连通。
由于形成了所述多个第一沟槽T1和第二沟槽T2，因此可形成多个鳍式有源区F1A。所述多个鳍式有源区F1A可沿着垂直于衬底110的主表面的方向(Z方向)从衬底110向上突出，并且沿着一个方向(X方向)延伸。
在用于形成所述多个第一沟槽T1和第二沟槽T2的蚀刻工艺中，可去除台阶绝缘层140的未被所述多个第二掩模图案824覆盖的部分，并且可仅保留台阶绝缘层140的布置在所述多个第二掩模图案824下方的部分。
参照图10F和图11F，可执行氧化所述多个鳍式有源区F1A的暴露的表面的工艺，以形成覆盖所述多个鳍式有源区F1A的暴露的表面的衬垫114。例如，衬垫114可通过利用ISSG工艺、热氧化工艺、UV氧化工艺或氧(例如，O2)等离子体氧化工艺形成。
同时，在氧化工艺中，衬垫114可不形成在台阶绝缘层140的暴露的表面上。
参照图10G和图11G，可形成高水平隔离层130和低水平隔离层120以分别填充所述多个第一沟槽T1和第二沟槽T2。在示例实施例中，高水平隔离层130和低水平隔离层120可通过利用FCVD工艺或旋涂工艺由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。
可选地，可在具有高水平隔离层130和低水平隔离层120的衬底110上执行退火工艺。
参照图10H和图11H，可通过去除所述多个鳍式有源区F1A和包围所述多个鳍式有源区F1A的低水平隔离层120和高水平隔离层130的一些部分形成深沟槽DT。深沟槽DT可形成为具有比所述多个第一沟槽T1和第二沟槽T2的深度更深的深度。例如，深沟槽DT的深度可比所述多个第一沟槽T1和第二沟槽T2的深度深约50nm至约150nm。
在示例实施例中，为了形成深沟槽DT，可在图10G和图11G的所得结构上形成光致抗蚀剂图案(未示出)以暴露出图11G的所得结构的顶表面的一部分，并且可通过利用光致抗蚀剂图案作为蚀刻掩模将所得结构的顶表面的暴露的部分干蚀刻。
参照图10I和图11I，可通过涂布工艺或沉积工艺形成绝缘层(未示出)以填充深沟槽DT。然后，可将绝缘层的顶表面平面化直至暴露出所述多个第二掩模图案(参照图10H中的824)为止，从而形成场绝缘层112以填充深沟槽DT。
在示例实施例中，场绝缘层112可由与低水平隔离层120和高水平隔离层130的材料不同的材料形成。例如，低水平隔离层120和高水平隔离层130可包括通过利用FCVD工艺形成的氧化物层，并且场绝缘层112可由USG形成，但是本发明构思不限于此。
然后，所述多个第二掩模图案(参照图10H中的824)，所述多个第二垫氧层图案(参照图10H中的822)，并且可去除低水平隔离层120和高水平隔离层130的部分上部，以暴露出所述多个鳍式有源区F1A的上部。
在示例实施例中，可在所述多个鳍式有源区F1A的暴露的上部上执行用于控制阈电压的离子植入工艺。例如，可将硼(B)植入所述多个鳍式有源区F1A的暴露的上部中。
参照图10J和图11J，硬掩模层830可形成在所述多个鳍式有源区F1A以及低水平隔离层120和高水平隔离层130上。具有开口832H的第三掩模图案832可形成在硬掩模层830上并且与高水平隔离层130和台阶绝缘层140竖直地重叠。开口832H可在硬掩模层830上沿着Y方向延伸。
硬掩模层830可由相对于所述多个鳍式有源区F1A、低水平隔离层120和高水平隔离层130以及台阶绝缘层140具有蚀刻选择性的材料形成。例如，硬掩模层830可包括氮化物层、SOH层或它们的组合，但是本发明构思不限于此。
第三掩模图案832可包括光致抗蚀剂图案，但是本发明构思不限于此。
参照图10K和图11K，可通过利用第三掩模图案832作为蚀刻掩模蚀刻硬掩模层(参照图10J中的830)，从而形成具有开口830H的硬掩模图案830P。台阶绝缘层140和高水平隔离层130的顶表面可通过开口830H暴露出来。
接着，可去除第三掩模图案832。
参照图10I和图11I，绝缘层(未示出)可形成在硬掩模图案830P、台阶绝缘层140和高水平隔离层130的顶表面上，并且可将绝缘层的上部平面化直至暴露出硬掩模图案830P的顶表面为止，从而形成牺牲绝缘层840以填充开口830H。
在示例实施例中，牺牲绝缘层840可通过利用FCVD工艺或旋涂工艺由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。在示例实施例中，牺牲绝缘层840可由与低水平隔离层120和高水平隔离层130的材料相同的材料形成。在示例实施例中，牺牲绝缘层840可由与低水平隔离层120和高水平隔离层130的材料不同的材料形成。
参照图10M和图11M，可通过去除硬掩模图案(参照图10L和图11L中的830P)再次将所述多个鳍式有源区F1A的顶表面暴露出来。
同时，台阶绝缘层140和高水平隔离层130的顶表面可通过牺牲绝缘层840覆盖并且可不暴露出来。
参照图10N和图11N，可在低水平隔离层120上执行回蚀工艺以暴露出所述多个鳍式有源区F1A的顶表面和上部U1的侧壁，从而去除低水平隔离层120的部分上部。
在用于去除低水平隔离层120的回蚀工艺中，也可去除牺牲绝缘层840的暴露的部分。由于台阶绝缘层140和高水平隔离层130由牺牲绝缘层840覆盖，因此在回蚀工艺中可不去除台阶绝缘层140和高水平隔离层130。
参照图10O和图11O，可形成栅极绝缘层152以覆盖所述多个鳍式有源区F1A的暴露的上部，并且可在栅极绝缘层152上形成正常栅极NG1。同时，在形成栅极绝缘层152和正常栅极NG1的过程中，栅极绝缘层152以及第一伪栅极DG1_1和第二伪栅极DG1_2可同时形成在高水平隔离层130和台阶绝缘层140上。
然后，源极和漏极区272可形成在所述多个鳍式有源区F1A的两侧上。布置在正常栅极NG1下方的所述多个鳍式有源区F1A中的每一个的一部分可设为沟道区CHA。
在示例实施例中，正常栅极NG1和第一伪栅极DG1_1和第二伪栅极DG1_2可通过利用RPG工艺形成。例如，可形成多个绝缘间隔件210和栅极间介电层220以提供多个栅极空隙。然后，栅极绝缘层152、正常栅极NG1以及第一伪栅极DG1_1和第二伪栅极DG1_2可形成在通过所述多个绝缘间隔件210限定的所述多个栅极空隙中。
可通过利用上述工艺完成图2A至图2D所示的IC器件200。
与图10L、图10M、图11L和图11M所示的示例不同，当牺牲绝缘层840形成为完全覆盖台阶绝缘层140而不覆盖高水平隔离层(参照图5中的530)的一部分时(例如，当牺牲绝缘层840沿着X方向的宽度较小时)，也可在参照图10N和图11N描述的低水平隔离层120的回蚀工艺中去除高水平隔离层530的未被牺牲绝缘层840覆盖的部分。因此，可形成具有位于不同水平的第一部分(参照图5中的532)和第二部分(参照图5中的534)的高水平隔离层530。结果，可制造参照图5描述的IC器件500。
与图10C和图11C所示的示例不同，当台阶绝缘层(参照图6中的640)形成为其顶表面布置在比衬底110的顶表面更高的水平时，在参照图10N描述的低水平隔离层120的回蚀工艺中，台阶绝缘层640的顶部水平(参照图6中的LV_H1A)可保持高于所述多个鳍式有源区F1A的顶部水平(参照图6中的LV_F)。结果，可制造参照图6描述的IC器件600。
与图10O和图11O所示的示例不同，在通过去除所述多个鳍式有源区F1A的布置在正常栅极NG1的两侧上的部分形成凹陷(参照图3中的372R)之后，可通过利用外延生长工艺在所述多个鳍式有源区F1A的通过凹陷372R暴露的部分上形成外延生长的半导体层。在这种情况下，可形成具有带刻面的结构的源极和漏极区372。结果，可制造参照图3描述的IC器件300。
图12A至图12G和图13A至图13G是用于解释根据示例实施例的制造IC器件的方法的剖视图。可使用在图12A至图12G和图13A至图13G中描述的方法来制造图7A至图7C所示的IC器件700。图12A至图12G对应于图7B，并且图13A至图13G对应于图7C。在图12A至图12G和图13A至图13G中，与图7A至图7C中的相同的元件由相同标号指示，并且省略对其的详细描述。
参照图12A和图13A，可提供包括第一区I和第二区II的衬底110。保护层910可形成在衬底110的第二区II上。
然后，可执行与参照图10A至图10C和图11A至图11C描述的工艺相似的工艺，以使得可在衬底110的第一区I上形成台阶绝缘层140，以填充台阶部分FR1和台阶部分FR1。
然后，可去除保护层910。
参照图12B和图13B，多个第一垫氧层图案922A和多个第一掩模图案924A可形成在衬底110的第一区I上，并且多个第二垫氧层图案922B和多个第二掩模图案924B可形成在衬底110的第二区II上。所述多个第一垫氧层图案922A和所述多个第一掩模图案924A可覆盖台阶绝缘层140的一些部分。
可执行与参照图10E、图10F、图11E和图11F描述的工艺相似的工艺，从而形成图12C和图13C所示的结构。
具体地说，可利用所述多个第一掩模图案924A和所述多个第二掩模图案924B作为蚀刻掩模蚀刻衬底110的一些部分。第一沟槽T11和第三沟槽(未示出)可形成在第一区I中。第一沟槽T11可沿着Y方向延伸，并且第三沟槽可与第一沟槽T11连通并且沿着X方向延伸。第二沟槽T22和第四沟槽(未示出)可形成在第二区II中。第二沟槽T22可沿着Y方向延伸，并且第四沟槽可与第二沟槽T22连通并且沿着X方向延伸。
可同时执行用于形成第一沟槽T11、第二沟槽T22、第三沟槽和第四沟槽的蚀刻工艺。可替换地，可首先执行用于形成第一沟槽T11和第三沟槽的第一蚀刻工艺，然后可执行用于形成第二沟槽T22和第四沟槽的第二蚀刻工艺。
多个第一鳍式有源区F1A可通过第一沟槽T11和第三沟槽形成在第一区I中，并且多个第二鳍式有源区F2A可通过第二沟槽T22和第四沟槽形成在第二区II中。
可执行与参照图10G至图10L和图11G至图11L描述的工艺相似的工艺，从而形成图12D和图13D中所示的结构。
具体地说，可形成填充第三沟槽的第一低水平隔离层(未示出)和填充第一沟槽T11的第一高水平隔离层130。可形成填充第四沟槽的第二低水平隔离层(未示出)和填充第二沟槽T22的第二高水平隔离层730。
然后，包括开口930H的第一硬掩模图案930A可形成在第一区I上以暴露出第一高水平隔离层130和台阶绝缘层140的顶表面，并且可形成第二硬掩模图案930B以覆盖整个第二区II。
然后，可形成牺牲绝缘层940以填充开口930H并覆盖第一高水平隔离层130和台阶绝缘层140。
参照图12E和图13E，可分别从第一区I和第二区II去除第一硬掩模图案930A和第二硬掩模图案930B。牺牲绝缘层940可保留在第一区I上。
接着，可执行与参照图10N和图11N描述的工艺相似的工艺，从而形成图12F和图13F所示的结构。
具体地说，可在第一低水平隔离层和第二低水平隔离层上执行回蚀工艺以暴露出所述多个第一鳍式有源区F1A的顶表面和上侧壁和所述多个第二鳍式有源区F2A的顶表面和上侧壁，从而去除第一低水平隔离层和第二低水平隔离层的部分上部。
在用于去除第一低水平隔离层和第二低水平隔离层的回蚀工艺中，还可去除在第一区I上暴露的牺牲绝缘层940的一部分和在第二区II上暴露的第二高水平隔离层730的一部分。由于台阶绝缘层140和第一高水平隔离层130由牺牲绝缘层840覆盖，因此在回蚀工艺中可不去除台阶绝缘层140和高水平隔离层130。
如图12F和图13F所示，第一区I的台阶绝缘层140和第一高水平隔离层130的顶部水平LV1可高于第二区II的第二高水平隔离层730的顶部水平LV2。另外，第二区II的第二高水平隔离层730的顶部水平LV2可低于所述多个第二鳍式有源区F2A的顶部水平LV3。
接着，可执行与参照图10O和图11O描述的工艺相似的工艺，从而形成图12G和图13G中示出的IC器件700。
图14是根据示例实施例的存储器模块1000的平面图。
存储器模块1000可包括模块衬底1010和附着至模块衬底1010的多个半导体芯片1020。
半导体芯片1020可包括根据示例实施例的IC器件。半导体芯片1020可包括根据示例实施例的参照图1A至图13G描述的IC器件100、200、300、400、500、600、700和800中的至少一个或其变型的IC器件。
可插入母板的插孔中的连接器1030可布置在模块衬底1010的一侧上。去耦电容器1040可布置在模块衬底1010上。去耦电容器1040可由陶瓷形成。根据示例实施例的存储器模块1000不限于图14所示的构造，而是可按照各种形状制造。
图15是根据示例实施例的显示驱动器IC(DDI)1100和包括DDI1100的显示装置1120的示意性框图。
参照图15，DDI 1100可包括控制器1102、电源电路1104、驱动器块1106和存储器块1108。控制器1102可从主要处理电路(MPU)1122接收命令，将命令解码，并且控制DDI 1100的对应的块以响应于命令提供操作。电源电路1104可在控制器1102的控制下产生驱动电压。驱动器块1106可在控制器1102的控制下通过利用通过电源电路1104产生的驱动电压驱动显示面板1124。显示面板1124可为液晶显示(LCD)面板、等离子体显示面板(PDP)或者有机发光二极管(OLED)显示面板。存储器块1108可为被构造为暂时存储输入至控制器1102的命令或者控制通过控制器1102输出的信号或者存储所需的数据的块。存储器块1108可包括诸如随机存取存储器(RAM)或只读存储器(ROM)的存储器。电源电路1104和驱动器块1106中的至少一个可包括根据示例实施例的参照图1A至图13G描述的IC器件100、200、300、400、500、600、700和800中的至少一个或其修改的IC器件。
图16是根据示例实施例的互补金属氧化物半导体(CMOS)逆变器1200的电路图。
CMOS逆变器1200可包括CMOS晶体管1210。CMOS晶体管1210可包括连接在电源端子Vdd与地端子之间的PMOS晶体管1220和NMOS晶体管1230。CMOS晶体管1210可包括根据示例实施例的参照图1A至图13G描述的IC器件100、200、300、400、500、600、700和800中的至少一个或其修改的IC器件。
图17是根据示例实施例的CMOS静态随机存取存储器(SRAM)装置1300的电路图。
CMOS SRAM装置1300可包括一对驱动器晶体管1310。所述一对驱动器晶体管1310可包括连接在电源端子Vdd与地端子之间的PMOS晶体管1320和NMOS晶体管1330。CMOS SRAM装置1300还可包括一对转移晶体管1340。转移晶体管1340的源极可交叉连接至可构成驱动器晶体管1310的PMOS晶体管1320和NMOS晶体管1330的公共节点。电源端子Vdd可连接至PMOS晶体管1320的源极，并且地端子可连接至NMOS晶体管1330的源极。字线WL可连接至所述一对转移晶体管1340的栅极，并且位线BL和反向位线可分别连接至所述一对转移晶体管1340的漏极。
CMOS SRAM装置1300的驱动器晶体管1310和转移晶体管1340中的至少一个可包括根据示例实施例的参照图1A至图13G描述的IC器件100、200、300、400、500、600、700和800中的至少一个或其修改的IC器件。
图18是根据示例实施例的CMOS NAND电路1400的电路图。
CMOS NAND电路1400可包括一对CMOS晶体管，不同的输入信号发送至该一对CMOS晶体管。CMOS NAND电路1400可包括根据示例实施例的参照图1A至图13G描述的IC器件100、200、300、400、500、600、700和800中的至少一个或其修改的IC器件。
图19是根据示例实施例的电子系统1500的框图。
电子系统1500可包括存储器1510和存储器控制器1520。存储器控制器1520可响应于主机1530的请求控制存储器1510，以从存储器1510读数据和/或将数据写至存储器1510。存储器1510和存储器控制器1520中的至少一个可包括根据示例实施例的参照图1A至图13G描述的IC器件100、200、300、400、500、600、700和800中的至少一个或其修改的IC器件。
图20是根据示例实施例的电子系统1600的框图。
电子系统1600可包括可通过总线1650彼此连接的控制器1610、输入/输出(I/O)装置1620、存储器1630和接口1640。
控制器1610可包括微处理器(MP)、数字信号处理器(DSP)和与其相似的处理器中的至少一个。I/O装置1620可包括键区、键盘或显示器中的至少一个。存储器1630可用于存储通过控制器1610执行的命令。例如，存储器1630可用于存储用户数据。
电子系统1600可为无线通信装置或者能够在无线环境下发送和/或接收信息的装置。接口1640可包括无线接口，从而电子系统1600可通过无线通信网络发送或接收数据。接口1640可包括天线和/或无线收发器。在示例实施例中，电子系统1600可用于第三代通信系统的通信接口协议，所述第三代通信系统例如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝系统(NADC)、扩展时分多址(E-TDMA)和/或宽带码分多址(WCDMA)。电子系统1600可包括根据示例实施例的参照图1A至图13G描述的IC器件100、200、300、400、500、600、700和800中的至少一个或其修改的IC器件。
应该理解，应该认为本文描述的示例实施例仅是描述性含义而非为了限制。根据示例实施例的各个装置或方法中的特征或方面的描述应该通常被认为可应用于根据示例实施例的其它装置或方法中的其它相似特征或方面。虽然已经具体示出并描述了一些示例实施例，但是本领域普通技术人员之一应该理解，在不脱离权利要求的精神和范围的情况下，可在其中作出形式和细节上的修改。

Claims (25)

1.一种集成电路器件，包括：
衬底，其包括形成在衬底中的鳍式有源区，所述鳍式有源区从衬底突出并且沿着平行于衬底的主表面的第一方向延伸，所述鳍式有源区包括具有第一导电类型的沟道区，所述鳍式有源区包括在其至少一个侧壁上的台阶部分；
鳍式有源区的所述至少一个侧壁上的台阶绝缘层，所述台阶绝缘层接触鳍式有源区的台阶部分；以及
鳍式有源区的所述至少一个侧壁上的第一高水平隔离层，其中所述台阶绝缘层位于第一高水平隔离层与鳍式有源区的所述至少一个侧壁之间，第一高水平隔离层沿着与第一方向不同的第二方向延伸。
2.根据权利要求1所述的集成电路器件，其中，所述台阶绝缘层的顶表面位于等于或高于所述鳍式有源区的顶表面的水平。
3.根据权利要求1所述的集成电路器件，其中，所述第一高水平隔离层的顶表面位于高于或等于所述鳍式有源区的顶表面的水平。
4.根据权利要求1所述的集成电路器件，还包括：
第一低水平隔离层，其位于鳍式有源区的下侧壁上，其中所述第一低水平隔离层沿着第一方向延伸，并且
所述第一低水平隔离层的顶表面位于低于鳍式有源区的顶表面的水平。
5.根据权利要求1所述的集成电路器件，其中，所述第一高水平隔离层的顶部水平高于所述第一低水平隔离层的顶部水平。
6.根据权利要求1所述的集成电路器件，其中，所述台阶绝缘层和所述第一高水平隔离层中的至少一个包括能够将拉伸应力施加至所述鳍式有源区的氧化物。
7.根据权利要求1所述的集成电路器件，其中，所述台阶绝缘层包括：
绝缘衬垫，其位于所述鳍式有源区的所述至少一个侧壁上，绝缘衬垫接触所述鳍式有源区的台阶部分；以及
间隙填充绝缘层，其位于绝缘衬垫与所述第一高水平隔离层之间。
8.根据权利要求1所述的集成电路器件，还包括：
所述鳍式有源区上的正常栅极；以及
所述第一高水平隔离层上的第一伪栅极，其中所述正常栅极和所述第一伪栅极均沿着第二方向延伸，并且第二方向与第一方向不同。
9.根据权利要求8所述的集成电路器件，其中，所述第一伪栅极与所述台阶绝缘层竖直地重叠。
10.根据权利要求8所述的集成电路器件，其中，所述第一伪栅极的底表面位于比所述鳍式有源区的底表面更高的水平。
11.根据权利要求8所述的集成电路器件，还包括：
所述第一高水平隔离层上的第二伪栅极，其中，所述第二伪栅极沿着第二方向延伸，第二伪栅极与第一伪栅极间隔开，并且第一伪栅极位于所述正常栅极与所述第二伪栅极之间。
12.根据权利要求8所述的集成电路器件，其中，所述鳍式有源区包括形成在鳍式有源区中的所述正常栅极的两侧上的源极和漏极区，并且所述台阶绝缘层的侧壁接触源极和漏极区的端部。
13.根据权利要求12所述的集成电路器件，其中，源极和漏极区包括刻面，所述刻面中的每一个的高度沿着远离所述鳍式有源区在正常栅极下方的一部分的方向逐渐降低。
14.根据权利要求1所述的集成电路器件，其中，沟道区是NMOS沟道区。
15.根据权利要求1所述的集成电路器件，其中，所述鳍式有源区包括两个第一侧壁和两个第二侧壁，所述两个第一侧壁沿着第一方向延伸，所述两个第二侧壁沿着与第一方向不同的第二方向延伸，所述第一侧壁具有第一宽度，所述第二侧壁具有小于第一宽度的第二宽度，并且
所述台阶部分形成在鳍式有源区的至少一个第二侧壁中。
16.根据权利要求15所述的集成电路器件，其中，所述台阶部分形成在鳍式有源区的所述两个第二侧壁中的每一个中。
17.一种集成电路器件，包括：
衬底，其包括一对第一鳍式有源区和一对第二鳍式有源区，第一鳍式有源区具有第一导电类型的沟道区，第一鳍式有源区在衬底的第一区中按照直线形成，第二鳍式有源区具有第二导电类型的沟道区，第二鳍式有源区在衬底的第二区中按照直线形成，所述一对第一鳍式有源区中的至少一个第一鳍式有源区包括在其一个侧壁上的台阶部分；
衬底上的第一高水平隔离层，其位于第一鳍式有源区之间；
衬底上的台阶绝缘层，其位于所述至少一个第一鳍式有源区与第一高水平隔离层之间，台阶绝缘层接触台阶部分；以及
衬底上的第二高水平隔离层，其位于第二鳍式有源区之间。
18.根据权利要求17所述的集成电路器件，其中，所述第一高水平隔离层的顶表面位于比所述第二高水平隔离层的顶表面更高的水平。
19.根据权利要求17所述的集成电路器件，还包括：
至少一个第一正常栅极，其位于所述一对第一鳍式有源区上，并且沿着与所述一对第一鳍式有源区的延伸方向交叉的方向延伸；
至少一个第一伪栅极，其位于第一高水平隔离层的至少一部分上，并且沿着平行于所述至少一个第一正常栅极的方向延伸；
至少一个第二正常栅极，其位于所述一对第二鳍式有源区上，并且沿着与所述一对第二鳍式有源区的延伸方向交叉的方向延伸；以及
至少一个第二伪栅极，其位于第二高水平隔离层的至少一部分上，并且沿着平行于所述至少一个第二正常栅极的方向延伸。
20.根据权利要求19所述的集成电路器件，其中，所述至少一个第一伪栅极的底表面位于比所述至少一个第二伪栅极的底表面更高的水平。
21.一种集成电路器件，包括：
衬底，其包括形成在衬底中的多个第一鳍式有源区，第一鳍式有源区由形成在衬底中的第一沟槽和第二沟槽限定，第一沟槽和第二沟槽分别沿着彼此交叉的第一方向和第二方向延伸，第一鳍式有源区沿着第一方向延长，每个第一鳍式有源区包括沿着第一方向彼此相对的一对第一侧壁和沿着第二方向彼此相对的一对第二侧壁，第二侧壁中的至少一个包括台阶部分，每个第一鳍式有源区包括位于台阶部分下方的下部和在台阶部分的上方突出的上部；
第二沟槽中的第一高水平隔离层；以及
台阶部分上的台阶绝缘层，所述台阶绝缘层位于所述第一高水平隔离层与所述第一鳍式有源区的上部之间。
22.根据权利要求21所述的集成电路器件，还包括：
栅极结构，其沿着第二方向延伸，并且跨越第一鳍式有源区，其中第一鳍式有源区包括源极和漏极区之间的NMOS沟道，所述栅极结构跨越所述NMOS沟道，并且所述栅极结构包括栅极绝缘层上的栅电极。
23.根据权利要求21所述的集成电路器件，还包括：
伪栅极，其沿着第二方向延伸，其中所述伪栅极跨越第一鳍式有源区中的台阶部分。
24.根据权利要求21所述的集成电路器件，其中，所述第一鳍式有源区中的第二侧壁中的每一个包括台阶部分。
25.根据权利要求21所述的集成电路器件，还包括：位于所述台阶绝缘层和台阶部分与第一鳍式有源区的上部之间的绝缘层。
CN201610177408.5A 2015-03-25 2016-03-25 集成电路器件及其制造方法 Active CN106024715B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0041645 2015-03-25
KR1020150041645A KR102426666B1 (ko) 2015-03-25 2015-03-25 집적회로 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
CN106024715A true CN106024715A (zh) 2016-10-12
CN106024715B CN106024715B (zh) 2021-02-26

Family

ID=56976218

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610177408.5A Active CN106024715B (zh) 2015-03-25 2016-03-25 集成电路器件及其制造方法

Country Status (3)

Country Link
US (1) US9922979B2 (zh)
KR (1) KR102426666B1 (zh)
CN (1) CN106024715B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573999A (zh) * 2017-03-10 2018-09-25 三星电子株式会社 集成电路装置及其制作方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106711213B (zh) 2015-07-20 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9704752B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9704751B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
KR102446862B1 (ko) 2016-03-07 2022-09-23 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102443696B1 (ko) 2016-05-31 2022-09-15 삼성전자주식회사 반도체 소자의 제조 방법
US10204202B2 (en) * 2016-06-29 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy fin cell placement in an integrated circuit layout
WO2018063404A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Finfet transistor with channel stress induced via stressor material inserted into fin plug region enabled by backside reveal
US10522417B2 (en) * 2017-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with different liners for PFET and NFET and method of fabricating thereof
US10833152B2 (en) * 2017-08-15 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10497577B2 (en) * 2017-08-31 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US10290549B2 (en) * 2017-09-05 2019-05-14 Globalfoundries Inc. Integrated circuit structure, gate all-around integrated circuit structure and methods of forming same
KR102563923B1 (ko) * 2018-04-10 2023-08-04 삼성전자 주식회사 집적회로 소자
KR102546305B1 (ko) 2018-04-20 2023-06-21 삼성전자주식회사 집적회로 소자
KR102560368B1 (ko) * 2018-06-20 2023-07-27 삼성전자주식회사 확산 방지 영역을 구비하는 반도체 소자
US10832967B2 (en) * 2018-08-13 2020-11-10 Globalfoundries Inc. Tapered fin-type field-effect transistors
US10700065B2 (en) 2018-10-10 2020-06-30 Apple Inc. Leakage current reduction in electrical isolation gate structures
US11323070B1 (en) 2021-04-16 2022-05-03 Apple Inc. Oscillator with fin field-effect transistor (FinFET) resonator

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100015778A1 (en) * 2008-07-21 2010-01-21 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US20140048856A1 (en) * 2012-08-17 2014-02-20 Samsung Electronics Co., Ltd. Semiconductor device including transistors
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2826179A1 (fr) * 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
JP2007227721A (ja) 2006-02-24 2007-09-06 Toshiba Corp 半導体装置およびその製造方法
JP2008098469A (ja) 2006-10-13 2008-04-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2010135433A (ja) 2008-12-02 2010-06-17 Renesas Electronics Corp 半導体装置およびその製造方法
US8426923B2 (en) * 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
JP5561012B2 (ja) 2010-08-11 2014-07-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8680625B2 (en) 2010-10-15 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Facet-free semiconductor device
KR20120045985A (ko) * 2010-11-01 2012-05-09 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
CN102694007B (zh) * 2011-03-22 2014-11-19 中国科学院微电子研究所 半导体结构及其制造方法
DE112011105925B4 (de) * 2011-12-06 2023-02-09 Tahoe Research, Ltd. Mikroelektronischer Transistor und Verfahren zum Herstellen desselben
EP2741320B1 (en) * 2012-12-05 2020-06-17 IMEC vzw Manufacturing method of a finfet device with dual-strained channels
KR102021768B1 (ko) 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
KR20140142423A (ko) 2013-06-03 2014-12-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9142673B2 (en) * 2013-07-31 2015-09-22 Globalfoundries Inc. Devices and methods of forming bulk FinFETS with lateral seg for source and drain on dielectrics
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9570442B1 (en) * 2016-04-20 2017-02-14 Qualcomm Incorporated Applying channel stress to Fin field-effect transistors (FETs) (FinFETs) using a self-aligned single diffusion break (SDB) isolation structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100015778A1 (en) * 2008-07-21 2010-01-21 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US20140048856A1 (en) * 2012-08-17 2014-02-20 Samsung Electronics Co., Ltd. Semiconductor device including transistors
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573999A (zh) * 2017-03-10 2018-09-25 三星电子株式会社 集成电路装置及其制作方法
US10879239B2 (en) 2017-03-10 2020-12-29 Samsung Electronics Co., Ltd. Integrated circuit device and method of fabricating the same
CN108573999B (zh) * 2017-03-10 2021-04-13 三星电子株式会社 集成电路装置及其制作方法
US11316010B2 (en) 2017-03-10 2022-04-26 Samsung Electronics Co., Ltd. Integrated circuit device and method of fabricating the same
US11769769B2 (en) 2017-03-10 2023-09-26 Samsung Electronics Co., Ltd. Integrated circuit device and method of fabricating the same

Also Published As

Publication number Publication date
KR102426666B1 (ko) 2022-07-28
US9922979B2 (en) 2018-03-20
US20160284706A1 (en) 2016-09-29
KR20160115019A (ko) 2016-10-06
CN106024715B (zh) 2021-02-26

Similar Documents

Publication Publication Date Title
CN106024715A (zh) 集成电路器件及其制造方法
US10074572B2 (en) Integrated circuit devices and methods of manufacturing the same
CN106298670B (zh) 集成电路器件及其制造方法
US10205020B2 (en) Semiconductor device
KR102460718B1 (ko) 집적회로 소자
US9634144B2 (en) Semiconductor devices and methods of fabricating the same
US9786764B2 (en) Fin-FET semiconductor device with a source/drain contact having varying different widths
CN108133934B (zh) 半导体装置
KR102307963B1 (ko) 반도체 장치 및 그 제조 방법
US10115797B2 (en) Finfet semiconductor device and method of manufacturing the same
US20170018462A1 (en) Semiconductor device and fabricating method thereof
US20140374827A1 (en) Semiconductor device and method for fabricating the same
US20160111524A1 (en) Semiconductor devices including a gate core and a fin active core and methods of fabricating the same
US10204983B2 (en) Semiconductor device and method for fabricating the same
KR102214018B1 (ko) 반도체 장치
EP4030470A1 (en) Stacked semiconductor device having mirror-symmetric pattern
CN106057793A (zh) 半导体装置和用于制造半导体装置的方法
US20230231015A1 (en) Crossing multi-stack nanosheet structure and method of manufacturing the same
KR102174144B1 (ko) 반도체 장치 및 그 제조 방법
KR20160031327A (ko) 블로킹 절연막을 포함하는 집적회로 소자
CN115884590A (zh) 半导体装置
US11355640B1 (en) Hybrid multi-stack semiconductor device including self-aligned channel structure and method of manufacturing the same
CN116266575A (zh) 存储器元件及其制备方法
KR20210071135A (ko) 반도체 소자
CN102487065A (zh) Soc架构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant