CN110634798A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括器件区和隔离区，器件区和隔离区的基底上形成有栅极结构，栅极结构的顶部形成有保护层，且栅极结构露出的基底上形成有层间介质层，层间介质层覆盖栅极结构的侧壁；依次去除隔离区的保护层和栅极结构，且还去除隔离区部分厚度的基底，隔离区的层间介质层和剩余基底围成沟槽；在沟槽内形成隔离层。本发明在栅极结构的顶部形成保护层，在沟槽内形成隔离层的工艺过程中，保护层对栅极结构顶部起到保护作用，防止栅极结构受到损耗，相应还有利于提高栅极结构的高度均一性，进而改善器件性能以及性能均一性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越小，传统平面晶体管对沟道电流的控制能力变弱，相应出现了短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。鳍式场效应晶体管的结构通常包括：凸出于衬底的鳍部以及位于所述衬底上的隔离结构(例如：浅沟槽隔离结构)，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部；覆盖所述鳍部部分顶部和部分侧壁的栅极结构；位于所述栅极结构两侧鳍部内的源区和漏区。
然而，随着半导体器件尺寸的不断缩小，相邻鳍式场效应晶体管之间的距离也随之缩小。为了防止相邻鳍式场效应晶体管出现相连(merge)的现象，现有技术引入了单扩散隔断(Single diffusion break，SDB)结构的制造技术。单扩散隔断结构一般分布在沿鳍部的延伸方向上，通过去除部分区域的鳍部，在所述鳍部中形成一个或多个沟槽，并在所述沟槽中填充绝缘材料，从而对相邻鳍部进行隔离，进而减小相邻鳍部之间的漏电流，所述单扩散隔断结构还可以避免源区和漏区之间的桥接(source-drain bridge)问题。
但是，在半导体结构中引入单扩散隔断结构后，器件仍有性能不佳的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提升器件性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括器件区和隔离区，所述器件区和隔离区的基底上形成有栅极结构，所述栅极结构的顶部形成有保护层，且所述栅极结构露出的基底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；依次去除所述隔离区的保护层和栅极结构，且还去除所述隔离区部分厚度的基底，所述隔离区的层间介质层和剩余基底围成沟槽；在所述沟槽内形成隔离层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括器件区和隔离区；栅极结构，位于所述器件区的基底上；保护层，位于所述栅极结构的顶部；层间介质层，位于所述栅极结构露出的基底上，所述层间介质层覆盖所述栅极结构的侧壁；隔离层，位于所述隔离区的层间介质层内并延伸至部分厚度的基底内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成沟槽之前，在栅极结构的顶部形成保护层；在所述沟槽内形成隔离层的制程通常包括隔离材料层的沉积，且所述隔离材料层顶部高于层间介质层顶部，还包括去除部分厚度隔离材料层的工艺，使所形成的隔离层能与层间介质层顶部齐平，在去除高于所述层间介质层顶部的隔离材料层的过程中，所述保护层对所述栅极结构顶部起到保护作用，防止所述栅极结构受到损耗，相应还有利于提高所述栅极结构的高度均一性，进而改善器件性能以及性能均一性。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，图1是沿鳍部延伸方向的剖面示意图，提供基底(未标示)，包括衬底11以及凸出于所述衬底11的多个分立鳍部12，所述基底包括器件区I和隔离区II；形成横跨所述鳍部12的金属栅结构13，所述金属栅结构13覆盖所述鳍部12的部分侧壁和部分顶部；在所述金属栅结构13露出的衬底11上形成层间介质层15，所述层间介质层15露出所述金属栅结构13的顶部。
参考图2，去除所述隔离区II的金属栅结构13，且还至少去除所述隔离区II的鳍部12，所述隔离区II的衬底11和层间介质层15围成沟槽16。
参考图3，在所述沟槽16(如图2所示)内形成隔离层17，所述隔离层17用于作为单扩散隔断结构。
在所述沟槽16内形成隔离层17的步骤通常包括：向所述沟槽16内填充隔离材料层，所述隔离材料层还覆盖所述层间介质层15顶部；对所述隔离材料层进行平坦化处理，去除高于所述层间介质层15顶部的隔离材料层，保留所述沟槽16内的剩余隔离材料层作为所述隔离层17。
所述平坦化处理不仅去除高于所述层间介质层15顶部的隔离材料层，还容易对所述金属栅结构13造成损耗，导致所述金属栅结构13的高度减小，从而对器件性能产生不良影响。
而且，所述平坦化处理对各金属栅结构13的损耗程度难以保持一致，因此在所述平坦化处理后，所述金属栅结构13的高度均一性下降，相应还会影响器件性能的均一性。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括器件区和隔离区，所述器件区和隔离区的基底上形成有栅极结构，所述栅极结构的顶部形成有保护层，且所述栅极结构露出的基底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；依次去除所述隔离区的保护层和栅极结构，且还去除所述隔离区部分厚度的基底，所述隔离区的层间介质层和剩余基底围成沟槽；在所述沟槽内形成隔离层。
本发明在栅极结构的顶部形成保护层，在去除高于所述层间介质层顶部的隔离材料层的过程中，所述保护层对所述栅极结构顶部起到保护作用，防止所述栅极结构受到损耗，相应还有利于提高所述栅极结构的高度均一性，进而改善器件性能以及性能均一性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图4至图9，图4是立体图(仅示意出三个鳍部)，图5是基于图4沿鳍部延伸方向(如图4中X1X2方向所示)割线的剖面示意图，提供基底100，所述基底100包括器件区I(如图4所示)和隔离区II(如图4所示)，所述器件区I和隔离区II的基底100上形成有栅极结构150(如图9所示)，所述栅极结构150的顶部形成有保护层200(如图9所示)，且所述栅极结构150露出的基底100上形成层间介质层102(如图9所示)，所述层间介质层102覆盖所述栅极结构150的侧壁。
如图4所示，本实施例中，所述基底100用于形成鳍式场效应晶体管，因此所述基底100包括衬底110以及位于所述衬底110上多个分立的鳍部120；所述衬底110为后续形成鳍式场效应晶体管提供工艺平台，所述鳍部120用于提供鳍式场效应晶体管的沟道。
在其他实施例中，所述基底还可以用于形成平面晶体管，所述基底相应为平面衬底。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120与所述衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
需要说明的是，所述形成方法还包括：在所述鳍部120露出的衬底110上形成隔离结构101，所述隔离结构101覆盖所述鳍部120的部分侧壁，所述隔离结构101的顶部低于所述鳍部120的顶部。
所述隔离结构101用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，所述隔离结构101为浅沟槽隔离结构(shallow trench isolation，STI)。所述鳍部120的延伸方向为第一方向(如图4中X1X2方向所示)，平行于所述衬底110表面且垂直于所述第一方向的为第二方向(如图4中Y1Y2方向所示)，所述隔离结构101在所述第二方向上对所述鳍部120之间进行隔离。
本实施例中，所述栅极结构150为金属栅(Metal Gate)结构。在其他实施例中，根据实际工艺需求，所述栅极结构还可以为多晶硅栅(Poly Gate)结构。
具体地，所述栅极结构150横跨所述鳍部120，且覆盖所述鳍部120的部分顶部和部分侧壁。
本实施例中，采用后形成高k栅介质层后形成栅电极层(High K Last Metal GateLast)的工艺形成所述栅极结构150。因此，在所述基底100上形成所述层间介质层102之后，形成所述栅极结构150；相应的，在形成所述层间介质层102之后，在所述栅极结构150的顶部形成所述保护层200。
具体地，形成所述层间介质层102和所述栅极结构150的步骤包括：
如图5所示，形成横跨所述鳍部120的伪栅(Dummy Gate)结构130，所述伪栅结构130覆盖所述鳍部120的部分顶部和部分侧壁。
本实施例中，所述伪栅结构130为单层结构，所述伪栅结构130包括伪栅层。具体地，所述伪栅层的材料为多晶硅，即所述伪栅结构130的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
在其他实施例中，所述伪栅结构还可以为叠层结构，所述伪栅结构相应包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，所述伪栅氧化层的材料可以为氧化硅或氮氧化硅。
本实施例中，通过掩膜干法刻蚀的方式形成所述伪栅结构130。具体地，形成所述伪栅结构130的步骤包括：在所述隔离结构101上形成伪栅材料层，所述伪栅材料层横跨所述鳍部120，且覆盖所述鳍部120的顶部和侧壁；在所述伪栅材料层上形成栅极掩膜层135；以所述栅极掩膜层135为掩膜，刻蚀所述伪栅材料层，露出部分鳍部120和部分隔离结构101，保留剩余伪栅材料层作为所述伪栅结构130。
本实施例中，形成所述伪栅结构130后，保留位于所述伪栅结构130顶部的所述栅极掩膜层135。所述栅极掩膜层135的材料为氮化硅，所述栅极掩膜层135在后续工艺过程中用于对所述伪栅结构130顶部起到保护作用。
需要说明的是，形成所述伪栅结构130后，还包括：在所述伪栅结构130的侧壁上形成侧墙(未标示)，所述侧墙还覆盖所述栅极掩膜层135的侧壁；形成所述侧墙后，在所述伪栅结构130两侧的鳍部120内形成源漏掺杂层140。
所述侧墙用于定义所述源漏掺杂层140的形成区域，所述侧墙的材料可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
本实施例中，所述源漏掺杂层140包括掺杂有离子的外延层。其中，当所形成的鳍式场效应晶体管为NMOS晶体管时，所述外延层的材料为Si或SiC，所述外延层内的掺杂离子为P、As或Sb；当所形成的鳍式场效应晶体管为PMOS晶体管时，所述外延层的材料为Si或SiGe，所述外延层内的掺杂离子为B、Ga或In。
还需要说明的是，如无特别说明，后续附图均为基于图5的剖面示意图。
如图6所示，在所述伪栅结构130露出的衬底110上形成层间介质层102，所述层间介质层102露出所述伪栅结构130的顶部。
所述层间介质层102用于实现相邻器件之间的电隔离，所述层间介质层102还用于定义后续所述栅极结构150(如图7所示)的尺寸和位置。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：在所述伪栅结构130露出的衬底110上形成层间介质膜，所述层间介质膜覆盖所述栅极掩膜层135(如图5所示)顶部；对所述层间介质膜进行平坦化处理，去除高于所述伪栅结构130顶部的层间介质膜，保留剩余的层间介质膜作为所述层间介质层102；去除所述栅极掩膜层135。相应的，形成所述层间介质层102后，所述层间介质层102顶部与所述伪栅结构130顶部齐平。
如图7所示，去除所述伪栅结构130(如图6所示)，在所述层间介质层102内形成栅极开口(图未示)；在所述栅极开口内形成所述栅极结构150。
具体地，所述栅极结构150包括：形成于所述栅极开口底部和侧壁的栅介质层151，所述栅介质层151横跨所述鳍部120且覆盖所述鳍部120的部分顶部和部分侧壁，所述栅介质层151还覆盖部分隔离结构101；覆盖所述栅介质层151的栅电极层152，且所述栅电极层152填充于所述栅极开口内。
所述栅介质层151的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层151的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
本实施例中，所述栅电极层152的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述栅极结构150的顶部形成有所述保护层200，在后续形成隔离层的工艺过程中，所述保护层200用于对所述器件区I的栅极结构150顶部起到保护作用，从而防止所述器件区I的栅极结构150发生损耗。
本实施例中，所述保护层200的材料为氮化硅(SiN)。氮化硅材料的致密度较高，有利于保障所述保护层200对所述器件区I栅极结构150的保护作用；而且，氮化硅材料是半导体工艺常用的材料，因此形成所述保护层200的工艺较为简单，且还有利于提高所述保护层200的工艺兼容性，防止所述保护层200对器件性能产生不良影响。
在其他实施例中，所述保护层的材料还可以为碳化硅(SiC)、氮氧化硅(SiON)、碳氮化硅(SiCN)、氮碳化硅硼(SiBCN)、氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)、富碳碳氮化硅或无定形碳。其中，富碳碳氮化硅指的是：碳的原子百分比含量较高的碳氮化硅，碳的原子百分比含量为0.5％至10％。
如图8和图9所示，本实施例中，在所述栅极结构150的顶部形成所述保护层200的步骤包括：去除部分厚度的栅极结构150，在所述层间介质层102内形成凹槽153(如图8所示)；在所述凹槽153内形成所述保护层200(如图9所示)。
通过在所述凹槽153内形成所述保护层200的方式，能够避免额外光罩的使用，从而有利于降低工艺成本；而且，使所述保护层200形成于所述凹槽153内的方式，还能为后续制程提供良好的平坦表面，从而提高工艺可操作性；此外，当后续在所述层间介质层102内形成与所述源漏掺杂层140电连接的接触孔插塞(CT)时，还能避免所述接触孔插塞与所述栅极结构150发生短路。
本实施例中，为了提高对所述栅极结构150的去除效率，并准确控制对所述栅极结构150的去除量，采用干法刻蚀工艺，刻蚀去除部分厚度的所述栅极结构150。
需要说明的是，所述凹槽153的深度H1(如图8所示)不宜过小，也不宜过大。如果所述深度H1过小，则所述保护层200的厚度相应过小，在后续形成隔离层的工艺过程中，所述保护层200对所述器件区I栅极结构150的保护作用相应变差，容易导致所述栅极结构150发生损耗的可能性变高；如果所述深度H1过大，则刻蚀后剩余栅极结构150的高度相应过小，容易对器件的性能产生不良影响。为此，本实施例中，所述凹槽153的深度H1为
Figure BDA0001706470230000081
至
Figure BDA0001706470230000082
本实施例中，在所述凹槽153内形成所述保护层200的步骤包括：在所述凹槽153内填充保护材料层250(如图9所示)，所述保护材料层250还覆盖所述层间介质层102顶部，位于所述凹槽153内的保护材料层250(如图9中的虚线框所示)作为所述保护层200。
本实施例中，采用化学气相沉积工艺，在所述凹槽153内填充所述保护材料层250。具体地，所述化学气相沉积工艺为高密度等离子体化学气相沉积(High Density PlasmaCVD，HDPCVD)工艺。高密度等离子体化学气相沉积工艺具有同步沉积和溅蚀能力，因此具有较高的沟槽填充能力，从而有利于提高所述保护材料层250在所述凹槽153内的形成质量，进而保障所述保护层200对所述器件区I栅极结构150的保护作用。
需要说明的是，为了使所述保护材料层250能充分填充所述凹槽153，在所述凹槽153内填充所述保护材料层250后，所述保护材料层250顶部至所述层间介质层102顶部的距离T(如图9所示)不宜过小；但是，如果所述保护材料层250顶部至所述层间介质层102顶部的距离T过大，不仅会在形成所述保护材料层250的过程中，造成材料的浪费，且还会增加后续制程的工艺难度、工艺时间和工艺成本。为此，本实施例中，所述保护材料层250顶部至所述层间介质层102顶部的距离T为
Figure BDA0001706470230000091
至
Figure BDA0001706470230000095
参考图10，依次去除所述隔离区II的保护层200和栅极结构150，且还去除所述隔离区II部分厚度的基底100，所述隔离区II的层间介质层102和剩余基底100围成沟槽154。
所述沟槽154为后续形成隔离层提供空间位置。
本实施例中，为了提高对所述保护层200、栅极结构150和基底100的去除效率，并准确控制所述沟槽154底部在所述基底100内的位置，采用干法刻蚀工艺，依次刻蚀所述隔离区II的保护层200、栅极结构150和部分厚度的基底100。
由于干法刻蚀工艺具有各向异性的刻蚀特性，因此通过采用干法刻蚀工艺进行刻蚀的方式，还有利于提高所述沟槽154的形貌质量。
后续形成于所述沟槽154内的隔离层用于在所述第一方向(如图4中X1X2方向所示)上将一根鳍部分成多根子鳍部(未标示)，从而对相邻晶体管进行隔离，且所述沟槽154的深度越大，所述隔离层的隔离效果越好。因此，为了保障所述隔离层的隔离效果，所述沟槽154底部至所述鳍部120顶部的距离H2不宜过小；但是，所述沟槽154底部至所述鳍部120顶部的距离H2也不宜过大，否则所述沟槽154下方的剩余基底100容易出现厚度过小的问题，从而导致工艺风险的增加。为此，本实施例中，根据所述鳍部120的实际高度设定以及工艺需求，所述沟槽154底部至所述鳍部120顶部的距离H2为至
本实施例中，通过所述干法刻蚀工艺，刻蚀去除所述隔离区II的鳍部120，即所述沟槽154底部与所述衬底110顶部齐平。在其他实施例中，所述沟槽底部也可以位于所述隔离区的部分厚度衬底内，所述沟槽底部还可以位于所述隔离区的部分厚度鳍部内。
需要说明的是，在形成所述沟槽154后，剩余保护材料层250仍覆盖所述器件区I的层间介质层102顶部。
结合参考图11至图13，在所述沟槽154(如图10所示)内形成隔离层104(如图13所示)。
本实施例中，所述隔离层104用于作为单扩散隔断结构，从而在所述第一方向(如图4中X1X2方向所示)上对相邻晶体管起到隔离作用(例如：防止相邻源漏掺杂层140发生桥接)。
因此，所述隔离层104的材料为绝缘材料。本实施例中，所述隔离层104的材料为氧化硅。氧化硅为半导体工艺常用的绝缘材料，工艺兼容性较高，且氧化硅材料的成本较低，有利于降低形成所述半导体结构的工艺成本。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离层104的步骤包括：
如图11所示，向所述沟槽154(如图10所示)内填充隔离材料层103，所述隔离材料层103还覆盖剩余保护材料层250顶部。
本实施例中，向所述沟槽154内填充隔离材料层103的工艺包括流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺。通过采用流动性化学气相沉积工艺，使得所述隔离材料层103在所述沟槽154中具有良好的填充效果，从而提高所述隔离材料层103的形成质量。
在另一些实施例中，还可以通过高纵宽比(High Aspect Ratio Process，HARP)化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述隔离材料层。高纵宽比化学气相沉积工艺能够满足较高深宽比开口的填充需求，因此通过采用高纵宽比化学气相沉积工艺，也能提高所述隔离材料层在所述沟槽中的填充效果。在其他实施例中，还可以采用高密度等离子体化学气相沉积工艺形成所述隔离材料层，以提高所述隔离材料层在所述沟槽内的填充效果。
如图12所示，对所述隔离材料层103进行平坦化处理，去除高于剩余保护材料层250顶部的隔离材料层103。
所述保护材料层250的材料为氮化硅，因此在所述平坦化处理过程中，所述保护材料层250顶部能够定义所述平坦化处理的停止位置，有利于提高平坦化处理后的剩余隔离材料层103的顶面平坦度，从而为后续制程提供良好的工艺基础，有利于提高后续所形成隔离层104(如图13所示)的表面平坦度。
如图13所示，在所述平坦化处理后，去除高于所述层间介质层102顶部的剩余材料层250(如图12所示)和剩余隔离材料层103(如图12所示)，保留所述沟槽154(如图10所示)内的剩余隔离材料层103作为所述隔离层104。
本实施例中，采用平坦化工艺，去除高于所述层间介质层102顶部的所述保护材料层250。通过采用平坦化工艺的方式，有利于提高去除所述保护材料层250的速率均一性。在其他实施例中，还可以采用刻蚀工艺，去除高于所述层间介质层顶部的所述保护材料层。
去除高于剩余保护材料层250顶部的隔离材料层103后，剩余隔离材料层103顶部高于所述层间介质层102顶部，因此在去除高于所述层间介质层102顶部的剩余保护材料层250后，还包括：采用平坦化工艺，去除高于所述层间介质层102顶部的所述剩余隔离材料层103，保留所述沟槽154内的剩余隔离材料层103作为所述隔离层104，且所述隔离层104顶部与所述层间介质层102顶部齐平。
需要说明的是，在去除高于所述层间介质层102顶部的剩余隔离材料层103时，由于所述器件区I的栅极结构150顶部形成有所述保护层200，所述保护层200对所述栅极结构150顶部起到保护作用，从而能够防止所述栅极结构150受到损耗，相应还有利于提高所述栅极结构150的高度均一性，进而改善器件性能以及性能均一性。
还需要说明的是，在其他实施例中，还可以先去除高于所述层间介质层顶部的剩余隔离材料层，形成隔离层，再去除高于所述层间介质层顶部的所述保护材料层。
图14至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在去除高于层间介质层302(如图14所示)顶部的保护材料层450(如图14所示)之后，形成所述沟槽354(如图16所示)。
结合参考图14和图15，在层间介质层302内的凹槽(图未示)中填充保护材料层450(如图14所示)后，去除高于所述层间介质层302顶部的保护材料层450，保留所述凹槽内的保护材料层450作为保护层400(如图15所示)。
通过先去除高于所述层间介质层302顶部的保护材料层450的方式，后续在所述隔离区II的层间介质层302和基底300内形成沟槽354(如图16所示)时，能够降低刻蚀工艺的工艺难度，也有利于提高所述沟槽354的形貌质量。
本实施例中，采用平坦化工艺，去除高于所述层间介质层302顶部的保护材料层450。在其他实施例中，还可以采用刻蚀工艺，去除高于所述层间介质层顶部的所述保护材料层。
参考图16，依次去除所述隔离区II的保护层400和栅极结构350，且还去除所述隔离区II部分厚度的基底300，所述隔离区II的层间介质层302和剩余基底300围成沟槽354。
对形成所述沟槽354的工艺步骤的具体描述，请参考前述实施例中的相应描述，本实施例不再赘述。
相应的，结合参考图17，形成所述隔离层304的步骤包括：向所述沟槽354(如图16所示)内填充隔离材料层(图未示)，所述隔离材料层还覆盖所述层间介质层302顶部和器件区I的保护层400顶部；对所述隔离材料层进行平坦化处理，去除高于所述保护层400和层间介质层302顶部的隔离材料层，保留所述沟槽354内的剩余隔离材料层作为所述隔离层304。
对所述隔离材料层进行平坦化处理的过程中，所述器件区I的保护层400顶部还用于定义所述平坦化处理的停止位置，从而有利于提高所述隔离层304的顶面平坦度。
需要说明的是，对本实施例所述形成方法的具体描述，请参考前述实施例中的相应描述，本实施例不再赘述。
相应的，本发明还提供一种半导体结构。图13示出了本发明半导体结构一实施例的结构示意图。
参考图13，图13是沿鳍部延伸方向(如图4中X1X2方向所示)割线的剖面示意图，所述半导体结构包括：基底100，所述基底100包括器件区I和隔离区II；栅极结构150，位于所述器件区I的基底100上；保护层200，位于所述栅极结构150的顶部；层间介质层102，位于所述栅极结构150露出的基底100上，所述层间介质层102覆盖所述栅极结构150的侧壁；隔离层104，位于所述隔离区II的层间介质层102内并延伸至部分厚度的基底100内。
本实施例中，所述半导体结构为鳍式场效应晶体管，因此所述基底100包括衬底110以及位于所述衬底110上多个分立的鳍部120。在其他实施例中，所述半导体结构还可以为平面晶体管，所述基底相应为平面衬底。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120与所述衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
需要说明的是，所述半导体结构还包括：隔离结构101，位于所述鳍部120露出的衬底110上，所述隔离结构101覆盖所述鳍部120的部分侧壁，且所述隔离结构101的顶部低于所述鳍部120的顶部。
所述隔离结构101用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，所述隔离结构101为浅沟槽隔离结构。所述鳍部120的延伸方向为第一方向(如图4中X1X2方向所示)，平行于所述衬底110表面且垂直于所述第一方向的为第二方向(如图4中Y1Y2方向所示)，所述隔离结构101在所述第二方向上对所述鳍部120之间进行隔离。
本实施例中，所述栅极结构150为金属栅结构。在其他实施例中，根据实际工艺需求，所述栅极结构还可以为多晶硅栅结构。
具体地，所述栅极结构150横跨所述鳍部120，且覆盖所述鳍部120的部分顶部和部分侧壁。
本实施例中，所述栅极结构150包括栅介质层151以及位于所述栅介质层151上的栅电极层152。
具体地，所述栅电极层152位于所述层间介质层102内，所述栅电极层152横跨所述鳍部120且覆盖所述鳍部120的部分顶部和部分侧壁，所述栅电极层152还覆盖部分隔离结构101；所述栅介质层151位于所述栅电极层152和层间介质层102之间、所述栅电极层152和鳍部120以及所述栅电极层152和隔离结构101之间。
所述栅介质层151的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层151的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
本实施例中，所述栅电极层152的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，所述栅极结构150的侧壁上形成有侧墙(未标示)。所述侧墙的材料可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
还需要说明的是，所述栅极结构150两侧的鳍部120内形成有源漏掺杂层140。本实施例中，所述源漏掺杂层140包括掺杂有离子的外延层。其中，当所述鳍式场效应晶体管为NMOS晶体管时，所述外延层的材料为Si或SiC，所述外延层内的掺杂离子为P、As或Sb；当所述鳍式场效应晶体管为PMOS晶体管时，所述外延层的材料为Si或SiGe，所述外延层内的掺杂离子为B、Ga或In。
所述层间介质层102用于实现相邻器件之间的电隔离，所述层间介质层102还用于定义所述栅极结构150的尺寸和位置。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述保护层200位于所述器件区I栅极结构150的顶部，用于对所述器件区I的栅极结构150顶部起到保护作用。
具体地，在所述半导体结构的形成过程中，通常是去除所述隔离区II的栅极结构150和部分厚度的基底100，在所述隔离区II的层间介质102和基底100内形成沟槽，随后在所述沟槽内形成所述隔离层104，且形成所述隔离层104的制程通常包括隔离材料层的沉积，所述隔离材料层顶部高于所述层间介质层102顶部，还包括去除部分厚度隔离材料层的工艺，从而使所述隔离层104能与所述层间介质层102顶部齐平；在去除高于所述层间介质层102顶部的隔离材料层的过程中，所述保护层200对器件区I栅极结构150顶部起到保护作用，防止所述器件区I栅极结构150受到损耗，相应有利于提高所述栅极结构150的高度均一性，进而改善器件性能以及性能均一性。
因此，本实施例中，所述侧墙还位于所述隔离层104和层间介质层102之间。
本实施例中，所述保护层200的材料为氮化硅。氮化硅材料的致密度较高，有利于保障所述保护层200对所述器件区I栅极结构150的保护作用；而且，氮化硅材料是半导体工艺常用的材料，因此形成所述保护层200的工艺较为简单，且还有利于提高所述保护层200的工艺兼容性，防止所述保护层200对器件性能产生不良影响。
在其他实施例中，所述保护层的材料还可以为碳化硅、氮氧化硅、碳氮化硅、氮碳化硅硼、氮碳氧化硅、碳氧化硅、富碳碳氮化硅或无定形碳。其中，富碳碳氮化硅指的是：碳的原子百分比含量较高的碳氮化硅，碳的原子百分比含量为0.5％至10％。
需要说明的是，在形成所述半导体结构的工艺过程中，所述保护层200通常通过去除部分厚度的栅极结构150，在所述层间介质层102内形成凹槽的方式形成，从而使所述保护层200形成于所述凹槽内。因此，本实施例中，所述层间介质层102还覆盖所述保护层200的侧壁。
还需要说明的是，所述保护层200的厚度(未标示)不宜过小，也不宜过大。如果所述保护层200的厚度过小，在形成所述隔离层104的工艺过程中，所述保护层200对所述器件区I栅极结构150的保护作用相应变差，容易导致所述栅极结构150发生损耗的可能性变高；如果所述保护层200的厚度过大，则所述栅极结构150的高度相应过小，容易对器件的性能产生不良影响。为此，本实施例中，所述保护层200的厚度为
Figure BDA0001706470230000161
至
Figure BDA0001706470230000162
所述隔离层104用于作为单扩散隔断结构，从而在所述第一方向(如图4中X1X2方向所示)上对相邻晶体管起到隔离作用(例如：防止相邻源漏掺杂层140发生桥接)。
因此，所述隔离层104的材料为绝缘材料。本实施例中，所述隔离层104的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述隔离层104的厚度(未标示)越大，所述隔离层104的隔离效果越好。因此，为了保障所述隔离层104的隔离效果，所述隔离层104的厚度不宜过小；但是，所述隔离层104的厚度也不宜过大，否则所述隔离层104下方的剩余基底100容易出现厚度过小的问题，从而导致工艺风险的增加。为此，本实施例中，根据所述鳍部120的实际高度设定以及工艺需求，所述隔离层104的厚度为
Figure BDA0001706470230000163
至
Figure BDA0001706470230000164
本实施例中，所述隔离层104的底部与所述衬底110顶部齐平。在其他实施例中，所述隔离层的底部也可以位于所述隔离区的部分厚度衬底内，所述隔离层的底部还可以位于所述隔离区的部分厚度鳍部内。
所述半导体结构可以采用前述第一实施例所述形成方法形成，也可以采用前述第二实施例所述形成方法形成，还可以采用其他形成方法形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括器件区和隔离区，所述器件区和隔离区的基底上形成有栅极结构，所述栅极结构的顶部形成有保护层，且所述栅极结构露出的基底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；
依次去除所述隔离区的保护层和栅极结构，且还去除所述隔离区部分厚度的基底，所述隔离区的层间介质层和剩余基底围成沟槽；
在所述沟槽内形成隔离层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构露出的基底上形成层间介质层之后，在所述栅极结构的顶部形成保护层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述栅极结构的顶部形成保护层的步骤包括：去除部分厚度的栅极结构，在所述层间介质层内形成凹槽；
在所述凹槽内形成所述保护层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述凹槽的深度为至
Figure FDA0001706470220000012
5.如权利要求3所述的半导体结构的形成方法，其特征在于，去除部分厚度的栅极结构的步骤包括：采用干法刻蚀工艺，刻蚀去除部分厚度的所述栅极结构。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述凹槽内形成所述保护层的步骤包括：在所述凹槽内填充保护材料层，所述保护材料层还覆盖所述层间介质层顶部，位于所述凹槽内的保护材料层作为所述保护层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述凹槽内填充保护材料层后，形成所述沟槽之前，还包括：去除高于所述层间介质层顶部的保护材料层。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述沟槽内形成隔离层的步骤包括：向所述沟槽内填充隔离材料层，所述隔离材料层还覆盖所述保护材料层顶部；
对所述隔离材料层进行平坦化处理，去除高于所述保护材料层顶部的隔离材料层；
在所述平坦化处理后，去除高于所述层间介质层顶部的保护材料层和剩余隔离材料层，保留所述沟槽内的剩余隔离材料层作为所述隔离层。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述沟槽内形成隔离层的步骤包括：向所述沟槽内填充隔离材料层，所述隔离材料层还覆盖所述保护层顶部和层间介质层顶部；
对所述隔离材料层进行平坦化处理，去除高于所述保护层和层间介质层顶部的隔离材料层，保留所述沟槽内的剩余隔离材料层作为所述隔离层。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述凹槽内填充保护材料层的工艺为高密度等离子体化学气相沉积工艺。
11.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述凹槽内填充保护材料层后，所述保护材料层顶部至所述层间介质层顶部的距离为至
Figure FDA0001706470220000022
12.如权利要求7或8所述的半导体结构的形成方法，其特征在于，去除高于所述层间介质层顶部的保护材料层的步骤包括：采用平坦化工艺或刻蚀工艺，去除高于所述层间介质层顶部的所述保护材料层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氮化硅、碳化硅、氮氧化硅、碳氮化硅、氮碳化硅硼、氮碳氧化硅、碳氧化硅、富碳碳氮化硅或无定形碳。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上多个分立的鳍部；
所述栅极结构为金属栅结构，所述金属栅结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括器件区和隔离区；
栅极结构，位于所述器件区的基底上；
保护层，位于所述栅极结构的顶部；
层间介质层，位于所述栅极结构露出的基底上，所述层间介质层覆盖所述栅极结构的侧壁；
隔离层，位于所述隔离区的层间介质层内并延伸至部分厚度的基底内。
16.如权利要求15所述的半导体结构，其特征在于，所述保护层的材料为氮化硅、碳化硅、氮氧化硅、碳氮化硅、氮碳化硅硼、氮碳氧化硅、碳氧化硅、富碳碳氮化硅或无定形碳。
17.如权利要求15所述的半导体结构，其特征在于，所述保护层的厚度为
Figure FDA0001706470220000031
至
Figure FDA0001706470220000032
18.如权利要求15所述的半导体结构，其特征在于，所述层间介质层还覆盖所述保护层的侧壁。
19.如权利要求15所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底上多个分立的鳍部；
所述栅极结构为金属栅结构，所述金属栅结构覆盖所述鳍部的部分顶部和部分侧壁。
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