CN104992976A - 一种vdmos器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体器件技术领域，具体为一种具有较低米勒电容的VDMOS器件及其制造方法。本发明采用的技术方案主要为在栅极下方的外延层中设置填充有氧化物的沟槽，使栅极控制在厚氧化层介质之上，减小控制栅末端位置产生的半导体表面高电场，防止器件耐压的降低。本发明的有益效果为，本发明提出的低米勒电容的功率VDMOS新结构可以采用更高的JFET浓度，因而可以有效降低器件的导通电阻。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种具有较低米勒电容的VDMOS器件及其制造方法。
背景技术
功率VDMOS比双极功率器件开关速度高，频率特性好，已广泛被应用于高频功率电子技术领域，其中作为开关电源中的开关器件是它的重要用途之一。VDMOS作为开关器件提高了开关电源的工作频率，有效减小了电源的体积和重量。但是在高频下，VDMOS开关转换过程中的功率损耗会严重影响开关电源的转换效率。因此，高频高效电源要求VDMOS有短的开关时间。
米勒电容Cgd是栅-漏电容，它直接影响到器件的输入电容和开关时间，Cgd通过米勒效应使输入电容增大，甚至起主导作用，从而使器件的上升时间和下降时间变大。器件在开关转换过程中的功率损耗主要由开关时间决定，因此减小栅漏电容Cgd尤为重要。
减小Cgd的主要措施是减小元胞P阱间的栅漏覆盖区的氧化层电容Cox和N-漏区表面的状态电容Cs。Cox与硅栅及源电极在P阱的覆盖面积和氧化层厚度有关。Cs是微分电容，既与P阱间N-表面状态有关，又与硅栅和源电极的覆盖面积有关。因此，在不影响击穿电压和导通电阻的情况下，器件结构设计中减小Cgd，应减小Cox和Cs的电极面积及增加电极间的介质层厚度。
常规VDMOS管如图1所示，由于栅极覆盖面积大，栅漏电容较大，开关损耗占据较大的比例，影响开关电源的转换效率。为了减小米勒电容，减小器件在开关过程中的功率损耗，Yuuki Shimada等人在《HIGH EFFICIENCY MOS-FET RECTIFIER DEVICE》中提出分离栅(split gate)结构，通过减小栅与漏的交叠区来减小电容Cox，进而减小了米勒电容Cgd，如图2所示；但是，由于分离栅的末端会产生高的电场，会使得器件的耐压降低。在分离栅的基础上，Shuming Xu等人在《Dummy Gated Ratio Frequency DMOSFET with High BreakdownVoltage and Low Feedback Capacitance》中提出Dummy Gate结构，在分离栅中间引入与源极短接的Dummy Gate，如图3所示，在减小米勒电容的同时，减小了分离栅末端电场，增大器件耐压；但是由于Dummy Gate与源极短接，会增加漏源电容，当Dummy Gate下的氧化层较薄时，漏源电容的增大会很明显。金勤海等人在专利《具有屏蔽栅的VDMOS器件及其制备方法》中提出一种利用屏蔽栅的VDMOS器件，如图4所示，这种结构中间屏蔽栅下的氧化层较厚，在Dummy Gate的基础上改善了漏源电容。但是这种结构在工艺上需要制作两次多晶硅栅，增加了工艺复杂度。
此外，以上传统方法中提到的几种降低米勒电容的方法，存在一个共同的问题：由于器件的JFET区域不再有栅电极覆盖，在器件正向导通时，不会像常规VDMOS一样在JFET区表面形成高载流子浓度的积累层(积累层位置如图1所示)，因此器件的导通电阻必然会增加，引起器件功耗的增加。如果通过提高JFET区的掺杂浓度来降低以上几种结构的导通电阻，又会造成其耐压的降低，因此，传统器件结构的米勒电容、导通电阻和耐压之间存在难以调和的矛盾。
发明内容
本发明所要解决的，就是针对上述传统VDMOS存在的问题，提出了一种具有较低米勒电容的VDMOS器件及其制造方法。
为实现上述目的，本发明采用如下技术方案：
一种VDMOS器件，如图5所示，包括第一导电类型半导体衬底9和设置在第一导电类型半导体衬底9上表面的第一导电类型半导体外延层8，所述第一导电类型半导体衬底9的底部与漏极金属电极10连接；所述第一导电类型半导体外延层8上层两端具有第二导电类型半导体体区6，所述第二导电类型半导体体区6中具有第一导电类型半导体源区5和第二导电类型半导体体接触区7；所述第一导电类型半导体源区5和第二导电类型半导体体接触区7均与源极金属电极1连接；所述第一导电类型半导体外延层8上表面与源极金属1之间具有栅极结构和介质层4；所述栅极结构由栅氧化层3以及位于栅氧化层3上表面的多晶硅屏蔽栅11和多晶硅控制栅2构成；所述多晶硅屏蔽栅11与源极金属1连接，所述多晶硅控制栅2位于多晶硅屏蔽栅11两侧；所述介质层4位于栅氧化层3与源极金属1之间；其特征在于，所述第二导电类型半导体体区6之间具有第一导电类型半导体体区13，所述第一导电类型半导体体区13中具有沟槽12，所述沟槽12中填充有氧化物。
具体的，所述沟槽12的深度小于第二导电类型半导体体区6的深度，所述多晶硅控制栅2完全覆盖第一导电类型半导体体区13。
一种VDMOS器件的制造方法，其特征在于，包括以下步骤：
第一步：在高掺杂的第一导电类型半导体衬底9上表面外延生长一层低掺杂的第一导电类型半导体外延层8，在第一导电类型半导体外延层8上层中部注入一层掺杂浓度高于第一导电类型半导体外延层8的第一导电类型半导体材料形成第一导电类型半导体体区13；
第二步：采用光刻工艺，在第一导电类型半导体体区13中刻蚀出沟槽12；
第三步：对沟槽12进行侧墙氧化并且淀积氧化物；
第四步：在第一导电类型半导体外延层8上表面生长栅氧化层3，并在栅氧化层3表面淀积多晶硅，采用光刻工艺刻蚀出多晶硅屏蔽栅11和多晶硅控制栅2，所述多晶硅控制栅2位于多晶硅屏蔽栅11两侧；
第五步：采用掺杂工艺，在所述第一导电类型半导体体区13两侧的第一导电类型半导体外延层8上层形成第二导电类型半导体体区6；
第六步：采用光刻和掺杂工艺，在第二导电类型半导体体区6上层形成第一导电类型半导体源区5；
第七步：采用光刻和掺杂工艺，在第二导电类型半导体体区6中形成第二导电类型半导体体接触区7；
第八步：在器件正面淀积金属铝，在第一导电类型半导体外延层8上形成源极金属1；在器件背面淀积金属铝，形成与第一导电类型半导体衬底9底部连接的漏极金属10；
第九步：在多晶硅屏蔽栅11、多晶硅控制栅2和源极金属1之间淀积介质层4，在介质层4上采用光刻工艺刻蚀出源极接触孔以及多晶硅屏蔽栅11与源极金属1之间的接触孔。
本发明的有益效果为，极大的降低了VDMOS的米勒电容，同时本发明提出的VDMOS新结构击穿电压对JFET浓度提高不敏感，当JFET剂量提高到2e12cm-2时，常规结构的击穿电压由880V降为756V，降低14％，本发明提出的结构击穿电压由876V降为822V，只降低6％。因此，本发明提出的低米勒电容的功率VDMOS新结构可以采用更高的JFET浓度，因而可以有效降低器件的导通电阻。
附图说明
图1是常规功率VDMOS的结构示意图；
图2是分离栅VDMOS的结构示意图；
图3是Dummy Gate VDMOS的结构示意图；
图4是具有屏蔽栅的VDMOS器件的结构示意图；
图5是本发明的一种VDMOS的结构示意图；
图6是分离栅VDMOS击穿时的三维电场图；
图7本发明的VDMOS制造工艺流程中形成外延层后结构示意图；
图8本发明的VDMOS制造工艺流程中形成氮化硅阻挡层后结构示意图；
图9本发明的VDMOS制造工艺流程中形成沟槽后结构示意图；
图10本发明的VDMOS制造工艺流程中沟槽填充氧化物后结构示意图；
图11本发明的VDMOS制造工艺流程中JFET区注入和栅氧形成后结构示意图；
图12本发明的VDMOS制造工艺流程中形成多晶硅栅后结构示意图；
图13本发明的VDMOS制造工艺流程中形成P-阱区后结构示意图；
图14本发明的VDMOS制造工艺流程中形成N+源区后结构示意图；
图15本发明的VDMOS制造工艺流程中形成P+区后结构示意图；
图16本发明的VDMOS制造工艺流程中形成接触孔和金属淀积后结构示意图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
本发明提出了一种VDMOS器件，如如图5所示，包括第一导电类型半导体衬底9和设置在第一导电类型半导体衬底9上表面的第一导电类型半导体外延层8，所述第一导电类型半导体衬底9的底部与漏极金属电极10连接；所述第一导电类型半导体外延层8上层两端具有第二导电类型半导体体区6，所述第二导电类型半导体体区6中具有第一导电类型半导体源区5和第二导电类型半导体体接触区7；所述第一导电类型半导体源区5和第二导电类型半导体体接触区7均与源极金属电极1连接；所述第一导电类型半导体外延层8上表面与源极金属1之间具有栅极结构和介质层4；所述栅极结构由栅氧化层3以及位于栅氧化层3上表面的多晶硅屏蔽栅11和多晶硅控制栅2构成；所述多晶硅屏蔽栅11与源极金属1连接，所述多晶硅控制栅2位于多晶硅屏蔽栅11两侧；所述介质层4位于栅氧化层3与源极金属1之间；其特征在于，所述第二导电类型半导体体区6之间具有第一导电类型半导体体区13，所述第一导电类型半导体体区13中具有沟槽12，所述沟槽12中填充有氧化物。
本发明的工作原理为：
本发明提出的低米勒电容的功率VDMOS管，由于多晶硅屏蔽栅11的引入，减小了多晶硅控制栅2的覆盖面积，进而减小了米勒电容。多晶硅屏蔽栅11与源极金属11相连，可以起到场板的作用，调节半导体表面的电场分布，能够防止多晶硅控制栅2的末端位置半导体表面高电场引起的电压降低。此外，多晶硅控制栅2部分覆盖氧化物填充的沟槽12，即控制栅2的末端搭在厚氧化层介质之上，而不是薄栅氧之上，也能减小控制栅2的末端位置产生的半导体表面高电场，进而防止了器件耐压的降低。第一导电类型半导体区13的掺杂浓度较高，能有效的减小器件的导通电阻，同时该区域的较高掺杂浓度并不会对器件的耐压造成较大的影响，其原因是：在器件反向阻断时，氧化物填充的沟槽12将辅助耗尽第一导电类型半导体区13，且氧化物填充的沟槽12能承受较高的电压。由氧化物填充的沟槽12的深度不超过由第二导电类型半导体体区7的深度，可以屏蔽沟槽12底部的电场尖峰对器件耐压的影响。因此，本发明提出的低米勒电容的功率VDMOS新结构，在保证耐压的前提下，可以同时实现低米勒电容和低导通电阻，具有更好的器件优值(FOM)。此外，本发明提出的制备方法只需制作一次多晶硅栅，工艺较简单。
为了验证本发明的有益效果，利用TSUPREM4和MEDICI软件对图1所示的常规VDMOS、图2所示的分离栅VDMOS和图5所示本发明提出的低米勒电容的功率VDMOS新结构进行了仿真比较，仿真的主要参数为：元胞大小26μm，外延层厚度80μm，外延层电阻率23Ω·cm，JFET剂量为1.2e12cm-2，环境温度为300K。上述三种结构均采用以上仿真参数，另外，对分离栅VDMOS，栅长分别为5μm、5μm。对本发明提出的低米勒电容VDMOS，氧化物填充槽长6μm，深1.2μm，中间的屏蔽栅长2μm，屏蔽栅与控制栅间距1μm。常规VDMOS、分离栅VDMOS和本发明提出的低米勒电容的功率VDMOS在漏-源电压25V时读取的米勒电容值分别为3.5pf/mm2、2.2pf/mm2、2.4pf/mm2，其中分离栅米勒电容下降37％，新结构米勒电容下降31％。三种结构击穿电压分别为880V、864V、875V。
可以看到本发明提出的VDMOS其米勒电容大大降低。分离栅结构虽然米勒电容降低但耐压下降较多。其原因是分离栅末端产生高的电场峰值，如图6所示。
一种VDMOS管的制备方法，如图7—图16所示，包括以下步骤：
步骤1：在高掺杂的第一导电类型半导体衬底9表面外延生长一层低掺杂的第一导电类型半导体材料形成第一导电类型半导体外延层8，在第一导电类型半导体外延层8中部注入一层掺杂浓度高于第一导电类型半导体外延层8的第一导电类型半导体材料形成第一导电类型半导体体区13，其中外延的厚度及电阻率由器件的击穿电压与导通电阻决定；
步骤2：第一导电类型半导体体区13表面热氧化生长一层垫氧，用于减小氮化物和硅之间的应力，再淀积一层氮化物膜作为阻挡层；
步骤3：用氮化硅膜作为掩蔽层，刻蚀出沟槽区；
步骤4：对沟槽区进行侧墙氧化并且淀积氧化物；
步骤5：氧化硅表面平坦化，再去除氮化硅与垫氧，在半导体材料13表面进行N型杂质注入，提高JFET区浓度。
步骤6：在硅表面生长一层栅氧化层3；
步骤7：在栅氧化层3表面淀积多晶硅，光刻并刻蚀多晶硅形成多晶硅栅；
步骤8：用自对准技术，在第一导电类型半导体材料13的表面进行硼掺杂，形成P-区6；
步骤9：在P-区表面，光刻出N+源区，进行砷掺杂，形成N+源区5；
步骤10：光刻出P+区，进行硼掺杂，形成P+区7；
步骤11：淀积多晶硅栅与源极金属电极之间的介质隔离层，在介质隔离层上光刻和刻蚀源极接触孔以及屏蔽栅与源金属之间的接触孔，淀积金属铝，形成源极金属区1。在背面淀积金属AL，形成漏极金属区10。
在实施过程中，可以根据具体情况，在基本结构不变的情况下，进行一定的变通设计。中间的屏蔽栅可以浮空。此外，制作器件时还可用碳化硅、砷化镓、磷化铟或锗硅等半导体材料代替体硅。
Claims (3)
1.一种VDMOS器件，包括第一导电类型半导体衬底(9)和设置在第一导电类型半导体衬底(9)上表面的第一导电类型半导体外延层(8)，所述第一导电类型半导体衬底(9)的底部与漏极金属电极(10)连接；所述第一导电类型半导体外延层(8)上层两端具有第二导电类型半导体体区(6)，所述第二导电类型半导体体区(6)中具有第一导电类型半导体源区(5)和第二导电类型半导体体接触区(7)；所述第一导电类型半导体源区(5)和第二导电类型半导体体接触区(7)均与源极金属电极(1)连接；所述第一导电类型半导体外延层(8)上表面与源极金属(1)之间具有栅极结构和介质层(4)；所述栅氧化层(3)上表面具有多晶硅屏蔽栅(11)和多晶硅控制栅(2)，所述多晶硅屏蔽栅(11)与源极金属(1)连接，所述多晶硅控制栅(2)位于多晶硅屏蔽栅(11)两侧；所述栅氧化层(3)与源极金属(1)之间具有介质层(4)；其特征在于，所述第二导电类型半导体体区(6)之间具有第一导电类型半导体体区(13)，所述第一导电类型半导体体区(13)中具有沟槽(12)，所述沟槽(12)中填充有氧化物。
2.根据权利要求1所述的一种VDMOS器件，其特征在于，所述沟槽(12)的深度小于第二导电类型半导体体区(6)的深度，所述多晶硅控制栅(2)完全覆盖第一导电类型半导体体区(13)。
3.一种VDMOS器件的制造方法，其特征在于，包括以下步骤：
第一步：在高掺杂的第一导电类型半导体衬底(9)上表面外延生长一层低掺杂的第一导电类型半导体外延层(8)，在第一导电类型半导体外延层(8)上层中部注入一层掺杂浓度较高的第一导电类型半导体材料形成第一导电类型半导体体区(13)；
第二步：采用光刻工艺，在第一导电类型半导体体区(13)中刻蚀出沟槽(12)；
第三步：对沟槽(12)进行侧墙氧化并且淀积氧化物；
第四步：在第一导电类型半导体外延层(8)山表面生长栅氧化层(3)，并在栅氧化层(3)表面淀积多晶硅，采用光刻工艺刻蚀出多晶硅屏蔽栅(11)和多晶硅控制栅(2)，所述多晶硅控制栅(2)位于多晶硅屏蔽栅(11)两侧；
第五步：采用掺杂工艺，在所述第一导电类型半导体体区(13)两侧的第一导电类型半导体外延层(8)上层形成第二导电类型半导体体区(6)；
第六步：采用光刻和掺杂工艺，在第二导电类型半导体体区(6)上层形成第一导电类型半导体源区(5)；
第七步：采用光刻和掺杂工艺，在第二导电类型半导体体区(6)中形成第二导电类型半导体体接触区(7)；
第八步：在器件正面淀积金属铝，在第一导电类型半导体外延层(8)上形成源极金属(1)；在器件背面淀积金属铝，形成与第一导电类型半导体衬底(9)底部连接的漏极金属(10)；
第九步：在多晶硅屏蔽栅(11)、多晶硅控制栅(2)和源极金属(1)之间淀积介质层(4)，在介质层(4)上采用光刻工艺刻蚀出源极接触孔以及多晶硅屏蔽栅(11)与源极金属(1)之间的接触孔。
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