CN107564814A

CN107564814A - 一种制作功率半导体的方法

Info

Publication number: CN107564814A
Application number: CN201610503033.7A
Authority: CN
Inventors: 刘国友; 覃荣震; 朱利恒; 罗海辉; 黄建伟; 戴小平
Original assignee: Zhuzhou CRRC Times Electric Co Ltd
Current assignee: Zhuzhou CRRC Times Semiconductor Co Ltd
Priority date: 2016-06-30
Filing date: 2016-06-30
Publication date: 2018-01-09
Anticipated expiration: 2036-06-30
Also published as: CN107564814B

Abstract

一种制作功率半导体的方法，包括：步骤一、在衬底上形成第一预设厚度的半导体层；步骤二、对第一预设厚度的半导体层进行刻蚀，得到第一目标台面；步骤三、在第一目标台面上形成第二多晶硅层；步骤四、在第二多晶硅层上继续形成半导体层，并对最终形成的半导体层进行刻蚀，得到第二目标台面，从而形成栅氧化层；步骤五、在第二目标台面上形成第一多晶硅层。利用该方法制作得到的功率半导体器件的栅氧化层内部形成有浮空多晶硅层，因此在栅氧化层内部形成了场板结构，提高了器件的耐压性能，使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。

Description

一种制作功率半导体的方法

技术领域

本发明涉及电力电子技术领域，具体地说，涉及一种功率半导体。

背景技术

功率半导体是电力电子技术及其应用装置的基础，是推动电力电子变换器发展的主要源泉。功率半导体处于现代电力电子变换器的心脏地位，它对装置的可靠性、成本和性能起着十分重要的作用。其中，普通晶闸管、门极关断晶闸管和绝缘栅双极型晶体管(IGBT)先后称为功率半导体器件的发展平台。

目前的平面栅IGBT，通常采用增强型载流子层来实现更强的电导调制，从而降低器件的通态压降。增强型载流子层的掺杂浓度越高，电导调制效果越强，通态压降越低。然而，增强型载流子层掺杂浓度的增加，会牺牲器件的耐压性能。为了兼顾器件的耐压性能，就需要仔细优化增强型载流子层的掺杂浓度，使之不能过高。于此同时，还需要优化元胞间的距离，使之不能过大。这显然不利于功率半导体的生产，大大限制了功率半导体的生产效率。

发明内容

为解决上述问题，本发明提供了一种制作功率半导体的方法，所述方法包括：

步骤一、在衬底上形成第一预设厚度的半导体层；

步骤二、对所述第一预设厚度的半导体层进行刻蚀，得到第一目标台面；

步骤三、在所述第一目标台面上形成第二多晶硅层；

步骤四、在所述第二多晶硅层上继续形成半导体层，并对最终形成的半导体层进行刻蚀，得到第二目标台面，从而形成栅氧化层；

步骤五、在所述第二目标台面上形成第一多晶硅层。

根据本发明的一个实施例，所述栅氧化层具有多种厚度，并且随着与半导体源极区之间距离的增大，所述栅氧化层的厚度呈现逐渐增大的趋势。

根据本发明的一个实施例，刻蚀后的栅氧化层最厚位置处的厚度是其最薄位置处的厚度的8倍以上。

根据本发明的一个实施例，所述第一目标台面的厚度沿第一端到第二端线性增大。

根据本发明的一个实施例，所述第二目标台面包括依次连接的多个层段，

所述多个层段中各个奇数层段为平层段，各个偶数层段为斜层段；或，

所述多个层段中各个奇数层段为斜层段，各个偶数层段为平层段；

其中，所述平层段为各个位置处的厚度保持不变的层段，所述斜层段为厚度线性增大的层段。

根据本发明的一个实施例，所述第二目标台面包括依次连接的多个层段，所述多个层段形成阶梯状结构，其中，距离所述第一端越远的层段的厚度越大。

根据本发明的一个实施例，所述多个层段中距离所述第一端最远的层段的长度小于功率半导体的半元胞宽度的一半。

根据本发明的一个实施例，所述第一多晶硅层和/或第二多晶硅层各位置处的厚度相等。

根据本发明的一个实施例，在形成所述第一目标台面前，所述方法还在所述衬底上形成第一窗口，并利用所述第一窗口在所述衬底中形成具有第一导电类型的增强型载流子层，在所述增强型载流子层中形成P-基区。

根据本发明的一个实施例，在形成所述第一多晶硅层后，所述方法还在所述多晶硅层和栅氧化层中形成第二窗口，并利用所述第二窗口在所述衬底中形成具有第一导电类型的增强型载流子层，在所述增强型载流子层中形成P-基区。

根据本发明的一个实施例，在形成所述P-基区后，所述方法还所述P-基区中形成具有第一导电类型的源极区和具有第二导电类型的欧姆接触区，其中，所述欧姆接触区位于所述P-基区的中间位置。

根据本发明的一个实施例，所述欧姆接触区的厚度大于所述源极区的厚度。

根据本发明的一个实施例，所述方法还包括：

在所述衬底的另一表面形成缓冲层；

在所述缓冲层上形成集电极区。

根据本发明的一个实施例，所述方法还包括：

在所述集电极区上形成短路点。

本发明所提供的功率半导体器件的栅氧化层内部形成有浮空多晶硅层，因此在栅氧化层内部形成了场板结构，提高了器件的耐压性能，从而使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。

同时，本发明所提供的功率半导体中栅氧化层呈线性变化，因此其能够有效避免现有功率半导体所存在的器件表面高凸及不连续的缺陷。相较于现有的功率半导体，本发明所通过的功率半导体更加平整，其工艺(记号对准、光刻及刻蚀等)难度得到有效降低，这样也就有助于提高功率半导体器件的性能以及芯片封装功能的可靠性。

本发明所提供的功率半导体的栅氧化层可以采用标准的光刻与刻蚀工艺来进行制作，无需针对阶梯栅结构额外开发特定的光刻与刻蚀工艺，因此能够节约工艺开发成本。同时，栅氧化层是采用多次分步光刻与刻蚀形成的比较平缓的结构，因此可以避免进行单次深刻蚀，这也就降低了工艺难度。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图示出了本发明的各方面的各种实施例，并且它们与说明书一起用于解释本发明的原理。本技术领域内的技术人员明白，附图所示的特定实施例仅是实例性的，并且它们无意限制本发明的范围。应该认识到，在某些示例中，被示出的一个元件也可以被设计为多个元件，或者多个元件也可以被设计为一个元件。在某些示例中，被示出为另一元件的内部部件的元件也可以被实现为该另一元件的外部部件，反之亦然。为了更加清楚、详细地本发明的示例性实施例以使本领域技术人员能够对本发明的各方面及其特征的优点理解得更加透彻，现对附图进行介绍，在附图中：

图1是现有的功率半导体的结构示意图；

图2是根据本发明一个实施例的功率半导体半元胞的结构示意图；

图3是根据本发明一个实施例的功率半导体半元胞的结构示意图；

图4是根据本发明一个实施例的功率半导体半元胞的结构示意图；

图5是根据本发明一个实施例的功率半导体半元胞的结构示意图；

图6是根据本发明一个实施例的功率半导体半元胞的结构示意图；

图7是根据本发明一个实施例的功率半导体半元胞的结构示意图；

图8、图9和图10是根据本发明一个实施例的制作如图5所示的功率半导体的流程图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

同时，在以下说明中，出于解释的目的而阐述了许多具体细节，以提供对本发明实施例的彻底理解。然而，对本领域的技术人员来说显而易见的是，本发明可以不用这里的具体细节或者所描述的特定方式来实施。

另外，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图1示出了现有平面栅控型功率半导体器件的结构示意图。如图1所示，现有的功率半导体器件包括：衬底101、增强型载流子层102、P-基区103、N+源极区104、欧姆接触区105、栅氧化层106以及多晶硅层107。其中，衬底101为第一导电类型，其为N-区。增强型载流子层102形成在衬底101内，其为第一导电类型，并且为N区；P-基区103形成在增强型载流子层102中，其为第二导电类型；N+源极区104形成在P-基区103中，其为第一导电类型；P+欧姆欧姆接触区105形成在P-基区中，其为第二导电类型；多晶硅层107形成在栅氧化层106上。

对于如图1所示的平面栅型功率半导体器件而言，如果任意两个相邻的元胞之间的距离L过小，那么则会导致JFET区的电阻增加，从而影响器件的通态压降。而如果两个相邻的元胞之间的距离L过大，则会影响器件的耐压性能。

此外，为了降低器件的通态压降，现有的最有效的方法是如图1所示在P-基区103外设置一增强型载流子层102。然而，增强型载流子层102的掺杂浓度必须合理设计，否则将严重影响器件的耐压特性。

为了解决上述两个问题，现有生产厂商不得不仔细调节元胞的间距以及增强型载流子层的掺杂浓度，以使得元胞的间距不会过大同时增强型载流子层的掺杂浓度不会过高(例如将增强型载流子层的掺杂浓度设置为1e15/cm3量级)。然而，这种方法对优化半导体器件的通态压降与耐压性能的折中关系比较有限。

此外，采用场板结构可以提高非平行平面结的耐压特性，因此这种方法也可以用于元胞结构中。在具有较高掺杂浓度的增强型载流子层且相邻两个间隔相对较大的元胞之间采用场板结构，可以改善因为增强型载流子层掺杂浓度变高及元胞间距变大而带来的耐压特性下降的不利影响。但是，在常规的栅氧化层上面设置场板结构，由于栅氧化层的厚度限制而变得不可行。

同时，对于现有的平面栅控型功率半导体器件而言，其栅氧化层采用了一个梯形的设计方案，通过在靠近沟道的位置处设置一层薄栅氧化层、在远离沟道的位置处设置一层厚栅氧化层，以实现降低栅电容、优化功率半导体器件开关特性的效果，同时还能够调节阈值电压特性。然而，如何设计薄、厚栅氧化层的比例(包长度、厚度的比例)，会直接影响栅电容的大小，进而影响开关特性与阈值电压特性的最优折中。并且，最为重要的是，现有的栅氧化层的设计方案，对器件表面的形貌影响很大，很容易造成器件表面的高凸以及不连续，从而影响器件表面的平整性。这不仅使得器件的工艺实现难度增大，还会影响器件性能以及芯片封装的可靠性。

针对现有技术中存在的上述问题，本发明提供了一种新的功率半导体器件，该功率半导体器件的栅氧化层中形成有浮空多晶硅层，从而在栅氧化层内部形成了场板结构，提高了器件的耐压性能，从而使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。

为了更加清楚的阐述本发明所提供的功率半导体的结构以及优点，以下分别结合不同的实施例来对本发明所提供的功率半导体进行进一步的说明，同时，由于本发明所提供的功率半导体的结构是对称的，因此为了方便描述，以下实施例中均以半元胞结构进行说明。

实施例一：

图2示出了本实施例所提供的功率半导体的半元胞的结构示意图。

如图2所示，本实施例所提供的功率半导体优选地包括：衬底201、第一导电区域、栅氧化层202、第一多晶硅层203a和第二多晶硅层203b。其中，本实施例中，第一导电区域形成在衬底201中，其包括：具有第一导电类型的增强型载流子层204、具有第二导电类型的P-基层205、具有第一导电类型的源极区206以及具有第二导电类型的欧姆接触区207。本实施例中，衬底201的导电类型为第一导电类型。

本实施例中，增强型载流子层204形成在衬底201中。在制作增强型载流子层204的过程中，首先在衬底201上沉积一层氧化层，该氧化层的厚度优选地不超过0.5μm，随后对所形成的氧化层进行刻蚀，从而制作出增强型载流子层204的注入/掺杂窗口。在得到增强型载流子层204的注入/掺杂窗口后，利用该注入/掺杂窗口向衬底201中进行增强型载流子层的注入/掺杂，随后进行高温推进/扩散，从而形成一个掺杂浓度比衬底201高的增强型载流子层204。本实施例中，增强型载流子层204的掺杂浓度优选地大于1e15/cm³。

在得到增强型载流子层204后，需要在增强型载流子层204中进一步形成P-基层205。本实施例中，由于利用增强型载流子层204的注入/掺杂窗口形成增强型载流子层204的过程中，高温推进工艺使得氧化层的厚度增加了，因此此时需要首先对厚度增加的氧化层进行刻蚀，以形成P-基区的注入/掺杂窗口。

在形成P-基区的注入/掺杂窗口后，即可利用该窗口对增强型载流子层204进行P-基区的注入/掺杂，随后进行高温推进/扩散处理，从而在增强型载流子层204中形成P-基区205。本实施例中，P-基区205的掺杂浓度优选地为e17/cm³量级。

需要指出的是，在本发明的其他实施例中，根据实际需要，增强型载流子层204和/或P-基区205的掺杂浓度还可以为其他合理值，本发明不限于此。

类似地，可以采用同样的方法在P-基区205中分别形成源极区206以及欧姆接触区207，其具体形成过程在此不再赘述。本实施例中，欧姆接触区207的厚度优选地大于源极区206的厚度。

如图2所示，本实施例中，栅氧化层202形成在衬底201上，并且栅氧化层202靠近源极区206的一端与源极区206接触。第一多晶硅层203a形成在栅氧化层202表面。第二多晶硅层203b形成在栅氧化层202的内部，第二多晶硅层203b的一端位于第一导电区域上方(优选地位于增强型载流子层204上方)，另一端与功率半导体的元胞右边缘对齐。本实施例中，第一多晶硅层203a和/或第二多晶硅层203b各位置处的厚度优选地保持不变。

为了避免现有的功率半导体因栅氧化层的薄、厚部分的厚度差别过大而造成工艺难度大、工艺均匀性控制差的问题，以及由此引起的功率半导体器件表面高凸以及不连续问题，本实施例所提供的功率半导体的栅氧化层采用了新型的台面栅结构。具体地，如图2所示，栅氧化层202具有多种厚度，并且随着与第一导电区域中线之间的距离的增大，栅氧化层的厚度线性增大。

在如图2所示的功率半导体半元胞结构中，栅氧化层202的起点(即图中的左端点)位于源极区206上方，终点(即图中的右端点)与元胞边缘对齐。本实施例中，栅氧化层202的厚度是由起点到终点线性增加的，栅氧化层在起点位置处的厚度D₁优选地为常规厚度(例如0.1μm)，栅氧化层在终点位置处的厚度D₂优选地为起点处厚度的10倍以上(例如1μm)。

需要指出的是，在本发明的其他实施例中，根据实际需要，栅氧化层202在起点位置处的厚度还可以为其他合理厚度，同时在终点位置处的厚度也可以为其他大于起点位置处的厚度的值(例如栅氧化层在终点位置处的厚度为起点位置处厚度的8倍以上等)，本发明不限于此。

本实施例中，当完成源极区206和欧姆接触区207的制作后，便可以进行栅氧化层202、第一多晶硅层203a以及第二多晶硅层203b的制作。具体地，本实施例中，首先在衬底201以及第一导电区域上形成一厚度为D₃的SiO₂层，随后采用多次光刻及刻蚀的方法，从而一厚度呈线性变化的第一目标台面。本实施例中，厚度D₃的取值优选地配置为厚度D₂的取值的90％。

在得到该厚度线性变化的第一目标台面后，在该目标台面上形成一特定厚度的多晶硅层(即第二多晶硅层203b)。随后在该多晶硅层上在继续制作SiO₂层，使得该SiO₂层的厚度为D₂。通过对该SiO₂层进行多次光刻及刻蚀，从而形成厚度呈线性变化的第二目标台面。最后在第二目标台面上形成一特定厚度的多晶硅层(即第一多晶硅层203a)，并进行N型多晶硅掺杂。本实施例中，多晶硅层的厚度优选地小于0.5μm，其掺杂浓度优选地在1e19/cm³以上。当然，在本发明的其他实施例中，根据实际需要，多晶硅层的厚度以及掺杂浓度还可以为其他合理值，本发明不限于此。

完成上述过程后，本实施例中，还对覆盖在欧姆接触区207以及源极区206上的部分SiO₂层以及多晶硅层进行光刻或刻蚀，从而最终形成如图2所示的功率半导体结构。

需要指出的是，本实施例中，第二多晶硅层203b的形状优选地与栅氧化层202的表面形状类似。当然，在发明的其他实施例中，第二多晶硅层203b的形状还可以为其他合理形状，本发明不限于此。

同时，还需要指出的是，在本发明的其他实施例中，栅氧化层的材料还可以选用其他合理材料，本发明不限于此。此外，在本发明的其他实施例中，源极区206以及欧姆接触区207还可以在栅氧化层202以及多晶硅层203制作完成后进行制作，由于其具体制作过程本领域技术人员通过上述描述已经可以得知，故在此不再赘述。

本实施例中，功率半导体还包括具有第一导电类型的缓冲层208和具有第二导电类型的集电极区209。其中，缓冲层形208成在衬底201的另一表面，其优选地包括第一缓冲层208a和第二缓冲层208b。需要指出的是在本发明的其他实施例中，缓冲层208既可以仅包含一层结构，也可以包含三层以上结构，本发明不限于此。

集电极区209形成在缓冲层208上，如图2所示，本实施例中，集电极区209中形成有若干具有第一导电类型的短路点210。

本实施例中，在制作缓冲层208、集电极区209以及短路点210的过程中，首先利用高温(例如大于1000℃)扩散或离子注入+低温(例如低于500℃)退火的方式来在衬底201表面形成一个或多个N缓冲层结构，从而得到缓冲层208。随后利用高温扩散或离子注入+激光退火的方式来在缓冲层208表面形成P+集电极区209。最后，同样利用高温扩散或离子注入+激光退火的方式来在P+集电极区209中形成若干N+短路点210。

需要指出的是，在本发明的不同实施例中，对于厚度较厚的功率半导体，其正面工艺与背面工艺(即制作缓冲层、集电极区和短路点的工艺过程)的顺序可以进行调整，即既可以先进行背面工艺再进行正面工艺，也可以先进行正面工艺再进行背面工艺。而对于需要进行减薄的功率半导体，需要先进行正面工艺再进行背面工艺，并且在背面工艺中不能有高温过程。

从上述描述中可以看出，本实施例所提供的功率半导体器件中栅氧化层呈线性变化，因此其能够有效避免现有功率半导体所存在的器件表面高凸及不连续的缺陷。相较于现有的功率半导体，本实施例所通过的功率半导体更加平整，其工艺(记号对准、光刻及刻蚀等)难度得到有效降低，这样也就有助于提高功率半导体器件的性能以及芯片封装功能的可靠性。

同时，本实施例所提供的功率半导体器件的栅氧化层内部形成有浮空多晶硅层，因此在栅氧化层内部形成了场板结构，提高了器件的耐压性能，从而使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。

本实施例所提供的功率半导体的栅氧化层可以采用标准的光刻与刻蚀工艺来进行制作，无需针对阶梯栅结构额外开发特定的光刻与刻蚀工艺，因此能够节约工艺开发成本。同时，栅氧化层是采用多次分步光刻与刻蚀形成的比较平缓的结构，因此可以避免进行单次深刻蚀，这也就降低了工艺难度。

实施例二：

图3示出了本实施例所提供的功率半导体半元胞的结构示意图。

对比图2和图3可以看出，本实施例所提供的功率半导体与实施例一所提供的功率半导体仅在栅氧化层以及多晶硅层(包括第一多晶硅层和第二多晶硅层)的结构存在不同，因此，为了描述的方便，同时突出上述不同点，以下仅对本实施例中功率半导体的栅氧化层和多晶硅层进行进一步地说明。

如图3所示，本实施例中，栅氧化层包括两个层段，即第1层段和第2层段。其中，第1层段和第2层段在衬底上的投影长度分别为L₁和L₂。对于第1层段来说，随着与欧姆接触区中线距离的增大，其厚度保持不变，即厚度一直为D₁；而对于第2层段来说，随着与欧姆接触区中线距离的增大，其厚度由D₁线性增大至D₂。

与之对应地，本实施例中，第一多晶硅层203a和第二多晶硅层203b也同样包含两个层段，其形状与栅氧化层的表面形状类似，故在此不再赘述。本实施例中，第二多晶硅层203b形成在栅氧化层202的内部，第二多晶硅层203b的一端位于第一导电区域上方(优选地位于增强型载流子层204上方)，另一端与功率半导体的元胞右边缘对齐。

当然，在本发明的其他实施例中，随着与欧姆接触区中线距离的增大，功率半导体中栅氧化层的厚度也可以先线性增大再保持不变，即形成如图4所示的结构。

需要指出的是，对于图4所示的功率半导体，为了避免大厚度的栅极氧化层所占比例过大，其第2层段的长度L₂优选地小于功率半导体半元胞长度的一半，以将功率半导体的阈值电压控制在合理范围内。

实施例三：

图5示出了本实施例所提供的功率半导体半元胞的结构示意图。

对比图2和图5可以看出，本实施例所提供的功率半导体与实施例一所提供的功率半导体仅在栅氧化层以及多晶硅层存在不同，因此，为了描述的方便，同时突出上述不同点，以下仅对本实施例中功率半导体的栅氧化层和多晶硅层进行进一步地说明。

如图5所示，本实施例中，栅氧化层包括三个层段，即第1层段、第2层段和第3层段。其中，这三个层段在衬底上的投影长度分别为L₁、L₂和L₃。对于第1层段来说，随着与欧姆接触区中线距离的增大，其厚度保持不变，即厚度保持在D₁；对于第2层段来说，随着与欧姆接触区中线距离的增大，其厚度由D₁线性增大至D₂；对于第3层段来说，随着与欧姆接触区中线距离的增大，其厚度保持不变，即厚度保持在D₂。

需要指出的是，在本发明的其他实施例中，栅氧化层所包含的层段数n还可以为其他合理值，本发明不限于此。例如，当栅氧化层包含7个层段时，功率半导体的结构将如图6所示。

同时，需要说明的的是，为了避免大厚度的栅极氧化层所占比例过大，其最后一层段(即第n层段)的长度L_n优选地小于功率半导体半元胞长度L的一半，以将功率半导体的阈值电压控制在合理范围内。即存在：

L₁+L₂+...+L_n-1＜L/2

需要指出的是，当栅氧化层所包含多个层段时，其既可以是这多个层段中的奇数层段为平层段(即随着与欧姆接触区中线距离的增大，厚度保持不变的层段)，偶数层段为斜层段(即随着与欧姆接触区中线距离的增大，厚度线性增大的层段)，也可以是这多个层段中的奇数层段为斜层段而偶数层段为基层段，本发明不限于此。

此外，对于多个层段中的各个层段来说，其在衬底上的投影长度优选地相等，即存在L₁＝L₂＝...＝L_n，而各个斜层段的斜率也优选地相等。

与之对应地，本实施例中，第一多晶硅层203a和第二多晶硅层203b也同样包含两个或多个层段，其形状与栅氧化层的表面形状类似。其中，第二多晶硅层203b的一端位于第一导电区域上方(优选地位于增强型载流子层204上方)，另一端与功率半导体的元胞右边缘对齐。

实施例四：

图7示出了本实施例所提供的功率半导体半元胞的结构示意图。

对比图2和图7可以看出，本实施例所提供的功率半导体与实施例一所提供的功率半导体仅在栅氧化层以及多晶硅层存在不同，因此，为了描述的方便，同时突出上述不同点，以下仅对本实施例中功率半导体的栅氧化层和多晶硅层进行进一步地说明。

如图7所示，本实施例中，栅氧化层包括四个层段，即第1层段、第2层段、第3层段和第4层段。其中，这四个层段均为平层段，其各自在衬底上的投影长度分别为L₁、L₂、L₃和L₄，这样便形成了阶梯状的栅氧化层结构。

本实施例中，栅氧化层所包含的多个层段的长度优选地彼此相等，即存在L₁＝L₂＝L₃＝L₄。

需要指出的是，在本发明的其他实施例中，栅氧化层所包含的层段的数量还可以为其他合理数量，同时，不同层段的长度也可以不相等，本发明不限于此。同时，为了避免大厚度的栅极氧化层所占比例过大，其最后一层段的长度优选地小于功率半导体半元胞长度L的一半，以将功率半导体的阈值电压控制在合理范围内。

与之对应地，本实施例中，第一多晶硅层203a和第二多晶硅层203b也同样包含多个层段，其形状与栅氧化层的表面形状类似，故在此不再赘述。本实施例中，第二多晶硅层203b形成在栅氧化层202的内部，第二多晶硅层203b的一端位于第一导电区域上方(优选地位于增强型载流子层204上方)，另一端与功率半导体的元胞右边缘对齐。

为了更加方便地理解本实施例所提供的功率半导体的特性，以下对本实施例所提供的功率半导体的制作过程进行进一步地说明。

图8、图9和图10示出了本实施例中制造如图5所示的功率半导体的流程图。

如图8所示，本实施例中，首先在衬底201上沉积一层氧化层，该氧化层的厚度优选地不超过0.5μm，随后对所形成的氧化层进行刻蚀，从而制作出增强型载流子层204的注入/掺杂窗口。在得到增强型载流子层204的注入/掺杂窗口后，利用该注入/掺杂窗口向衬底201中进行增强型载流子层的注入/掺杂，随后进行高温推进/扩散，从而形成一个掺杂浓度比衬底201高的增强型载流子层204。本实施例中，增强型载流子层204的掺杂浓度优选地大于1e15/cm³。

在得到增强型载流子层204后，需要在增强型载流子层204中进一步形成P-基层205。如图8所示，本实施例中，由于利用增强型载流子层204的注入/掺杂窗口形成增强型载流子层204的过程中，高温推进工艺使得氧化层211的厚度增加了，这样为形成增强型载流子层204而制作的注入/掺杂窗口将被氧化层所覆盖，因此此时需要首先对厚度增加的氧化层进行刻蚀，以形成P-基区的注入/掺杂窗口。

在形成P-基区205后，在衬底201上形成一厚度为D₃的SiO₂层211，并通过多次光刻及刻蚀的方法，制作出如图8所示的SiO₂台面(即第一目标台面)。

如图9所示，在得到该SiO₂台面后，在该SiO₂台面上形成一特定厚度的多晶硅层(即第二多晶硅层203b)，并进行N型多晶硅掺杂。本实施例中，多晶硅层的厚度优选地小于0.5μm，其掺杂浓度优选地在1e19/cm³以上。当然，在本发明的其他实施例中，根据实际需要，多晶硅层的厚度以及掺杂浓度还可以为其他合理值，本发明不限于此。

完成上述过程后，本实施例中，还对覆盖在增强型载流子层204以及P-基区205上的部分SiO₂层以及多晶硅层进行光刻或刻蚀，随后继续覆盖一层SiO₂层，其中，该SiO₂层的厚度为D₂。通过对该SiO₂层进行多次刻蚀，形成如图9所示的台面结构(即第二目标台面)。

如图10所示，在得到第二目标台面后，该方法在第二目标台面上形成一特定厚度的多晶硅层，并进行N型多晶硅掺杂，从而得到第一多晶硅层203a。随后，先后在P-基区205中形成源极区206以及欧姆接触区207，由于源极区206以及欧姆接触区207的具体形成过程与P-基区的形成过程类似，故在此不再赘述。本实施例中，欧姆接触区207的厚度优选地大于源极区206的厚度。

至此便完成了功率半导体的正面工艺。在完成正面工艺后，本实施例所提供的方法将进行功率半导体的背面工艺的制作。具体地，如图10所示，首先利用高温(例如大于1000℃)扩散或离子注入+低温(例如低于500℃)退火的方式来在衬底201的另一表面形成一个或多个N缓冲层结构，从而得到缓冲层208。本实施例中，缓冲层208包括第一缓冲层208a和第二缓冲层208b。随后利用高温扩散或离子注入+激光退火的方式来在缓冲层208表面形成P+集电极区209。最后，同样利用高温扩散或离子注入+激光退火的方式来在P+集电极区209中形成若干N+短路点210。

此外，还需要指出的是，在本发明的其他实施例中，根据实际需要，源极区206以及欧姆接触区207的制作过程还可以提前至制作栅氧化层之前，本发明不限于此。

应该理解的是，本发明所公开的实施例不限于这里所公开的特定结构、处理步骤或材料，而应当延伸到相关领域的普通技术人员所理解的这些特征的等同替代。还应当理解的是，在此使用的术语仅用于描述特定实施例的目的，而并不意味着限制。

说明书中提到的“一个实施例”或“实施例”意指结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，说明书通篇各个地方出现的短语“一个实施例”或“实施例”并不一定均指同一个实施例。

虽然上述示例用于说明本发明在一个或多个应用中的原理，但对于本领域的技术人员来说，在不背离本发明的原理和思想的情况下，明显可以在形式上、用法及实施的细节上作各种修改而不用付出创造性劳动。因此，本发明由所附的权利要求书来限定。

Claims

1.一种制作功率半导体的方法，其特征在于，所述方法包括：

步骤一、在衬底上形成第一预设厚度的半导体层；

步骤三、在所述第一目标台面上形成第二多晶硅层；

步骤五、在所述第二目标台面上形成第一多晶硅层。

2.如权利要求1所述的方法，其特征在于，所述栅氧化层具有多种厚度，并且随着与半导体源极区之间距离的增大，所述栅氧化层的厚度呈现逐渐增大的趋势。

3.如权利要求1或2所述的方法，其特征在于，刻蚀后的栅氧化层最厚位置处的厚度是其最薄位置处的厚度的8倍以上。

4.如权利要求1～3中任一项所述的方法，其特征在于，所述第一目标台面和/或第二台面的厚度沿第一端到第二端线性增大。

5.如权利要求1～3中任一项所述的方法，其特征在于，所述第二目标台面包括依次连接的多个层段，

6.如权利要求1～3中任一项所述的方法，其特征在于，所述第二目标台面包括依次连接的多个层段，所述多个层段形成阶梯状结构，其中，距离所述第一端越远的层段的厚度越大。

7.如权利要求5或6所述的方法，其特征在于，所述多个层段中距离所述第一端最远的层段的长度小于功率半导体的半元胞宽度的一半。

8.如权利要求1～7中任一项所述的方法，其特征在于，所述第一多晶硅层和/或第二多晶硅层各位置处的厚度相等。

9.如权利要求1～8中任一项所述的方法，其特征在于，在形成所述第一目标台面前，所述方法还在所述衬底上形成第一窗口，并利用所述第一窗口在所述衬底中形成具有第一导电类型的增强型载流子层，在所述增强型载流子层中形成P-基区。

10.如权利要求1～8中任一项所述的方法，其特征在于，在形成所述第一多晶硅层后，所述方法还在所述多晶硅层和栅氧化层中形成第二窗口，并利用所述第二窗口在所述衬底中形成具有第一导电类型的增强型载流子层，在所述增强型载流子层中形成P-基区。

11.如权利要求9或10所述的方法，其特征在于，在形成所述P-基区后，所述方法还所述P-基区中形成具有第一导电类型的源极区和具有第二导电类型的欧姆接触区，其中，所述欧姆接触区位于所述P-基区的中间位置。

12.如权利要求10所述的方法，其特征在于，所述欧姆接触区的厚度大于所述源极区的厚度。

13.如权利要求1～11中任一项所述的方法，所述方法还包括：

在所述衬底的另一表面形成缓冲层；

在所述缓冲层上形成集电极区。

14.如权利要求13所述的方法，所述方法还包括：

在所述集电极区上形成短路点。