CN104425569B - 半导体器件、结型场效应晶体管和垂直场效应晶体管 - Google Patents

半导体器件、结型场效应晶体管和垂直场效应晶体管 Download PDF

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Abstract

本发明涉及半导体器件、结型场效应晶体管和垂直场效应晶体管。根据实施例的半导体器件至少部分地被布置在衬底中或衬底上并且包含形成台面的凹槽，其中该台面沿着到衬底中的方向延伸到凹槽的底平面并且包含第一导电类型的半导体材料，台面的半导体材料至少局部地包含第一掺杂浓度，该第一掺杂浓度不会比底平面更远地延伸到衬底中。该半导体器件进一步包含沿着台面的侧墙至少部分地被布置的导电结构，该导电结构与台面的半导体材料形成肖特基或类肖特基的电接触，其中衬底包括第一导电类型的半导体材料，该第一导电类型的半导体材料至少局部地包括沿着到衬底中的台面的投影的不同于第一掺杂浓度的第二掺杂浓度。

Description

半导体器件、结型场效应晶体管和垂直场效应晶体管
技术领域
实施例涉及半导体器件、结型场效应晶体管（JFET）和垂直场效应晶体管（垂直FET）。
背景技术
在许多半导体器件中，为了不同的目的而使用类二极管结构，例如，保护半导体器件的有源区。在它们的电流电压特性方面，类二极管结构典型地包括正向偏置的阈值电压和在反向偏置状态下的特性反向电压，在该特性反向电压上面漏电流开始显著地提高。
典型地存在如下趋势：降低在正向偏置状态下的阈值电压，同时要增加在反向偏置状态下的特性反向电压。当然，包含制造工艺的工艺控制、在半导体器件的衬底上的可用空间和其他技术约束的进一步的边界条件可以对半导体器件的布局和它的制作工艺提出进一步的边界条件。
发明内容
因此，存在改进半导体器件的性能与制作相关的边界条件之间的平衡的要求。
根据实施例的半导体器件至少部分地被布置在衬底中或衬底上。该半导体器件包括形成台面的凹槽，以致台面沿着到衬底中的方向延伸到凹槽的底平面。该台面包括第一导电类型的半导体材料，其中台面的半导体材料至少局部地包括第一掺杂浓度，该第一掺杂浓度不会比底平面更远地延伸到衬底中。该半导体器件进一步包括沿着台面的侧墙至少部分地布置的导电结构。导电结构与台面的半导体材料形成肖特基或类肖特基的电接触，其中衬底包括第一导电类型的半导体材料，该第一导电类型的半导体材料至少局部地包括沿着到衬底中的台面投影的不同于第一掺杂浓度的第二掺杂浓度。
根据实施例的结型场效应晶体管（JFET）至少部分地被布置在衬底中或衬底上。该JFET包括形成台面的凹槽，该台面沿着到衬底中的方向延伸到凹槽的底平面。该台面包括第一导电类型的半导体材料。JFET进一步包括沿着该台面的侧墙至少部分地布置的导电结构，其中该导电结构与台面的半导体材料形成肖特基或类肖特基的电接触。JFET进一步包括邻近凹槽的底平面沿着到衬底中的投影至少部分地布置的第二导电类型的掺杂区，以致台面对避开掺杂区的电荷载流子是易接近的。JFET进一步包括漏接触和漂移区域，其中该漂移区域包括第一导电类型的半导体材料。沿着到衬底中的方向在漏接触与导电结构之间布置漂移区域。JFET进一步包括电耦合到导电结构的源区和包括第一导电类型的半导体材料。通过由掺杂区至少部分地形成的第二导电类型的半导体区将该源区从漂移区域断开。此外，JFET包括栅叠堆布置，该栅叠堆布置包括第一导电类型的第一层、第二导电类型的第二层和栅接触。第二层被布置在第一层与栅接触之间。第一层与源区和第二导电类型的半导体区接触。
根据实施例的垂直场效应晶体管（FET）至少部分地被布置在衬底中或衬底上。该垂直FET包括形成台面的凹槽，其中该台面沿着到衬底中的方向延伸到凹槽的底平面。该台面包括第一导电类型的半导体材料。该垂直FET进一步包括沿着该台面的侧墙至少部分地布置的导电结构。该导电结构与台面的半导体材料形成肖特基或类肖特基的电接触。该垂直FET进一步包括邻近凹槽的底平面沿着到衬底中的投影至少部分地布置的第二导电类型的掺杂区，以致台面对避开掺杂区的电荷载流子是易接近的。它进一步包括漏接触和漂移区域，其中该漂移区域包括第一导电类型的半导体材料。沿着到衬底中的方向在漏接触与导电结构之间布置漂移区域。垂直FET进一步包括电耦合到导电结构的源区和包括第一导电类型的半导体材料。它进一步包括沟道区，该沟道区包括第二导电类型的半导体材料并且沿着到衬底中的方向在源区与漂移区域之间被布置。垂直FET进一步包括在延伸到衬底中的槽中布置的栅接触，其中通过至少部分地覆盖该槽的侧墙和底部的绝缘薄膜将栅接触与源区、沟道区和漂移区域电绝缘。在与到衬底中的方向正交的方向上在该槽与掺杂区之间布置该源区。该沟道区在与到衬底中的方向正交的方向上至少部分地被布置在该槽与掺杂区之间。
实施例是基于可以通过采用沿着台面或凹槽的侧墙正被至少部分地形成的肖特基或类肖特基的电接触来改进半导体器件的性能与制造工艺之间的平衡的发现。通过与在凹槽的底平面下面但沿着到衬底中的台面的投影所使用的第二掺杂浓度相比使用至少局部地用于在台面中所包括的半导体材料的第一掺杂浓度可以进一步改进该平衡。
附图说明
将在附图中描述本发明的几个实施例；
图1示出根据实施例的半导体器件的横截面视图；
图2示出根据进一步实施例的半导体器件的横截面视图；
图3示出根据实施例的形式为SiC肖特基二极管的半导体器件；
图4示出根据实施例的半导体器件的横截面视图；
图5示出在图4中所示出的半导体器件的电场分布；
图6示出根据实施例的结型场效应晶体管（JFET）的横截面视图；以及
图7示出根据实施例的垂直场效应晶体管（FET）的横截面视图。
具体实施方式
在下面，将更详细地描述根据本发明的实施例。在这个上下文中，概括化参考标记将被用来同时描述几个对象或描述这些对象的共同的特征、尺寸、特性等。概括化参考标记是基于它们个别的参考标记。而且，将用相同或类似的参考标记来指示在几个实施例或几个附图中出现但在它们的功能或结构特征中的至少一些方面是同一的或至少类似的对象。为了避免不必要的重复，提及这样的对象的描述的部分还涉及不同实施例或不同附图的对应的对象，除非另外明确地或（考虑到附图和描述的上下文）隐含地被陈述。因此，类似或相关的对象可以用至少一些同一或类似特征、尺寸和特性被实现，但还可以用不同的性质被实现。
类二极管结构被广泛地用在半导体器件中。例如，它们被用来保护半导体器件的其他有源区域，但还可以在电路（其可以可选地被实现为集成电路）中被用作为单独的电元件。当然，类二极管结构还可以以集成的或非集成的形式被用在更复杂的电路中，该电路包括分立电路元件和/或集成电路。
类二极管结构可以包括电流电压特性（IVC），该电流电压特性一旦达到或超过阈值电压就允许电流在正向偏置的状态中流经结构。在反向偏置的状态中，典型地电流的流动被抑制直到达到或超过特性反向电压。经常希望的是，获得正向偏置的状态中的低阈值电压以及反向偏置的状态中的高特性反向电压。例如，在反向偏置的状态中在特性反向电压下面的电压和/或在正向偏置的状态中的阈值电压下面，电流可以被指数地抑制。
虽然可以使用任何半导体材料基本上实现实施例，但是下面主要强调的是碳化硅（SiC）二极管，该二极管在包括碳化硅的衬底中或衬底上被制作或形成。相应地，被广泛使用的半导体材料还可以是碳化硅。然而，要注意的是，这仅仅代表示例。其他实施例还可以基于其他半导体材料诸如硅（Si）、III－V族半导体材料和II－VI族半导体材料（仅举几个示例）被形成。
今天，在需要半导体器件来承受100V或更高的高电压的高电压应用中典型地使用碳化硅二极管。当然，对更小或甚至更高的电压也可以使用基于碳化硅的半导体器件。
常规地，碳化硅肖特基二极管典型地具有在0.8 V与1.0 V之间的范围内的阈值电压。当在采用低功率状况（regime）的应用中使用和实现这些器件时，这些相对高的阈值电压可以引起可比较地高的静态损耗。在这些应用中，正向偏置的阈值电压可以是重要的部分，有时候甚至是由相应的器件所引起的正向偏置电压降的最大的部分。例如，肖特基二极管在它们的额定电流处可以具有近似1.4V的正向电压降，其中的近似1.0V在肖特基势垒处所引起。
因此，存在降低正向偏置的阈值电压以在没有显著地引起微分电阻、漏电流等的增加情况下提高性能的要求。在单独的三维碳化硅肖特基二极管的情况下，可以使用具有降低肖特基势垒的金属来降低正向偏置的阈值电压。
例如，可以通过选择合适的金属（例如，钼（Mo）、钨（W）、钽（Ta）或铪（Hf）代替钛（Ti））来实现降低肖特基势垒。除了纯金属以外，导电金属化合物像金属氮化物或金属碳化物还可以被使用。附加地或可替代地，p掺杂或n掺杂硅（Si）还可以被使用。而且，可以使用离子注入技术来创建靠近掺杂区的表面，其可以导致漏电流的显著提高。为了降低漏电流，可以通过集成合并的pn肖特基结构（还被称为MPS）来实现在肖特基界面处的电场的减缓。例如，它们可以包括用具有不同肖特基势垒的材料来实现的台面结构。例如，具有较高的肖特基势垒的材料可以被使用在侧墙处，而在台面的顶区域处具有较低的肖特基势垒的材料可以被使用。引入掺杂区域可以允许在反向偏置的状态下夹断台面。因此，可以限制在肖特基或类肖特基电接触处的电场强度。
导电结构180和台面140的半导体材料可以被配置以致例如通过用不同材料实现顶区270来建立在导电结构180与台面140的半导体材料之间的肖特基和类肖特基电接触185两者。因此，术语类肖特基电接触还包括更多传统的肖特基电接触。
在碳化硅有源开关内集成的三维的碳化硅肖特基二极管的情况下，可能希望的是，例如，改进集成到碳化硅有源开关中的体二极管（其由于大的带隙可能是不利的或甚至是不合适的）的性能，其中可以使用体二极管传导。这个操作还被称为操作的第三象限。为了改进这种情况，可以实现外部的碳化硅肖特基二极管，这可以在非单片电路实现的情况下引起形状因数提高。这可以产生更复杂的制作工艺和提高的成本。
图1示出根据实施例的半导体器件100的横截面视图。半导体器件100至少部分地被布置在衬底110中或在衬底110上。
半导体100包括形式为槽130的凹槽120。凹槽120在半导体衬底110中可以至少部分地由槽130所形成。为了更具体一些，在图1中所示出的半导体100包括多个（换句话说多于一个）凹槽120，其中图1示出第一凹槽120-1和第二凹槽120-2。凹槽120形成一个或多个台面140，该台面140沿着到衬底中110的方向150延伸到凹槽120的底平面160。
台面140包括第一导电类型的半导体材料。例如，该半导体材料可以是碳化硅（SiC）、硅（Si）或任何其他半导体材料诸如III－V族半导体材料和II－VI族半导体材料。例如，第一导电类型可以是例如通过相应地掺杂相应的半导体材料所创建的n类型。在这种情况下，第二导电类型可以是p掺杂的半导体材料。当然，在其他实施例中，第一和第二导电类型的角色可以相对于彼此互换。
台面140的半导体材料至少局部地包括第一掺杂浓度N1，该第一掺杂浓度N1不会比底平面160更远地沿着方向150延伸到衬底中110。台面140的半导体材料可以呈现不同于底平面160上面（或换句话说更靠近台面140的顶区170）的第一掺杂浓度的掺杂浓度。
方向150（还被称为垂直方向或z方向）典型地被布置正交于衬底110的主表面。例如，衬底110可以是半导体管芯，该半导体管芯例如具有基本上立方的外形，该基本上立方的外形具有沿着第一方向（还被称为x方向）和第二方向（还被称为y方向）的尺寸，该尺寸比沿着正交于第一和第二方向两者的方向150显著大。衬底110经常包括沿着方向150是沿着第一和第二方向的方向的任何一个的至多1/5、至多1/10、至多1/20、至多1/50或至多1/100的厚度。例如，主表面可以是在加工之前的衬底的顶表面。例如，在根据实施例的半导体器件100的情况下，台面140的顶区170可以可选地是主表面的部分。
半导体器件100进一步包括至少部分地沿着台面140的侧墙190布置的导电结构180-1、180-2。导电结构180与台面140的半导体材料形成肖特基或类肖特基电接触185。肖特基或类肖特基电接触185可以包括具有正向偏置的状态中的阈值电压和反向偏置的状态中的特性反向电压的类二极管的电流电压特性（IVC）。当在正向偏置的状态中施加到电接触的电压达到或超过阈值电压时，流经电接触的电流显著地增加，从而导致微分电阻的显著降低，而当在正向偏置的状态中电压在阈值电压下面时，电流的流动基本上例如被指数地抑制。
在反向偏置的状态中对于小于特性反向电压的电压也是这样。对于在反向偏置的状态中低于特性反向电压的电压，流经电接触的电流基本上被抑制（例如被指数地抑制）。与此相反，当在反向偏置的状态中施加的电压达到或超过特性反向电压时，电流显著地（例如指数地）提高。
当然，考虑到几何形状和进一步的具体接触的参数，代替电压，也同样适用于电场。换句话说，IVC可以局部地按施加到电接触的电流密度和电场被表达，以致IVC至少部分地分别被类似于阈值电压和特性反向电压的阈值电场和特性反向电场所确定。
在肖特基或类肖特基电接触的情况下，单极电荷传输在正向偏置的状态中跨过电接触存在。换句话说，在正向偏置的状态中，通过电接触的电流传输由单极性的电荷载流子所支配。在反向偏置的状态中，在特性反向电压或特性反向电场下面，通过电接触的电荷传输基本上被阻断。结果，在反向偏置的状态中，在特性反向电压或特性反向电场下面，阻断状态存在。
在图1中所示出的半导体器件100包括第一导电类型的半导体材料，该第一导电类型的半导体材料至少局部地包括沿着到衬底110中的台面140的投影200的不同于第一掺杂浓度的第二掺杂浓度。到衬底110中的投影200沿着从主表面到衬底110中的方向150被定向。换句话说，投影200基本上正交于第一和第二方向，衬底110沿着该第一和第二方向比沿着方向150具有更大的尺寸。
通过在底平面160上面在台面140中比在衬底中台面外（因此比沿着方向150在底平面160下面）实现更高的掺杂浓度（第一掺杂浓度），台面内的电场能够被降低，从而导致在台面140内更均等的场分布。结果，沿着台面140或凹槽120的侧墙190至少部分地形成的电接触185能够有助于电流更均等地传输。结果，有可能可以增加用于肖特基或类肖特基电接触185的面积，这可以降低电压降并且因此降低在正向偏置的状态下的阈值电压。换句话说，可选地，台面140中的第一掺杂浓度可以比底平面160下面的第二掺杂浓度更高。
例如，包括底平面160下面的第二掺杂浓度的半导体材料可以是半导体器件100的漂移区域210的部分。例如，可以在半导体器件100的背侧220上布置电接触以致电荷载流子的电传输可以顺着或逆着方向150流动，从而使半导体器件100成为垂直器件。
可选地，包括第二掺杂浓度的半导体材料可以被布置邻近于具有第一掺杂浓度的台面的半导体材料。在台面140包括具有向下延伸到底平面140的第一掺杂浓度的基本上均匀的掺杂浓度的情况下，例如，具有第二掺杂浓度的半导体材料可以直接被布置在底平面下面。换句话说，包括第二掺杂浓度的半导体材料还可以被布置邻近于底平面160。
可选地，半导体器件100可以进一步包括第二导电类型的掺杂区230-1、230-2，该第二导电类型的掺杂区230-1、230-2沿着凹槽120的投影240至少部分地被布置邻近于底平面160，以致台面140对于避开掺杂区230的电荷载流子在两个方向上均是易接近的。因此，电荷载流子可以离开和/或进入台面140而没有进入或离开掺杂区230。
在图1的横截面视图中，分别在凹槽120-1、120-2下面布置掺杂区230-1、230-2。因为电荷载流子在没有与掺杂区230接触的情况下易接近台面140，所以在两个相邻的掺杂区230之间存在包括第一导电类型的半导体材料的区。由于包括第二导电类型的半导体材料的掺杂区，在一些操作的条件下，耗尽带可以沿着台面140的投影200在掺杂区230和第一导电类型的半导体材料的界面处形成。因此，有可能可以在反向偏置的状态下夹断台面140以致由于在耗尽带中缺少电荷载流子而使得电压的主要部分跨过该耗尽带下降。
当然，在实施例中，掺杂区230可以延伸进入到衬底110中的台面140的投影200。结果，例如，耗尽带可以形成在反向偏置的状态下更高效地夹断台面140。
可选地，如在图1中通过虚线所指出，半导体器件100可以包括第一导电类型的进一步掺杂区250，该进一步掺杂区250被布置沿着到衬底中110中的台面140的投影200并且在正交于投影200的方向上邻近于掺杂区230。可选地，进一步掺杂区250可以包括大于台面140的第一掺杂浓度和沿着台面140的投影200的第二掺杂浓度的第三掺杂浓度。这可以允许在正向偏置的操作中进入或离开台面140的电流的更均匀的分布，并且因此可以使在台面内的电流能够更均匀的分布。
至少部分地沿着凹槽120的侧墙190布置的导电结构180可以被形成或包括材料或一组材料。例如，该组材料包括像铝（Al）、钛（Ti）、锌（Zn）、钨（W）、钽（Ta）、钼（Mo）、铜（Cu）、镍（Ni）、金（Au）、铪（Hf）、氮化钼（MoN）、氮化钽（TaxNy）、氮化钛（TiN）和铂（Pt）的金属。然而，该组材料还包括合金以及掺杂多晶硅（poly-Si）、非掺杂多晶硅、掺杂多晶锗（poly-Ge）、非掺杂多晶锗、窄带半导体材料、宽带半导体材料、II－VI族半导体材料和III－V族半导体材料。
在传统的金属的情况下，在导电结构180与台面140内的半导体材料之间形成的电接触185典型地是肖特基接触。然而，在上面提到的半导体材料的情况下，电接触表现类似于肖特基电接触，但在传统的意义上不是肖特基接触185。因此，在这样的导电结构180的材料与半导体材料140之间形成的电接触185被称为类肖特基电接触185。而且在这种情况下，电接触在正向偏置的状态下典型地是单极电接触，如之前所概述。在反向偏置的状态下，典型地存在阻断状态，如之前所概述。
在图1中所示出的实施例中，导电结构180基本上填充整个凹槽120，并且因此在凹槽120或台面140的整个侧墙190上形成肖特基或类肖特基的电接触。导电结构180在台面140的顶表面260的顶上被进一步布置，从而与台面140的半导体材料形成肖特基或类肖特基的电接触的上部分。在台面140的侧墙190上布置的导电结构形成肖特基或类肖特基的电接触的下部分。结果，有可能可以通过扩大由导电结构180所覆盖的区域而在正向偏置的状态下进一步降低阈值电压。
然而，可选地，肖特基或类肖特基的电接触185可以被配置以致肖特基或类肖特基的电接触的上部分包括比肖特基或类肖特基的电接触的下部分更低的（正向）阈值电压。例如，这可以通过对于导电结构180的不同部分实现不同的材料来实现。例如，导电结构180可以包括顶区270，该顶区270被布置在台面140的顶表面260上并且包括可以具有比沿着侧墙190被使用于导电结构的下部分的材料更低的肖特基势垒的材料。通过在顶区270中布置具有更低的肖特基势垒的材料，有可能可以在正向偏置的状态下更高效地降低阈值电压。通过基本上只在顶表面260上放置材料并且在侧墙190处使用具有更高的肖特基势垒的材料，可以通过进一步远离掺杂区230放置具有潜在更高的漏电流趋势的材料来允许在反向偏置的状态下更低的漏电流，从而引起在反向偏置的状态下的夹断。
然而，可选地，为了在正向偏置的状态下进一步降低阈值电压，有可能可以实现包括比正交于方向150的宽度更大的、沿着到衬底中的方向150的高度的台面140。换句话说，台面140可以包括沿着到衬底中110的方向150的高度和正交于到衬底中110的方向150的宽度，以致该高度至少等于该宽度。结果，在导电结构180与台面140的半导体材料之间的肖特基或类肖特基电接触185的区域可以变得更大，这可以导致降低阈值电压。然而，通过提高到底平面160的距离并且因此提高到可选地实现的掺杂区230的距离，当被实现时，超过被使用于顶区270的材料的特性反向电压的风险还可以被降低，该风险可以导致不可接受地高漏电流。
在其他的实施例中，该高度可以是台面140的宽度的至少两倍、至少五倍、至少十倍、至少二十倍或至少五十倍。通过提高与宽度相比的高度，先前提到的效应可以最终被放大。然而，制作还可能变得更困难，从而导致对于半导体器件100的更高的废弃并且因此导致更高的总成本。
可选地，半导体器件100可以因此被配置以引起在沿着到衬底110中的台面140的投影200的区域中的电荷载流子的耗尽，以致当在5V至50V的范围内的夹断电压被施加到导电结构180和反电极280以致肖特基或类肖特基的电接触185是在反向偏置的状态时，在肖特基或类肖特基的电接触185的表面处的特性反向电场强度（还被称为临界表面场强）不被超过，这是在正常的操作条件下不被超过。
图2示出根据进一步实施例的半导体器件100的横截面视图。通过一些可选的修改，图2的半导体器件100与在图1中所示出的那个不同。例如，在图2中所示出的半导体器件100中进一步掺杂区250比掺杂区230进一步延伸到衬底110中并且在掺杂区230下面。例如，当进一步掺杂区250包括比台面140的第一掺杂浓度和沿着到衬底110中的投影200的第二掺杂浓度更大的掺杂浓度（第三掺杂浓度）时，进一步掺杂区250可能能够分布在导电结构180和反电极280之间的电流流动。由于进一步掺杂区250的更高的掺杂浓度，与在进一步掺杂区250中的具有更低的掺杂浓度的实现相比可以降低由电流的再分布或扩散所引起的附加的电压降。在进一步掺杂区250比掺杂区230更远地延伸到衬底中110且在掺杂区230下面的情况下，进一步掺杂区250有时还被称为电流扩散区。
换句话说，通过实现在掺杂区230下面延伸并且比掺杂区230更远地延伸到衬底中110的进一步掺杂区250，漂移区域210（还被称为漂移带）中的电流可以被分布得更均匀。
依赖于被使用于导电结构180的材料（形成例如沿着侧墙190的肖特基或类肖特基的电接触185），实现电接触结构290可以是明智的选择来改进掺杂区230的电接触，其被布置在衬底110下面并且因此沿着凹槽120的到衬底110中的投影240。在这种情况下，凹槽120可以包括在凹槽120的底平面160上布置的电接触结构290。电接触结构被配置以经过导电结构180将掺杂区230电耦合。
例如，电接触结构190可以包括一组接触材料的材料。例如，该组接触材料可以包括金属诸如铝（Al）、钛（Ti）、铜（Cu）或镍（Ni）、合金而且（高）掺杂的多晶硅（poly-Si）、多晶锗（Ge）等。
在实现电接触结构290的情况下，形成肖特基或类肖特基的电接触185的导电结构180可以不沿着台面140或凹槽120的全部侧墙190延伸。换句话说，通过仅部分地沿着台面140或凹槽120的侧墙190延伸的导电结构180，在图2中所示出的半导体器件100还与图1中的半导体器件100不同。然而，应当注意的是，到目前为止实现电接触结构290不必约束肖特基或类肖特基的电接触185沿着侧墙190的延伸。
不依赖于关于是否实现电接触结构290的问题，电绝缘结构300可以在底平面160处沿着凹槽120的侧墙190部分地被布置。通过实现电绝缘结构300，有可能可以限制肖特基或类肖特基的电接触沿着侧墙190的延伸并且不依赖于这个方面在底平面160处降低在凹槽120的拐角处的电场强度。通过实现电绝缘结构300，因此有可能可以配置半导体器件100以在肖特基或类肖特基的电接触185的反向偏置的状态下承受更高的电压。
电绝缘结构300原则上可以包括任何绝缘材料诸如二氧化硅、氧化铝而且如果适用的话还有有机材料。
由于根据实施例的在半导体器件100中所实现的不同方案和可选的特征，半导体器件100可以被配置以致在肖特基或类肖特基的电接触185的反向偏置的状态下沿着台面140的侧墙190的电场强度可以沿着侧墙的一部分被保持基本上恒定，该侧墙的一部分包括侧墙190的沿着到衬底110中的方向150的高度的至少50％。当然，在其他的实施例中，提高先前提到的50％的比率可以是可能的。例如，有可能可以该部分包括侧墙190的高度的至少75％、至少90％或甚至至少95％。然而，在一些操作条件下或在其他的实施例中，该部分可以小于先前提到的50％。
可选地，器件可以被设计以致在正常的操作电压下在侧墙190处的电场是在底平面160下面并且因此在器件100的块体中的最大电场的至多30％。
虽然在图1和2中已示出形成台面140的两个凹槽120-1、120-2，但是到目前为止凹槽120的数量不被限制为两个。在其他的实施例中，还可以实现形成台面140的单个凹槽120。然而，在进一步的实施例中，也可以基于一个或多个凹槽120实现大于一个的台面140。
根据实施例的半导体器件100可以是分立器件或是更大的分立器件或集成电路的部分。示例来自电路元件以及集成电路的不同领域。如之前所概述，例如，基于碳化硅衬底和半导体材料，根据实施例的半导体器件100可以被实现为单独的分立器件但还可以被集成在有源开关等内。
例如，在根据实施例将单独的或分立肖特基二极管实现为半导体器件100的情况下，有可能可以增加肖特基或类肖特基的电接触185的面积。在根据实施例在包括有源开关等的另一个器件的构架中实现半导体器件100的情况下，例如，有可能可以改进体二极管性能的正向特性，从而导致与更多常规存在的解决方案相比更低的成本并且可选地更低的面积消耗。例如，可以通过降低正向电压降（阈值电压）和/或更快的开关速度来改进体二极管性能。
根据实施例的半导体器件100可以给予显著地提高肖特基或类肖特基的电接触185的面积的可能性。借此，有可能可以在正向偏置的状态下实现有效的阈值电压的降低。如上面所描述，可以通过可以被完全填充有相应的接触材料（诸如肖特基接触金属）的狭窄的槽结构（槽130、凹槽120）来实现面积的增加。槽130的底部或底板可以邻近于p+区（掺杂区230），该p+区可比较于MPS结构（合并的PIN肖特基二极管）可以在反向偏置的状态下屏蔽电场。结果，有可能可以在侧墙190处具有可比较地小的电场，从而形成导电结构180与台面140的半导体材料之间的肖特基界面。
有可能可以实现掺杂区230和掺杂区230之间的较低的掺杂n掺杂区，以致它们形成具有近似5V到10V的夹断电压的类JFET结构（结型场效应晶体管），该夹断电压典型地小于台面140中的夹断电压。结果，有可能可以限制肖特基或类肖特基的电接触处存在的电压到这个值并且相应地限制在反向偏置的状态下的漏电流。
通过将肖特基或类肖特基的电接触的面积与平面实现相比增加到10倍，阈值电压可以最终被降低近似0.1V。进一步增加面积可以导致进一步的降低。
然而，为了充分利用肖特基或类肖特基的接触的具体区域，在台面140中将半导体材料的掺杂浓度提高至近似一个或两个数量级来降低台面140内的电荷载流子的电阻可能是明智的。掺杂浓度越高，沿着台面140的侧墙190的电流密度就越均匀地分布。另外，较高掺杂的台面140还可以导致阈值电压的进一步降低近似0.1V。
由于在正向偏置的状态下的可比较地小的阈值电压和在反向偏置的状态下的特性反向电压和所得到的可比较地小的漏电流，有可能可以使用肖特基金属化或另一种具有小的势垒高度的类肖特基材料诸如钛（Ti）。然而，如之前所概述，可代替地或附加地，还可以使用P+或n+多晶硅（poly Si）。结果，有可能可以与更多常规的解决方案相比将阈值电压降低近似0.5V。
通过根据实施例实现半导体器件100，有可能可以提高肖特基或类肖特基的电接触的区域而没有显著地改变器件的覆盖区和漏电流。
在下面参考图3、4和5，碳化硅槽肖特基二极管将更详细地被描述为半导体器件100的实施例。图3示出形式为碳化硅肖特基二极管310的半导体器件100的横截面视图。碳化硅肖特基二极管310包括多个形成凹槽120的槽130，该凹槽120具有先前所描述的底平面160。凹槽120填充有肖特基金属来形成导电结构180，该导电结构180进而形成沿着台面140的侧墙190和顶表面260处的肖特基的电接触185。然而，应当注意的是，再次代替用来填充凹槽120的肖特基金属，还可以使用p掺杂的多晶硅以及其他材料。另外，可以在台面140的顶上在它顶表面260处使用肖特基金属或另一种的p掺杂的多晶硅。在多晶硅被用来至少部分地形成导电结构180的情况下，导电结构180与台面140的半导体材料至少部分地形成类肖特基的电接触185。台面中的半导体材料（高的n掺杂的碳化硅（n+））填充台面140下至底平面160。沿着方向150在底平面160下面，衬底110包括在漂移区域210中的n掺杂碳化硅半导体材料（n）和在背侧220处由高的n掺杂碳化硅半导体材料（n+）所形成的反电极280。反电极280被耦合到形成肖特基二极管310的阳极的端子320。相应地，端子330被电耦合到导电结构180，从而端子330和导电结构180形成肖特基二极管的阴极。
在凹槽120下面掺杂区230被实现沿着到衬底110中的方向150。换句话说，掺杂区230被布置沿着到衬底110中的凹槽120的投影200。掺杂区230包括高的p掺杂碳化硅半导体材料（p+）。
因此，图3示出在导电结构180与台面140的半导体材料之间具有大的接触区域的槽肖特基二极管310，该大的接触区域形成肖特基或类肖特基的电接触。例如，可以使用下面的工艺操作来制作这样的器件。在早期的工艺操作中，经由被使用于结终端扩展（JTE）的抗蚀剂掩模，掺杂区230可以被注入并且然后淀积半导体材料的外延层。
然而，还可以通过在工艺中的后来状态掺杂半导体材料而以自对准的方式制作掺杂区230。
然后，用于蚀刻槽的硬掩模能够被淀积并且可选地通过光刻操作和干法蚀刻工艺被固化和图案化。光刻操作可以包括深UV光刻（UV为紫外）。然后，能够蚀刻槽。可以接着进行高温回火工艺以使在槽130的底部处的边缘变圆。在抬离硬掩模之后，例如可以在平面化操作后利用多晶硅或镍铝（NiAl）来填充槽。多晶硅还能够在台面140的顶表面260上被使用作为电接触。在这种情况下，可能明智的是不回蚀刻下到碳化硅台面140的顶表面260。这里还可以使用可选的回火工艺。
然后，可以处理前侧和背侧220，例如包含淀积保护层（例如，酰亚胺），施加前侧金属化（FSM）和背侧金属化（BSM）。
然而，还可以以自对准的方式来形成掺杂区230。在抬离用于蚀刻槽130的硬掩模之前，可以使用硬掩模完成槽130（凹槽120）的底部的p注入。
为了保护台面140并且作为对侧墙190的附加保护，可以实行热氧化。依赖于所使用的半导体材料，晶体结构的取向可以展示基本上不同的氧化速率。结果，较厚的氧化物可以终止注入的离子穿透侧墙190，因为相对于侧墙190表面的它们的入射角度是非常浅的。然而，在槽130的底部（其中入射角度是近似90°）处离子能够穿透较薄的氧化物层并且创建所希望的p注入。在注入之后，热氧化物能够与硬掩模一起被抬离。在热氧化的情况下，氧化物可以高达在槽130的底部上几倍（例如，五倍）的速度生长在侧墙190上，从而支持上面所描述的工艺。
可选地，槽130或凹槽120可以被形成以致侧墙190平行于（112;ˉ0）平面（＝11-20）或（11;ˉ00）平面（＝1-100）。例如，管芯在它顶侧处的主表面可以平行于（0001）平面，而它的背面可以平行于（0001;ˉ）平面（＝000-1）。这可以通过对准槽130以致它们的侧墙首先近似平行于所希望的平面来制作。然后，通过在氢气（H2）气氛中回火样品，精确的平面将形成。
在图3中所示出的肖特基二极管310是基于在电上和空间上将肖特基二极管与漂移区域210分离的思想。这通过扩大一个或两个数量级（近似10到近似100倍）的每单位芯片区域的肖特基或类肖特基的电接触的接触区域加以实现，其可以导致近似0.1到0.2V的阈值电压的降低。而且，在台面140中的半导体材料的掺杂浓度与在漂移区域210中的掺杂浓度相比被提高一个或两个数量级，例如，该漂移区域210可以包括如之前所布置的第二掺杂浓度。这还可以导致阈值电压的减少近似0.1到0.2V。
通过在可相对地小的开始在近似5到10V的范围内的电压下清理台面140，在肖特基或类肖特基的电接触处可以保持小的电场强度。相应地，还可以保持小的漏电流。技术上，通过掺杂区230（p+区）完成这个，其在较小的电压下在台面140（n区）的底部水平160处清理或耗尽半导体材料。结果，可以屏蔽肖特基或类肖特基的电接触。
结果，有可能使用于导电结构180的材料，诸如具有较小功函数的肖特基金属化（像例如，钛（Ti）或铪（Hf））。如之前所概述，还可以使用用于导电结构180的n+掺杂多晶硅或n掺杂碳化硅材料。
可选地，当多晶硅在管芯的前侧被用作类肖特基电接触时，可以在淀积多晶硅之前完成制作镍铝接触。于是，可以通过多晶硅来电接触镍铝区。
类似于上面所描述的工艺，还有可能例如在槽130的顶上淀积具有较低势垒的n掺杂多晶硅或另一种具有相对于碳化硅（SiC）不大于1.1eV的肖特基势垒的诸如钼（Mo）或铪（Hf）的材料。当在台面140的顶表面260上除多晶硅以外的不同材料被用作类肖特基材料时，附加地，在台面140的顶表面260处的半导体材料的势垒可以通过浅的n注入被降低。可替代地，可以使用肖特基材料诸如铪（Hf）、氮化钼（MoN）或氮化钛（TiN）或相对于碳化硅具有更低功函数的另一种材料。
而且，有可能配置台面140的宽度和它的掺杂浓度（例如，第一掺杂浓度）以致台面140在近似10V的反向电压下被耗尽。在这种情况下，于是仅要求形成肖特基或类肖特基的电接触的导电结构的上部分具有近似10V的特性反向电压。当然，代替10V仅仅代表一个示例，台面140和被使用于导电结构180的（一个或多个）材料可以以这样的一种方式被配置：可以使用任何其他如上面所描述按10V的示例的技术上可行的电压电平。
而且，在用于制作肖特基二极管310的上面所提到的工艺操作之前，可以外延生长碳化硅层，该碳化硅层包括比漂移区域210更高的掺杂浓度。这层在理想的环境下与在下面的工艺操作中所形成的槽130或凹槽120近似一样厚。结果，漂移区域210可以在槽130或凹槽120的底水平面160开始。与在槽130或凹槽120的底部的p注入结合，有可能在非常低的电压下耗尽台面140使肖特基或类肖特基的接触能够在更高的电场强度下被避开。
而且，台面140中的或凹槽120中的侧墙的下面部分可以是p注入的在槽130或凹槽120中加速耗尽区或空间电荷区的形成。
而且，可以形成具有圆锥形的横截面的台面140，例如，在底水平面160处比在顶表面260处更狭窄。在这种情况下，台面140内的掺杂浓度可以被配置以致台面可以被均匀耗尽。这可以通过以这样的一种方式来调节台面140内的掺杂浓度水平被实现：在台面140更宽的地方掺杂浓度更低。
使用适当的制作用于蚀刻槽130的硬掩模的工艺线和槽的下面蚀刻，可以实现侧墙190的角度在底水平面160大于90°。换句话说，台面140可以被圆锥形地形成，从而在底水平面上朝着顶表面260减小它们的宽度。通过使用台面140的n注入或通过适应如上面所概述的碳化硅层的掺杂浓度为它的厚度的函数，掺杂水平可以相应地适应于台面140。结果，有可能同时沿着它们的全部高度来夹断台面140。
还可以通过代替使用外延生长的侧墙注入来执行台面140的掺杂。例如，可以通过以相对于方向150不同于0°的角度来注入台面140的半导体材料注入或掺杂台面140的侧墙190。由于在邻近的台面140呈现，相邻台面的遮蔽可以发生。结果，台面140的部分在底水平面处可能最终不被注入或掺杂。结果，有可能使用例如n注入来实现沿着台面140的高度对于肖特基或类肖特基的电接触不同的势垒高度。通过使用几个以不同的角度的注入操作，大量的具有不同势垒高度的区可以被实现。因此，使用N个注入工艺可以导致（N+1）个不同的区。因此，当例如不仅注入的剂量和角度而且所使用的能量变化（例如，在p注入的架构下）时，有可能更紧密地控制台面140的夹断。
如之前所概述，在台面140的顶表面260处的势垒可以通过掺杂或注入被降低。从而，用于肖特基势垒的相同材料可以在顶表面260上和沿着凹槽120或槽130中的侧墙190被使用。
例如，进一步的工艺变化包括先前所提到的侧墙190的热氧化，该侧墙190的热氧化可以被用来在槽底部注入期间创建更厚的氧化物来保护侧墙190，如上面所概述。
换句话说，图3示出三维肖特基二极管的示意性表示，该三维肖特基二极管给予不依赖于肖特基区的宽度增加肖特基或类肖特基的电接触的区域的可能性。这可以允许降低成本和这些器件的形状因数。而且，有可能在阻断模式的操作下提高肖特基二极管的屏蔽。因此，使用实施例可以允许在碳化硅有源开关或类似的结构内的三维碳化硅肖特基二极管310的单片集成。第三个维度（或换句话说，侧墙190）可以用来提高肖特基或类肖特基的电接触的区域。
图4示出根据实施例用于半导体器件100的电学行为的模拟的基础的横截面视图。为了更精确，图4示出形式为槽130的凹槽120和台面140。凹槽120包括导电结构180，该导电结构180与包括在台面140中的半导体材料形成肖特基或类肖特基的电接触185。肖特基或类肖特基的电接触185没有一直延伸下至凹槽120的底水平面160。例如，凹槽120可以包括在水平面350（在图4中通过虚线所指出）处的在凹槽120或台面140的侧墙190的电绝缘结构300，然而，其在图4中未被示出。
底水平面160进一步指出被使用于台面140的半导体材料的层的边界。在台面140里面，该半导体材料（例如，碳化硅，SiC）包括第一掺杂浓度。在底水平面160处开始并且沿着方向150进一步延伸到衬底110中的进一步掺杂区250被实现具有比台面140中的第一掺杂浓度更高的第三掺杂浓度。进一步掺杂区250比掺杂区230沿着方向150更远地延伸到衬底110中，该掺杂区230与在台面140中的半导体材料、进一步掺杂区250和跟着进一步掺杂区250在水平面360处开始的漂移区域210相比具有相反的导电类型。进一步掺杂区250的掺杂浓度（第三掺杂浓度）还比漂移区域210的半导体材料的掺杂浓度（第二掺杂浓度）更高。结果，进一步掺杂区250再一次充当电流扩散结构，该电流扩散结构使更均匀分布的电流能够流入较低掺杂的漂移区域210。这可以在半导体器件100的正向偏置的状态的操作下降低跨过漂移区域210的电压降。
掺杂区230延伸到在底平面160下面的台面140的投影中，该掺杂区230与台面140中的半导体材料、进一步掺杂区250和漂移区域210相比具有相反的导电类型。结果，有可能在反向偏置的状态下更容易地夹断台面140。
图5示出在反向偏置的状态下施加650V的电压的相对于在图4中所示出的台面140和半导体器件100的进一步部件内的电场的绝对值的数值模拟的结果。图5图示在反向偏置的状态下沿着凹槽120或槽130的侧墙的电场基本上恒定。因此，有可能沿着凹槽120的侧墙190使用具有更低的肖特基或类肖特基的势垒的材料。
在下面将示出用于结型场效应晶体管（JFET）和垂直场效应晶体管（MOSFET=金属氧化物半导体场效应晶体管）的肖特基或类肖特基的电接触的实施方式的进一步示例。这些实施方式以及上面所示出的肖特基二极管310可以基于碳化硅（SiC）被实现，但还可以基于不同的半导体材料和衬底被实现。
图6示出根据实施例形式为结型场效应晶体管400（JFET）的进一步的半导体器件100的横截面视图，该结型场效应晶体管400至少部分地被布置在衬底110上。JFET 400包括凹槽120，例如，该凹槽120可以被制作为槽。凹槽120形成台面140，该台面140沿着到衬底110的方向150延伸到凹槽120的底平面160。台面140包括第一导电类型的半导体材料，例如，n掺杂半导体材料。该半导体材料原则上可以是任何半导体材料，尽管在下面的描述将集中在碳化硅（SiC）。然而，这仅表示可能的半导体材料的一个示例。
JFET 400进一步包括导电结构180，该导电结构180至少部分地被布置沿着台面140的侧墙190。导电结构180与台面140的半导体材料形成肖特基或类肖特基的电接触185，如之前所概述。
JFET进一步包括第二导电类型的掺杂区230，该掺杂区230跟着方向150沿着到衬底110中的投影至少部分地被布置邻近于凹槽120的底平面160，以致台面140对避开掺杂区230的电荷载流子是易接近的。在图6中所示出的实施例中，通过高的p掺杂的碳化硅半导体材料（p+）来形成掺杂区230。在这里所示出的示例中掺杂区230没有沿着方向150延伸进入台面140的投影而到衬底中110。然而，这可以是在其他实施例中的情况。
JFET进一步包括漏接触410，该漏接触410在反电极280上被形成为金属接触，通过可以可选地被提供为衬底的部分的高的n掺杂的半导体材料来形成该反电极280。在反电极280的顶上，漂移区域210可以被实现，该漂移区域210可以是衬底110的部分或可以是在衬底上生长的外延层。
漂移区域210包括第一导电类型的半导体材料。在图6中所示出的实施例中，漂移区域210是低的n掺杂的半导体材料（n-）。沿着到衬底110中的方向150在漏接触410与导电结构180之间布置漂移区域210。
JFET 100进一步包括被耦合到导电结构180并且包括第一导电类型的半导体材料的源区420。这里它是高的n掺杂半导体材料。通过第二导电类型的半导体区430将源区420从漂移区域210断开，通过掺杂区230至少部分地形成该半导体区430。半导体区430还被称为JFET 400的基体。
在图6中所示出的实施例中，通过高的p掺杂的半导体材料（p+）（其可以是与掺杂区230一致的或包括掺杂区230）形成半导体区430，该半导体区430将源区420从漂移区域210断开。当然，半导体区430还可以包括不同的掺杂的水平。在这种情况下，掺杂区230可以最终包括不同的掺杂的浓度。
JFET 400进一步包括栅叠堆布置440，该栅叠堆布置440包括第一导电类型的第一层、第二导电类型的第二层460和栅接触470。这里作为高的p掺杂层来实现的第二层460被布置在第一层450和栅接触470之间，而第一层450被实现为低的n掺杂层（n-）。然而，在其他的实施例中，可以选择掺杂的浓度和厚度以致实现所希望的夹断电压。第一层450是与第二导电类型的源区420和源区430电接触的。
台面140与导电结构180一起形成肖特基二极管或类肖特基二极管310，该二极管310可以可选地包括如在图 1到5的上下文中上面所概述的掺杂浓度。
在操作中，沟道可以在栅叠堆布置440的第一层450中形成，该沟道通过施加到栅接触470的电压是可控制的。依赖于施加到栅接触470的控制电压，沟道在第一层450中形成可以由在第一与第二层450、460之间的pn结处创建的耗尽带所控制。当施加适当的电压到栅接触470时，该沟道甚至可以完全地被夹断。
换句话说，三维的肖特基或类肖特基的接触184可以在形式为图6中所示出的JFET400的半导体器件100的体二极管接触内被集成。要注意的是，图6示出根据实施例的JFET400的更示示意性的视图。当基于碳化硅实现器件时，JFET 400还被称为SiC JFET。导电结构180可以形成用于源区430和这里形成的体二极管作为肖特基二极管310的电接触。如之前所概述，它可以通过金属接触被形成，但还可以包括上面所提到的其他材料。又换句话说，图6示出具有三维的碳化硅肖特基二极管310的单片集成的碳化硅JFET的示意性表示。
图7示出具有三维的碳化硅肖特基二极管310的单片集成的SiC槽MOSFET的示意性横截面视图。为了将它放在不同方面，图7示出根据实施例的形式为垂直场效应晶体管（FET）500的另一个半导体器件100。FET再次包括形成台面140的凹槽120，该台面140沿着到衬底中110的方向150延伸到凹槽120的底平面160。台面140再次包括第一导电类型的半导体材料。
凹槽120可以再次由槽可选地被形成，但还可以通过在衬底110的表面上生长外延层被形成，并且从而创建形成台面140的凹槽120。在图7中所描绘的实施例中，第二种方案已经被使用。
FET 500根据实施例进一步包括导电结构180，该导电结构180沿着台面140的侧墙190至少部分地被布置，如之前所概述。导电结构180与台面140的半导体材料形成肖特基或类肖特基电接触185。形式为FET 500的半导体器件100再次包括第二导电类型（在图7中所示出的实施例中高的p掺杂半导体材料）的掺杂区230，该掺杂区230沿着到衬底110中的投影沿着方向150至少部分地被布置邻近于凹槽120的底平面160，以致台面140对于避开掺杂区230的电荷载流子是易接近的。这里，掺杂区230没有再次延伸进入台面140的到衬底110中的投影中。然而，在其他的实施例中，掺杂区230可以延伸进入台面140的先前提到的投影。
类似于漏接触410，FET 500还包括在衬底110的背侧220处的漏接触510，该漏接触510可以由指定只是一个可替代的金属所形成。漏接触510再次被布置在反电极280上，该漏接触510再次由高的n掺杂半导体材料（n+）所形成。
FET 500进一步包括漂移区210，该漂移区210包括第一导电类型的半导体材料。在图7中所示出的示例中，它被实现为低的n掺杂层。沿着到衬底110中的方向150在漏接触510与导电结构180之间布置漂移区210。
FET 500进一步包括被电耦合到导电结构185的源区520。它包括第一导电类型的半导体材料。这里，它被实现为高的n掺杂区。FET 500进一步包括体区530，该体区530包括第二导电类型的半导体材料。体区530（还仅被称为基体）这里被实现为低的p掺杂区。它被布置沿着到衬底110中的方向150在源区520与漂移区域210之间。
此外，FET 500包括栅接触540，该栅接触540被布置在延伸到衬底中110的槽550中。栅接触540通过绝缘薄膜560与源区520、体区530和漂移区域210电绝缘，该绝缘薄膜560至少部分地覆盖槽550的侧墙570和底部580。在正交于到衬底110中的方向150的方向上在槽550与掺杂区230之间布置源区520。在正交于到衬底110中的方向150的方向上在槽550与掺杂区230之间至少部分地布置沟道区530。
台面140与导电材料180一起再次形成肖特基二极管310。因此，图7示出具有三维的SiC肖特基二极管310的单片集成的SiC槽MOSFET 500。如在具有图6的上下文中所概述，导电结构185可以被实现为用于源和体二极管的金属接触。
在根据实施例的FET 500的情况下，先前所描述的关于肖特基二极管310的掺杂浓度还可以被实现，如在图1到5的上下文中所概述。
器件可以包括多个的上面提到和描述的任何的结构和电路元件，依赖于所希望的电流和其他参数，其可以被并行耦合。例如，这样的器件可以包括多个可以被并行耦合的槽130、凹槽120和台面140。然而，还可以实现串联连接或更复杂的连接。而且，这样的器件可以包括端子（例如，JTE；结终端扩展）。
描述和附图仅仅图示实施例的原理。从而将认识到的是，尽管在这里没有被明确地描述或示出，本领域的技术人员将能够设计出的各种布置，该各种布置使本发明的原理具体化并且被包含在它的精神和范围内。此外，这里所有列举的示例主要旨在明显地只是为了教学的目的而帮助读者理解本发明的原理和由深入本领域的（一个或多个）发明人所贡献的概念，并且要被解释为没有限制这样的具体地列举的示例和条件。而且，这里列举原理、方面及本发明的实施例还有本发明中的具体示例的所有陈述旨在包括本发明的等同物。
指示为“用于……的装置”的功能化模块（执行某种功能）应该被理解为包括分别适应于执行或用来执行某种功能的电路的功能化模块。从而，“用于某物的装置”也可以被理解为“适应于或适合于某物的装置”。从而，适应于执行某种功能的装置不暗示这样的装置是必要执行所述的功能（在给定的时间点）。
这里所描述的方法（例如，制作工艺）可以被实现为软件或借助于软件（例如，作为计算机程序）来实现。可以通过这样的程序（例如，通过写入到存储区中）来执行子工艺。类似地，可以通过从相同的或另一个存储区中读出来执行读出或接收数据。存储区可以是适当的硬件的寄存器或另一个存储器。在附图中所示出的包含标签为“装置”、“用于形成的装置”、“用于确定的装置”等的任何功能化模块的各种元件的功能可以通过专用的硬件诸如“形成器”、“确定器”等还有能够运行与适当的软件相关的软件的硬件的使用被提供。当由处理器所提供时，可以通过单个专用的处理器、通过单个共享的处理器或通过多个独立的处理器（其中的一些可以是共享的）来提供这些功能。而且，术语“处理器”或“控制器”的明确使用不应当被解释为专门地称为能够运行软件的硬件，并且可以隐含地包含而不是限制：数字信号处理器（DSP）硬件、网络处理器、专用集成电路（ASIC）、现场可编程门阵列（FPGA）、用于存储软件的只读存储器（ROM）、随机访问存储器（RAM）和非易失性储存器。还可以包含常规的和/或定制的其他硬件。类似地，在附图中所示出的任何开关只是概念上的。可以通过程序逻辑的操作、通过专用的逻辑、通过程序控制与专用逻辑的相互作用及从上下文中更具体所理解的对实现者是可选择的特定的技术来实行它们的功能。
此外，所附的权利要求在此被合并入具体实施方式，其中每个权利要求独立存在作为单独的实施例。虽然每个权利要求可以独立存在作为单独的实施例，但是要注意的是：尽管从属权利要求在权利要求中可以称为与一个或多个其他权利要求的具体结合，其他实施例还可以包含具有每个其他从属权利要求的主题的从属权利要求的结合。这样的结合在这里被提出除非声明不旨在具体的结合。此外，旨在还包含权利要求或任何其他独立权利要求的特征，即使没有直接使这个权利要求从属于独立权利要求。
要进一步注意的是，在说明书中或在权利要求中所公开的方法可以通过具有用于执行这些方法中的每个相应的步骤的装置的器件来被实现。
进一步地，要理解的是，在说明书或权利要求中所公开的功能或多个步骤的公开可以不被解释为是在具体顺序内。因此，多个步骤或功能的公开将不限制这些步骤或功能到特定的顺序，除非这些步骤或功能出于技术原因不是可互换的。
此外，在一些实施例中，单个步骤可以包含或可以被打破到多个子步骤中。可以包含这样的子步骤和这个单个步骤的公开的部分，除非被明确地排除。

Claims (19)

1.一种半导体器件，至少部分地被布置在衬底中或衬底上，所述半导体器件包括：
凹槽，形成台面，所述台面沿着到衬底中的方向延伸到凹槽的底平面，所述台面包括第一导电类型的半导体材料，所述台面的半导体材料至少局部地包括第一掺杂浓度，所述第一掺杂浓度不比底平面更远地延伸到衬底中；以及
导电结构，沿着台面的侧墙至少部分地被布置，所述导电结构与所述台面的半导体材料形成肖特基或类肖特基的电接触，
其中，所述衬底包括第一导电类型的半导体材料，所述第一导电类型的半导体材料至少局部地包括沿着到衬底中的台面的投影的不同于第一掺杂浓度的第二掺杂浓度；
所述半导体器件进一步包括第二导电类型的掺杂区，所述第二导电类型的掺杂区沿着到衬底中的凹槽的投影至少部分地被布置邻近于所述凹槽的底平面，以致台面对避开掺杂区的电荷载流子是易接近的；
其中所述凹槽包括电接触结构，所述电接触结构被布置在所述凹槽的底平面上并且被配置成将所述第二导电类型的掺杂区电耦合到所述导电结构。
2.根据权利要求1的所述半导体器件，其中所述第一掺杂浓度比所述第二掺杂浓度更高。
3.根据权利要求1的所述半导体器件，其中包括所述第二掺杂浓度的半导体材料是用于电荷载流子的漂移区域的部分。
4.根据权利要求1的所述半导体器件，其中包括所述第二掺杂浓度的半导体材料被布置邻近于具有第一掺杂浓度的所述台面的半导体材料。
5.根据权利要求1的所述半导体器件，其中所述掺杂区延伸进入到衬底中的凹槽的投影。
6.根据权利要求1的所述半导体器件，进一步包括第一导电类型的进一步掺杂区，所述第一导电类型的进一步掺杂区沿着到衬底中的台面的投影和在正交于所述投影的方向上邻近于所述掺杂区被布置。
7.根据权利要求6的所述半导体器件，其中所述进一步掺杂区包括第三掺杂浓度，所述第三掺杂浓度大于第一掺杂浓度和第二掺杂浓度。
8.根据权利要求6的所述半导体器件，其中所述进一步掺杂区比所述第二导电类型的掺杂区更远地延伸到衬底中并且延伸到所述第二导电类型的掺杂区下面。
9.根据权利要求1的所述半导体器件，其中所述凹槽包括电绝缘结构，所述电绝缘结构沿着所述凹槽的侧墙在底平面处部分地被布置。
10.根据权利要求1的所述半导体器件，其中所述台面包括顶表面，其中所述导电结构进一步被布置在所述台面的顶表面的顶上，从而与所述台面的半导体材料形成肖特基或类肖特基的电接触的上部分，并且其中被布置在所述台面的侧墙上的所述导电结构形成肖特基或类肖特基的电接触的下部分。
11.根据权利要求10的所述半导体器件，其中所述肖特基或类肖特基的电接触被配置以包括具有在正向偏置的状态下的阈值电压的类二极管特性，其中所述肖特基或类肖特基的电接触的上部分包括具有比肖特基或类肖特基的电接触的下部分更低的阈值电压的类二极管特性。
12.根据权利要求1的所述半导体器件，其中所述台面包括沿着到所述衬底中的方向的高度和正交于到所述衬底中的方向的宽度，并且其中所述高度至少等于所述宽度。
13.根据权利要求1的所述半导体器件，其中所述半导体器件被配置以致在肖特基或类肖特基的电接触的反向偏置的状态下沿着台面的侧墙的电场强度沿着侧墙的、包括沿着侧墙到衬底中的方向的至少50％高度的部分基本上是恒定的。
14.根据权利要求1的所述半导体器件，其中所述肖特基或类肖特基的电接触在反向偏置的状态下包括特性反向电场强度，其中所述半导体器件被配置来引起在沿着到衬底中的台面的投影的区域中的电荷载流子的耗尽，以致，当在5V至50V的范围内的夹断电压被施加到导电结构和反电极以致肖特基或类肖特基的电接触是在反向偏置的状态中时，在肖特基或类肖特基的电接触处的特性反向电场强度不被超过。
15.根据权利要求1的所述半导体器件，其中所述半导体材料是碳化硅（SiC）。
16.根据权利要求15的所述半导体器件，其中所述侧墙平行于（112;ˉ0）平面和（11;ˉ00）平面中的至少一个。
17.根据权利要求1的所述半导体器件，其中在正常的操作电压下在侧墙处的电场是在底平面下面的最大电场的至多30％。
18.一种结型场效应晶体管，所述结型场效应晶体管至少部分地被布置在衬底中或衬底上，所述结型场效应晶体管包括：
凹槽，形成台面，所述台面沿着到衬底中的方向延伸到凹槽的底平面，所述台面包括第一导电类型的半导体材料；
导电结构，沿着所述台面的侧墙至少部分地被布置，所述导电结构与台面的半导体材料形成肖特基或类肖特基的电接触；
第二导电类型的掺杂区，沿着到衬底中的凹槽的投影至少部分地被布置邻近于凹槽的底平面，以致所述台面对避开掺杂区的电荷载流子是易接近的；
漏接触；
漂移区域，包括第一导电类型的半导体材料，所述漂移区域沿着到衬底中的方向被布置在漏接触与导电结构之间；
源区，被电耦合到所述导电结构并且包括第一导电类型的半导体材料，所述源区通过由掺杂区至少部分地形成的第二导电类型的半导体区从漂移区域被断开；以及
栅叠堆布置，包括第一导电类型的第一层、第二导电类型的第二层和栅接触，所述第二导被布置在第一层与栅接触之间，所述第一层与源区和第二导电类型的半导体区接触；
其中所述凹槽包括电接触结构，所述电接触结构被布置在所述凹槽的底平面上并且被配置成将所述第二导电类型的掺杂区电耦合到所述导电结构。
19.一种垂直场效应晶体管，至少部分地被布置在衬底中或衬底上，所述垂直场效应晶体管包括：
凹槽，形成台面，所述台面沿着到衬底中的方向延伸到凹槽的底平面，所述台面包括第一导电类型的半导体材料；
导电结构，沿着所述台面的侧墙至少部分地被布置，所述导电结构与所述台面的半导体材料形成肖特基或类肖特基的电接触；
第二导电类型的掺杂区，沿着到衬底中的凹槽的投影至少部分地被布置邻近凹槽的底平面，以致所述台面对避开掺杂区的电荷载流子是易接近的；
漏接触；
漂移区域，包括第一导电类型的半导体材料，所述漂移区沿着到衬底中的方向被布置在漏接触与导电结构之间；
源区，被电耦合到导电结构并且包括第一导电类型的半导体材料；
体区，包括第二导电类型的半导体材料，并且沿着到衬底中的方向被布置在源区与漂移区域之间；以及
栅接触，被布置在延伸到衬底中的槽中，所述栅接触通过至少部分地覆盖所述槽的侧墙和底部的绝缘薄膜而与源区、体区和漂移区域电绝缘；
其中所述源区在与到衬底中的方向正交的方向上被布置在所述槽与掺杂区之间；并且
其中所述体区在与到衬底中的方向正交的方向上至少部分地被布置在所述槽与掺杂区之间；
其中所述凹槽包括电接触结构，所述电接触结构被布置在所述凹槽的底平面上并且被配置成将所述第二导电类型的掺杂区电耦合到所述导电结构。
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