CN1259228A - 功率半导体元件及其制造方法 - Google Patents

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Abstract

本发明涉及具有相邻肖特基结(5)及pn结(9)的半导体元件,该pn结设在一个半导体材料的漂移区(2,10)中,以及涉及其制造方法。

Description

功率半导体元件及其制造方法
本发明涉及具有交替布置的肖特基结及pn结和设在该肖特基结及pn结之间的一个半导体材料的低掺杂漂移区的半导体元件以及制造这种元件的方法。
作为用于小工作电压的元件，除了使用pn二极管外还使用肖特基二极管。肖特基二极管以小正向电压及小开关损耗著称。为了降低出现在肖特基结边缘上的电场峰值，通常在该元件边缘设置所谓保护环。该保护环降低了出现在肖特基结边缘上的电场峰值并有利地致使元件击穿电压提高。
然而，随着二极管击穿电压的升高不但元件中的串联电阻值而且反向漏电流也上升，尤其是在温度升高时。由此使其本身工艺简单的肖特基二极管的扩大应用遇到困难。
一个特殊的问题表现为：由于肖特基结能量势垒的电压感应变形使反向漏电流极强地依赖于电压。肖特基势垒将通过施加的反向电压及与此相关的势垒上的电场而变小，以致反向漏电流随反向电压强烈地上升并在实际击穿前可达到很大的值。此外，由于作为基础的热发射机理反向电流表现出随温度呈指数地上升，由此得到不利的反向性能。
由不同半导体材料做的肖特基二极管是公知的。在EP380340A2中描述了由SiC做的一种肖特基二极管，在由L.Wang等人的文章“高势垒高度的GaN肖特基二极管：Pt/GaN及Pd/GaN”(应用物理通报(Appl.Phys.Lett.)68(9)，1996年2月26日，第1267-1269页)中公知了由GaN做的肖特基二极管，并从DE4210402A1公知了由金刚石做的肖特基二极管。
在一些文献中描述了各种附加方案来改善反向特性，例如在B.M.Wilamowski著的“具有高击穿电压的肖特基二极管”，固态电子学，1983年，vol.26(5)，第491-493页；及B.J.Baliga著“Pinch整流器：一种低正向压降的高速功率二极管”，IEEE电子器件学报，1984年，EDL-5(6)。它们的出发点在于，肖特基结的电场强度通过屏蔽层来减少。那里所描述的元件称为一种所谓的“合并pn/肖特基(MPS)整流器“(Merged-pn/Schottky Rectifier)”，其中在保护环结构内设置了交替的肖特基接触区及高掺杂pn结和在它们之间的一种半导体材料的漂移区。虽然该元件的反向特性改善了，但也出现了各种缺点。
除肖特基结的有效平面损失外，不利之处尤其在于，在pn结正向工作时少数载流子从高掺杂半导体区注入。在MPS元件正向极性上，电流首先仅流过肖特基区。在正向电压继续上升时，pn结也进入导通，由此使少数载流子注入到漂移区中。除仅具有保护环的元件之外，该少数载流子注入不再能忽略，因为该载流子注入如同在纯pn结上那样，甚至导致电子-空穴等离子区的形成。一方面，这虽然使正向特性稍有改善，但另一方面，开关损耗强烈上升。
在一些文件中还描述了一系列措施，用它们来改善MPS元件的开关特性及反向特性。在US5,262,669A中描述了一种MPS元件，其中pn结设置在蚀刻沟中以及pn结的几何结构与肖特基结的势垒高度及在肖特基结上构成的空间电荷区相适配。然而所使用的工艺及结构在技术上是非常昂贵的。由于该原因，MPS元件尽管原则上制造工艺简单及单极性二极管的良好特性，但仍然毫无实际意义。
本发明的任务在于，给出一种MPS元件，它的开关损耗得以改善，而无需附加地使用昂贵的工艺步骤。
该任务将通过独立权利要求的特征来解决。进一步的有利构型可从说明书及从属权利要求中推断出来。
本发明由一种结构组成：在肖特基金属及一种半导体的漂移区之间的结和由pn结做的一个屏蔽层，后者实际埋设在该结中，其中对于选择半导体材料及肖特基金属材料必须维持肖特基势垒能量高度及半导体材料的能隙之间的最小差值。
其优点是，可使用制造MPS元件的简单工艺及不仅使反向特性而且使关断阻耗得以改善。
特别有利的是，使用具有大能隙的半导体，尤其是所谓“宽能隙”半导体。合适的是，这样选择用于肖特基接触层的材料，即最小势垒高度不被超过。由此改善了反向特性。
在一个优选的实施例中漂移区由碳化硅构成。在另一实施例中，该漂移区由氮化镓构成。在又一实施例中，该漂移区由氮化铝构成。在另一实施例中，该漂移区由金刚石构成。
在一个优选实施例中，在由碳化硅做的高掺杂衬底材料上设置了具有低掺杂及相同导电类型的漂移区。有利的是，衬底材料的掺杂大于或等于1018cm-3，及漂移区的掺杂为1014cm-3至1017cm-3。
在一个适合的实施例中，漂移区的厚度在2μm和50μm之间。
在一个优选实施例中，各相邻pn结的距离在0.5μm和20μm之间。
在另一优选实施例中，pn结设置在沟中，这些沟被蚀刻到漂移区内。
在一个优选实施例中，与pn结相邻的肖特基结设置在漂移区中。
在一个优选实施例中，漂移区中的高掺杂区是通过漂移区的互补掺杂半导体材料构成的。
在另一优选实施例中，在漂移区中的高掺杂区是通过不同的半导体材料构成的。
在一个合适的实施例中，对于p掺杂衬底材料在掺杂区中注入铝和/或硼。
在一个合适的实施例中，对于n掺杂衬底材料在掺杂区中注入氮和/或磷。
在一个优选实施例中，阴极和阳极设置在半导体元件的对立的各表面上。
在一个特别优选的实施例中，阴极和阳极设置在半导体元件的同一表面上，尤其是一个外接触层包围着另一外接触层。
在一个优选实施例中，一个外接触层实际上与漂移区形成点状接触。
在另一优选实施例中，在阴极前面设置了一个高掺杂半导体区，它具有与半导体漂移区相同的导电类型。
特别合适的是，根据本发明的元件也可做成互补掺杂的元件。
在一个根据本发明的方法中给出了一个根据本发明的碳化硅元件的制造方法。在一个优选实施例中将执行特别合适的温度处理。其优点是，元件的表面粗糙度在温度处理时不会变差。
在下面将借助附图来详细说明及描述本发明的实质性特征。附图为：
图1：根据本发明的元件的特性曲线及各种公知元件的特性曲线图；
图2：根据现有技术的具有保护环的肖特基二极管的一个截面图；
图3：根据现有技术的一个MPS元件的截面图；
图4：根据本发明的元件的关断特性曲线与根据现有技术的一个pn二极管的特性的比较；
图5：根据本发明的一个MPS元件的截面图；
图6：根据本发明的一个MPS元件的截面图。
图2表示根据现有技术的具有保护环的一个肖特基二极管的截面。在通常结构中，在一个高掺杂n++衬底1上设置了一个低掺杂n-半导体区2，尤其是一个外延层(epitaktische Schicht)。在半导体层2的表面上设有一个肖特基接触区，它由第一金属层、即肖特基金属3及第二接触金属体系4构成。对于半导体它构成了肖特基结5。该肖特基接触区构成阳极A。在衬底1的与阳极A对立的侧上设有第三接触金属体系6，它构成阴极K。在肖特基接触结构的边缘区域下方设有一个具有相对半导体区2互补载流子类型的高掺杂半导体区7。半导体区2表现为载流子的漂移区。半导体区7构成保护环(所谓“Guard Ring”)，它可减小通常在肖特基接触区边缘出现的电场峰值并由此增加击穿电压。
图3以根据现有技术的通常MPS元件截面图形式表示出图2结构的另一构型。在该构型中通过肖特基接触区下面的屏蔽区使电场峰值进一步降低。该屏蔽区由高掺杂半导体区8的栅格组成，它如同保护环7，具有相对半导体层2互补的载流子类型。在图3中，该屏蔽区7由P+区构成。实际上构成了具有交替设置的肖特基结5及pn结9以及位于其中间的半导体区2的漂移区10的结构。
如果在该结构上在阳极A及阴极K之间施加反向电压，则空间电荷区随电压的上升不仅被肖特基结而且也被屏幕区8的半导体区扩展。在相应的通常参数的情况下，在P+区之间的该肖特基区将将被其空间电荷区夹断，以使得肖特基结5上的电场强度不再继续上升。该结构大致相应于肖特基二极管及一个所谓“静电感应晶体三极管”的串联。
该结构本身能有利地减小反向电流对电压很强的依赖关系并能改善MPS元件的阻断性能。同时，该结构技术上的置换非常简单。尤其是，在标准二极管的情况下，可以用栅格形状或另外适合的几何形状、特别是条及点在一个工艺步骤中与保护环7并在需要时与多个所谓“场环”(Feldringen)一起制造屏蔽结构8。这不会形成附加的技术成本。
这种公知结构的缺点在于肖特基平面的消失。一个重大的缺点则在于，在元件正向工作时，少数载流子将从屏蔽区7注入到半导体区2的漂移区中。在MPS元件正极性时，电流首先仅流过肖特基区。在正向电压继续上升时，pn结9也变为导通，由此少数载流子被注入到漂移区2及10中。由于屏蔽结构8相当大的平面部分，尤其是P+区，这种注入不同于具有保护环7的肖特基二极管的情况，不再能被忽略。
这种过程甚至导致在半导体区2的漂移区中形成电子-空穴等离子区，这虽然使导通特性稍有改善，但引起元件很大的开关损耗。
根据本发明，在选择半导体材料及肖特基材料时将选择一种材料的组合，由此可保证，半导体的电子受激能谱中的能带间隙值与元件无电压状态下肖特基势垒的能级高度之差大于或等于一预定值，优选为至少0.8eV，最好为至少1eV。可简单地设想，为了流过相同的电流I0，在一个pn结上其电压差值ΔU必须大于在一个肖特基接触区上的电压差值。在一个根据本发明的MPS元件上该差值ΔU可简化解释为在第一电压下维持的总电流I0及在较高的第二电压下维持的注入电流之差，该注入电流处于与I0相同的高度上。
能量值与电压差ΔU之间的关系可给出为：ΔU＝(E能隙-φ势垒)/q0+k，其中E能隙是半导体的能隙，φ势垒是肖特基势垒的高度，q0是基本电荷常数，及k表示一常数，该常数k通过有效的Richardson常数与温度、载流子状态密度、载流子漂移率、载流子寿命、掺杂及肖特基结与pn结平面的平面比例有关。对于相似的元件上参数的通常值，k在从几十mV至上百mV，并由此实质上可以忽略。该肖特基势垒φ势垒最好由二极管的正向曲线以本身公知的方式来确定。
能隙E能隙及肖特基势垒φ势垒的绝对值对于电压差ΔU不是十分重要的。因为电压差ΔU愈大，开关损耗愈小，合乎目的的是选择合适的半导体-肖特基材料组合。
作为半导体材料，那些具有大能隙E能隙的材料能有利地适用，尤其适用的是碳化硅、氮化镓、氮化铝及全刚石的各种同质多型材料。在选择最佳的肖特基接触材料时应注意：一方面，肖特基势垒φ势垒足够小，以达到能隙E能隙及肖特基垫垒高度φ势垒之间尽可能大的能量差，另一方面，肖特基势垒要足够大，以实现合适的阻断特性。特别合适的选择是，肖特基势垒高度φ势垒大于0.5eV，最好是选为大于0.8eV。合乎要求的是，肖特基势垒高度φ势垒小于2eV。因此，根据本发明的元件能特别好地适用于高阻断电压区域，优选为用于大于200V的区域，最好是大于600V。
特别有利的组合是作为半导体的碳化硅与金属、尤其是钛、铝、钯、金、银、镍的组合，或碳化硅与金属组合物、尤其是钛/铝、钛/镍/银等或与硅化物、尤其是TiSi2的组合或另外合适的金属/半导体组合，它们能满足条件：能隙E能隙及肖特基势垒高度φ势垒之差大于或等于0.8eV，最好是1eV。
如果具有根据本发明材料组合的一个MPS元件工作在正向上，仅在显著高的通量电压下pn结9才将少数载流子注入到半导体的漂移区中。这被表示在图1中。在二极管常规工作时出现的仅是仍可忽略的注入，因此通过所谓少数载流子从漂移区中的“清除”或通过可能的反向电流峰值不会形成附加的开关损耗。
在图1中给出了根据本发明的具有不同屏蔽几何结构的碳化硅-MPS元件M的测量特性曲线与另外元件、尤其是肖特基二极管S、具有保护环的肖特基二极管G及pn二极管PN的特性曲线不仅在正向而且在反向上的比较。根据本发明的结构的有利功能可被明显地看出。在根据本发明的MPS元件M上，在正向很小电压的情况下流过较大的电流，它类似于正向上有利的元件S和G，而在pn二极管PN上对于相似的电流值必需施加明显高的电压。在反向上根据本发明的MPS元件M的漏电流明显地低于带有或不带有保护环的肖特基二极管S及G的漏电流，并表现出与pn二极管PN相似的良好阻断特性。
图4表示一个根据本发明的由SiC做成的元件及一个由Si做成的比较元件的特性曲线，这些特性曲线突出表现元件的关断性能。这些元件将在1A正向电流及500V反向电压时关断。该Si元件是一个pn二极管并表现出差的关断特性。该Si元件的特性曲线很陡地下降并具有一个向下到大反向电流的强振荡(反向恢复)，该反向电流比原来的正向电流1A大得多，其原因归结为：从半导体的漂移区中必须消除大量的少数载流子。这就导致了该Si元件具有大开关损耗的非常不利的开关特性。
相反地，在根据本发明的元件的漂移区中仅有很少的少数载流子，因为它的注入被根据本发明的电压差ΔU在很大程度上抑制了。在反向恢复区域中的电流仅是原始正向电流的分数值。根据本发明的元件的关断特性与以快速关断特性著称的纯肖特基二极管同样地快，而关断损耗则相反地明显得以改善。相对pn二极管，其开关损耗显著地减小。根据本发明的元件一方面具有公知肖待基二极管的良好特性、例如开关损耗小及工艺简单，另一方面又具有明显小的关断漏电流。
只要能隙及肖特基势垒高度之间的差值至少为0.8eV，最好为1eV，对于根据本发明的这样的元件也能满足在提高阻断能力情况下减小开关损耗的优点，在这样的元件上由于半导体特别大的能隙其反向电流不能进一步改善。
虽然在附图中描绘的根据本发明的MPS元件的优选实施例表现为垂直型元件，其中外部的阴极K和阳极A的端子设置在半导体的对立表面上；但是，根据本发明的元件也同样可作为横向型元件实施，其中外部的阳极A和阴极K的接触层均设置在半导体的同一表面上，尤其一个外部接触层包围着另一外部接触层，例如阴极环形地包围着阳极。在一个优选的实施例中，一个外部接触区、尤其是阴极K仅是点状地与半导体的漂移区相接触。
在另一优选的实施形式中，在阴极的前面设置了一个高掺杂半导体区，它与半导体2的漂移区具有相同的导电类型。这便有利地导致了半导体及阴极接触区之间接触的改善，并使空间电荷区向阴极-金属区6可能的延展(“穿通”)被抑制。
本发明也同样适用于互补型掺杂的MPS元件。
在一个优选实施例中，将使用高掺杂、尤其大于1018cm-3的n导电或p导电型碳化硅，最好是n导电型4H-碳化硅作为衬底1。其结构类似于图3中所示结构。在衬底1上设置与衬底相同导电类型的漂移区2，它最好是同型外延地分离出来。该漂移区的厚度最好在2μm及50μm之间。掺杂最好在约1014及1017cm-3之间。
在漂移区2中，实际上在上表面附近区域内由掺杂材料原子注入构成。漂移区10及掺杂区7、8相交替。对于p型漂移区最好选择铝或硼，对于n型漂移区最好选择氮或磷。所形成的区7及8的载流子类型与漂移区10的载流子类型相反并构成pn结9。
在漂移区2的表面中结构掺杂材料的注入可借助扩散或最好借助离子注入技术来实现。掺杂区7及8的间隔可这样来优化，即与相邻的pn结9的可能的静态空间电荷区不相接触。由此可以达到：在正向上载流子的穿透不受阻碍。另一方面，pn结9必须这样紧密地相邻布置，即当在元件上施加反向电压时，在相邻pn结9之间的区域被区域10中随反向电压升高变宽的空间电荷区可靠地夹断。
pn结9之间的优化距离除了掺杂及半导体材料外还与pn屏蔽区8的几何结构有关，该几何结构尤其为条状、棚格状、环状、螺旋形、六角形或点状结构。
最好，相邻pn结之间的距离在0.5μm及20μm之间。
在注入屏蔽区后最好接着进行温度处理，尤其是使用1400℃及1700℃之间的温度，这将使可能出现的离子注入损伤部分恢复，使掺杂材料进入较深并热激活。特别优选的是，进行多级温度处理，如在专利申请DE19633183及DE19633184中所公开的，使用挥发性、尤其是纯化的成分、特别是碳化硅进行半导体元件的温度处理。该方法在于这样地进行温度处理，即首先使元件在一个限定的时间区间上保持在500℃及1500℃之间的温度，并接着将其保持在大于1500℃的温度。尤其有利的是，在温度处理期间以与元件直接相邻关系添加硅，尤其是以可能的复原坩埚(Ausheiltiegel)的形式投入硅，在这坩埚中在温度处理期间放置元件。在此情况下特别有利的是，MPS元件表面尽管在原来烘烤步骤中的高温但通过一个前置的预处理步骤仍能够保持平滑。接着使正面(肖特基金属)及反面(欧姆接触)的金属化部分分离，形成其结构，及在需要时热处理。
在图5中表示出一个根据本发明的元件，其中在需要设置屏蔽区的地方注入用于屏蔽区的掺杂材料以前，在漂移区2中蚀刻出蚀刻沟。这具有其优点，即pn结很宽地深入到漂移区2中，由此改善了肖特基区的夹断。
在另一个如图6所示的优选结构中，在屏蔽区8引入后设置一个外延层，该外延层具有与漂移区2相同的导电类型。其结果是，屏蔽区8被埋置。接着使该屏蔽区再露出来，尤其是被蚀刻出来，然后才金属化。以此方式，有利地使有效肖特基平面增大了蚀刻的侧面，这使屏蔽区8造成的平面损失至少得到补偿，尤其是过补偿。

Claims (30)

1.半导体元件，具有作为阳极及阴极的外接触层和在表面附近区域中交替布置的肖特基结及pn结，和设在肖特基结及pn结之间的半导体材料的低掺杂漂移区，其特征在于：在漂移区半导体(2)的电子激励能谱中的能隙(E能隙)及肖特基势垒(5)的能量高度(φ势垒)之间的能量差(E能隙-φ势垒)在半导体元件无电压状态下至少为0.8eV。
2.根据权利要求1的半导体元件，其特征在于：该能量差(E能隙-φ势垒)至少为1eV。
3.根据权利要求1或2的半导体元件，其特征在于：能隙(E能隙)大于1.5eV。
4.根据以上权利要求中至少一项的半导体元件，其特征在于：肖特基势垒的能量高度(φ势垒)小于2eV。
5.根据以上权利要求中至少一项的半导体元件，其特征在于：肖特基势垒的能量高度(φ势垒)大于0.5eV。
6.根据以上权利要求中至少一项的半导体元件，其特征在于：漂移区(2，10)的半导体材料由碳化硅构成。
7.根据以上权利要求中至少一项的半导体元件，其特征在于：漂移区(2，10)的半导体材料由氮化镓构成。
8.根据以上权利要求中至少一项的半导体元件，其特征在于：漂移区(2，10)的半导体材料由氮化铝构成。
9.根据以上权利要求中至少一项的半导体元件，其特征在于：漂移区(2，10)的半导体材料由金刚石构成。
10.根据以上权利要求中至少一项的半导体元件，其特征在于：在由碳化硅做的一个高掺杂衬底材料(1)上设置了一个具有低掺杂的相同导电类型的漂移区(2，10)。
11.根据以上权利要求中至少一项的半导体元件，其特征在于：衬底材料(1)被掺杂了一个大于或等于1018cm-3的掺杂材料。
12.根据以上权利要求中至少一项的半导体元件，其特征在于：漂移区(2)被掺杂了一个1014cm-3至1017cm-3的掺杂材料。
13.根据以上权利要求中至少一项的半导体元件，其特征在于：漂移区(2)具有2μm及50μm之间的厚度。
14.根据以上权利要求中至少一项的半导体元件，其特征在于：各相邻pn结(9)的距离在0.5μm及20μm之间。
15.根据以上权利要求中至少一项的半导体元件，其特征在于：pn结(9)设置在蚀刻到漂移区(2)内部中的沟中。
16.根据以上权利要求中至少一项的半导体元件，其特征在于：与pn结(9)相邻的肖特基结被设置在漂移区(2，10)中。
17.根据以上权利要求中至少一项的半导体元件，其特征在于：设置在漂移区(2，10)中的掺杂区(7，8)由与漂移区(2，10)互补的掺杂半导体材料构成。
18.根据以上权利要求中至少一项的半导体元件，其特征在于：掺杂区(7，8)和漂移区(2，10)由不同的半导体材料构成。
19.根据以上权利要求中至少一项的半导体元件，其特征在于：对于p掺杂的衬底材料(1)在漂移区(7，8)中注入铝和/或硼。
20.根据以上权利要求中至少一项的半导体元件，其特征在于：对于n掺杂的衬底材料(1)在漂移区(7，8)中注入氮和/或磷。
21.根据以上权利要求中至少一项的半导体元件，其特征在于：阴极(K)及阳极(A)设置在半导体元件的对立的各表面上。
22.根据以上权利要求中至少一项的半导体元件，其特征在于：阴极(K)及阳极(A)设置在半导体元件的同一表面上。
23.根据权利要求21的半导体元件，其特征在于：一个外部接触层(K，A)包围着另一个内部接触层(A，K)。
24.根据以上权利要求中至少一项的半导体元件，其特征在于：一个外部接触区(A，K)实际上与漂移区(2，10)形成点状接触。
25.根据以上权利要求中至少一项的半导体元件，其特征在于：在阴极的前面设置了一个高掺杂半导体区，它具有与半导体漂移区(2，10)相同的导电类型。
26.根据以上权利要求中至少一项的半导体元件，其特征在于：半导体元件是互补的掺杂类型的。
27.用于制造根据权利要求1或其后任一权利要求的半导体元件的方法，其特征在于：在一个用至少为1018cm-3的第一掺杂材料掺杂的碳化硅衬底上均匀外延地分离出一个用1014及1017cm-3之间区域中的相同载流子类型的第二掺杂材料掺杂的碳化硅层，在远离衬底的碳化硅层表面上借助扩散和/或离子注入用互补载流子类型的第三掺杂材料来构成置入的pn结，接着使该元件经受1400℃及1700℃之间的第一温度处理，在该温度处理后在注入表面上设置第一金属化层以构成一个肖特基接触层及设置第二金属化层以构成欧姆接触层，及接着对第一层及第二层进行构造。
28.根据权利要求27的方法，其特征在于：该元件将经受一个最终的第二温度处理。
29.根据权利要求27或28的方式，其特征在于：这样地进行第一温度处理，即，将元件在一个限定时间间隔上保持在500℃及1500℃之间的温度中，并接着使该元件处于大于1500℃的温度中继续处理。
30.根据以上权利要求27至29中至少一项的方法，其特征在于：在第一温度处理期间，该元件以与基本硅材料直接相邻的关系被加热。
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