JP4831272B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置、特に、ショットキーバリアダイオードの製造方法に関するものである。
【０００２】
【従来の技術】
図２４に示すように、下側の高濃度ｎ型層１００と上側の低濃度ｎ型層１０１からなる半導体基板の上面にショットキー電極１０２を配置するとともに基板の下面に裏面電極１０３を配置したショットキーバリアダイオードにおいて、逆バイアス印加時の耐圧特性を向上させるために、基板上面に部分的にｐ型領域１０４を設けた、いわゆるＪＢＳ（ジャンクションバリア・コントロールド・ショットキー）構造を採用することがある。このとき、ｐ型領域１０４の存在のために、正味のショットキー接触面積が減少してしまう。
【０００３】
このために、特開平１１−８３９９号公報や特開平１１−１１２００５号公報においては、基板上面に溝を設けるとともに、溝の下部にｐ型領域を形成している。
【０００４】
【発明が解決しようとする課題】
この発明の目的は、新規な構成にて素子サイズを増大させることなくショットキー接触面積を確保することができる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
半導体装置の製造方法として、請求項１に記載のように、高濃度ｎ型層とその上の低濃度ｎ型層からなる半導体基板における上面にマスキング材を配置して半導体基板の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層を形成し、半導体基板の上面からｐ型ドーパントのイオン注入を行い、少なくとも半導体基板の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層の間での表層部にｐ型領域を形成し、さらに、半導体基板の上面を含めて金属電極をｎ型エピタキシャル層とショットキー接触するように配置する。その結果、素子サイズを増大させることなくショットキー接触面積を確保することができる半導体装置が得られる。
【０００９】
ここで、請求項２，３に記載のように、イオン注入の後に、ｎ型エピタキシャル層を所定の深さまで（例えば、イオン注入によるイオンの打ち込み深さよりも深く）除去すると、ｎ型エピタキシャル層に打ち込まれたｐ型ドーパントを取り除くことが可能となる。
【００１０】
また、請求項４に記載のように、高濃度ｎ型層とその上の低濃度ｎ型層からなる半導体基板における上面に、ｐ型ドーパントを含んだマスキング材を配置し、半導体基板の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層を形成するとともに、マスキング材に含まれるｐ型ドーパントを活性化して少なくとも半導体基板の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層の間での表層部にｐ型領域を形成し、さらに、半導体基板の上面を含めて金属電極をｎ型エピタキシャル層とショットキー接触するように配置する。その結果、素子サイズを増大させることなくショットキー接触面積を確保することができる半導体装置が得られる。また、ｐ型ドーパントを注入することなく、ｐ型領域を形成することができ、工程の簡略化が可能になる。
また、マスキング材を除去する工程を省略することができる。
【００１１】
ここで、請求項５に記載のように、ｐ型ドーパントを含んだマスキング材として、高温で炭化させたレジストを用いることができる。
また、請求項６に記載のように、選択的にエピタキシャル成長させた後、マスキング材の上からｐ型ドーパントのイオン注入を行うとともに、活性化熱処理を行うようにすると、ノックオン現象によりイオン注入のドーパントとマスキング材のドーパントを基板に導入することができる。
【００１２】
さらに、請求項７に記載のように、予め半導体基板の上面での所定領域の表層部にｐ型ドーパントを導入しておき、その半導体基板の上にマスキング材を配置するようにしてもよい。
【００１３】
また、請求項８に記載のように、半導体基板の上面からｎ型エピタキシャル層を選択的にエピタキシャル成長する際に、縦方向よりも横方向の方が成長速度が大きくなるようにすると、選択的にエピタキシャル成長させたｎ型エピタキシャル層の断面構造として、下部よりも上部が大きくなるため、ショットキー接触面積が増加するとともに、ショットキー金属電極が剥がれにくくなる。
【００１４】
請求項９に記載のように、半導体基板の材料としてＳｉＣを用いると、実用上好ましいものとなる。
【００１５】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１６】
図１には、本実施の形態におけるショットキーバリアダイオードの縦断面図を示す。また、図２には、ショットキーバリアダイオードの平面図を示す。
図１において、半導体基板１は、高濃度ｎ型層２とその上の低濃度ｎ型層３からなる。高濃度ｎ型層２はＳｉＣ基板よりなり、その上にエピタキシャル成長させた低濃度ｎ型層３が配置されている。半導体基板１の下面には裏面電極８がオーミック接触するように配置されている。裏面電極８の材料にはニッケルやアルミ等が使用される。
【００１７】
また、半導体基板１の上面には、選択的にエピタキシャル成長させたｎ型エピタキシャル層４が形成されている。本例では選択エピ層４の平面構造は、図２に示すように、帯状のものを並設している。さらに、図１の半導体基板１の上面を含めてｎ型エピタキシャル層４とショットキー接触するように金属電極（ショットキー電極）５が配置されている。金属電極５の材料にはニッケル等が使用される。半導体基板１の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層４の間での表層部にはｐ型領域６が形成されている。このｐ型領域６により、ＪＢＳ（ジャンクションバリア・コントロールド・ショットキー）構造が採られていることになる。また、半導体基板１の上面におけるｎ型エピタキシャル層４の形成領域よりも外側での表層部にはガードリング用ｐ型領域７が形成されている。
【００１８】
このように、半導体基板１の上面に溝を掘るのではなく、選択的にエピタキシャル成長させたｎ層４を設けるとともに、エピタキシャル成長させたｎ層４の間にＪＢＳ構造を成すｐ型領域６を形成することにより、素子サイズを増大させることなくショットキー接触面積を確保することができるとともに、ＪＢＳ構造を有することが可能になる。従って、逆方向漏れ電流が小さく、且つ、順方向のオン抵抗の小さなショットキー接触が実現可能になる。
【００１９】
次に、ＪＢＳ構造を有するショットキーバリアダイオードの製造方法を、図３〜図７を用いて説明する。
まず、図３に示すように、高濃度ｎ型層２とその上の低濃度ｎ型層３からなる半導体基板１を用意する。詳しくは、ＳｉＣ基板２の上にエピタキシャル成長により低濃度ｎ型層３を形成する。そして、半導体基板１における上面にマスキング材１０を配置する。この状態で、図４に示すように、半導体基板１の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層４を形成する。
【００２０】
引き続き、図５に示すように、半導体基板１の上面からｐ型ドーパント（例えばボロン）１５のイオン注入を行い、少なくとも半導体基板１の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層４の間での表層部にｐ型領域（詳しくは、ｐ型領域となるドーパント導入領域）を形成する。
【００２１】
このイオン注入の後に、図６に示すように、ｎ型エピタキシャル層４を所定の深さｔ１まで除去する。所定の深さｔ１とは、イオン注入によるイオンの打ち込み深さよりも深いものである。これにより、ｎ型エピタキシャル層４に打ち込まれたｐ型ドーパント１５を取り除くことができる（ｎ型エピタキシャル層４にイオン注入によるｐ型ドーパントを入らなくすることができる）。
【００２２】
さらに、熱処理により基板１に打ち込んだドーパントの活性化処理を行う。その温度は例えば１５００℃程度である。引き続き、マスキング材１０を除去した後、図７に示すように、半導体基板１の裏面に電極（裏面電極）８を形成する。さらに、半導体基板１の上面を含めて金属電極（ショットキー電極）５をｎ型エピタキシャル層４とショットキー接触するように配置する。
【００２３】
なお、図５でのイオン注入の際、マスキング材１０は残しておいても除去しても、いずれでもよい。
このようにして図１に示すショットキーバリアダイオードが得られる。
【００２４】
図３〜図７を用いて説明した製造方法の変形例として、図４の状態から、図８に示すように、ｎ型エピタキシャル層４の上面にマスキング材（例えば、ＬＴＯ膜）１１を配置し、この状態で半導体基板１の上面からｐ型ドーパント１６のイオン注入を行う。その後に、図９に示すように、マスキング材１１を除去する。このようにしてもｎ型エピタキシャル層４にはイオン注入によるｐ型ドーパント１６を入らなくすることができる。
【００２５】
次に、図１，２に示したショットキーバリアダイオードの構造の変形例を説明する。
図１における半導体基板１の上面表層部のｐ型領域６および７が形成されていない形態（図１０）にて実施してもよい。
【００２６】
また、図１１に示すように、選択的にエピタキシャル成長させたｎ型エピタキシャル層２０の断面構造として、下部よりも上部が大きくなるようにしてもよい。つまり、ｎ型エピタキシャル層２０において下部寸法Ｗ１と上部寸法Ｗ２との関係において、Ｗ２＞Ｗ１となるようにする。そのためには、図４での選択エピを行うときの成長条件を変える等して、半導体基板１の上面からｎ型エピタキシャル層（４）を選択的にエピタキシャル成長する際に、縦方向よりも横方向の方が成長速度が大きくなるようにすれば図１１の構造が得られる。このようにすると、ショットキー接触面積が増加するとともに、ショットキー金属電極２１が後工程にて剥がれにくくなる。
【００２７】
図１における半導体基板１の上面表層部にｐ型領域６のみが形成されている形態（図１２）にて実施してもよい。さらに、図１における半導体基板１の上面表層部にｐ型領域７のみを形成してもよい。
【００２８】
また、選択的にエピタキシャル成長させたｎ型エピタキシャル層（４）は、その平面構造として、図１３に示すように、符号３０で示すごとく角形（または円形）のものを縦横に並べたり、図１４に示すように、符号４０で示すごとく市松模様に配置してもよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００２９】
本実施の形態におけるショットキーバリアダイオードの製造方法を、図１５〜図１７を用いて説明する。
まず、図１５に示すように、高濃度ｎ型層２とその上の低濃度ｎ型層３からなる半導体基板１を用意する。そして、半導体基板１における上面にマスキング材５０を配置する。このマスキング材５０はｐ型ドーパントを含むものである。詳しくは、マスキング材５０は、高温で炭化させたレジストであり、ｐ型ドーパントとして炭素（Ｃ）を含んでいる。つまり、所定の領域にレジストを塗布した後に高温処理（例えば１０００℃程度）を行って炭化させる。
【００３０】
さらに、図１６に示すように、半導体基板１の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層４を形成する。このとき、例えば１５００℃程度の熱が加わり、マスキング材５０中のｐ型ドーパントが半導体基板１の上面表層部に導入されてｐ型領域６が形成される。つまり、マスキング材５０に含まれるｐ型ドーパントを活性化して少なくとも半導体基板１の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層４の間での表層部にｐ型領域６を形成する。
【００３１】
その後、図１７に示すように、半導体基板１の裏面に電極（裏面電極）８を形成するとともに、半導体基板１の上面を含めて金属電極５をｎ型エピタキシャル層４とショットキー接触するように配置する。その結果、ＪＢＳ構造を有するショットキーバリアダイオードが得られる。
【００３２】
このように、選択エピ時のマスキング材５０としてｐ型ドーパントを含む材料を用い、選択エピ後に敢えてこれを除去せず、熱処理することによって基板１側にｐ型領域として活性化させる。このことにより、第１の実施の形態に比べ、ｐ型ドーパントを注入することなく、ｐ型領域６を形成することができ、工程の簡略化が可能になる。つまり、選択エピ後にマスキング材５０を除去せずに活性化熱処理することにより、マスキング材がｐ型のドーパントとして機能し、マスキング材を除去する工程を省略することができる。
【００３３】
次に、図１５〜図１７に示した製造方法の応用例を説明する。
図１６の状態から、図１８に示すように、半導体基板１の上面からｐ型ドーパント（例えばボロン）５１のイオン注入を行い、少なくとも半導体基板１の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層４の間での表層部にｐ型ドーパント導入領域を形成する。このとき、ノックオン現象によってイオン注入のドーパントであるボロン５１とマスキング材５０中のカーボン５２が半導体基板１に導入される。
【００３４】
その後、活性化熱処理（例えば１５００℃以上）を施す。そして、図１９に示すように、半導体基板１の裏面に電極（裏面電極）８を形成し、その後、半導体基板１の上面を含めて金属電極５をｎ型エピタキシャル層４とショットキー接触するように配置する。
【００３５】
このように、マスキング材５０上から、ｐ型のドーパントをイオン注入し、活性化熱処理することにより、マスキング材５０として炭化したレジストを用いた場合、ボロンのみのイオン注入後に活性化熱処理をすることによって、ボロン・カーボンをドーパントとするｐ型領域６を形成することができる。
【００３６】
次に、図１５〜図１７に代わる製造方法を、図２０〜図２３を用いて説明する。
まず、図２０に示すように、高濃度ｎ型層２とその上の低濃度ｎ型層３からなる半導体基板１を用意する。さらに、半導体基板１の上面での所定領域にｐ型ドーパント６０を打ち込む。このように予め半導体基板１の上面での所定領域の表層部にｐ型ドーパント６０を導入しておいた半導体基板１に対し、図２１に示すように、基板１の上に、ｐ型ドーパントを含んだマスキング材５０を配置する。
さらに、図２２に示すように、半導体基板１の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層４を形成する。
【００３７】
選択エピ後に、熱処理を行って予め打ち込んだｐ型ドーパント６０およびマスキング材５０に含まれているｐ型ドーパントを活性化してｐ型領域６１とする。
その後に、図２３に示すように、半導体基板１の裏面に電極（裏面電極）８を形成するとともに、半導体基板１の上面を含めて金属電極５をｎ型エピタキシャル層４とショットキー接触するように配置する。
【図面の簡単な説明】
【図１】 実施の形態におけるショットキーバリアダイオードの縦断面図。
【図２】 ショットキーバリアダイオードの平面図。
【図３】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図４】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図５】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図６】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図７】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図８】 別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図９】 別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１０】 別例のショットキーバリアダイオードの縦断面図。
【図１１】 別例のショットキーバリアダイオードの縦断面図。
【図１２】 別例のショットキーバリアダイオードの縦断面図。
【図１３】 別例のショットキーバリアダイオードの平面図。
【図１４】 別例のショットキーバリアダイオードの平面図。
【図１５】 第２の実施の形態におけるショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１６】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１７】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１８】 別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１９】 別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２０】 他の別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２１】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２２】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２３】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２４】 従来のショットキーバリアダイオードの縦断面図。
【符号の説明】
１…半導体基板、２…高濃度ｎ型層、３…低濃度ｎ型層、４…ｎ型エピタキシャル層、５…金属電極、６…ｐ型領域、７…ガードリング用ｐ型領域、８…裏面電極、１０…マスキング材、２０…ｎ型エピタキシャル層、３０…ｎ型エピタキシャル層、４０…ｎ型エピタキシャル層、５０…マスキング材、６１…ｐ型領域。
【発明の属する技術分野】
この発明は半導体装置、特に、ショットキーバリアダイオードの製造方法に関するものである。
【０００２】
【従来の技術】
図２４に示すように、下側の高濃度ｎ型層１００と上側の低濃度ｎ型層１０１からなる半導体基板の上面にショットキー電極１０２を配置するとともに基板の下面に裏面電極１０３を配置したショットキーバリアダイオードにおいて、逆バイアス印加時の耐圧特性を向上させるために、基板上面に部分的にｐ型領域１０４を設けた、いわゆるＪＢＳ（ジャンクションバリア・コントロールド・ショットキー）構造を採用することがある。このとき、ｐ型領域１０４の存在のために、正味のショットキー接触面積が減少してしまう。
【０００３】
このために、特開平１１−８３９９号公報や特開平１１−１１２００５号公報においては、基板上面に溝を設けるとともに、溝の下部にｐ型領域を形成している。
【０００４】
【発明が解決しようとする課題】
この発明の目的は、新規な構成にて素子サイズを増大させることなくショットキー接触面積を確保することができる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
半導体装置の製造方法として、請求項１に記載のように、高濃度ｎ型層とその上の低濃度ｎ型層からなる半導体基板における上面にマスキング材を配置して半導体基板の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層を形成し、半導体基板の上面からｐ型ドーパントのイオン注入を行い、少なくとも半導体基板の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層の間での表層部にｐ型領域を形成し、さらに、半導体基板の上面を含めて金属電極をｎ型エピタキシャル層とショットキー接触するように配置する。その結果、素子サイズを増大させることなくショットキー接触面積を確保することができる半導体装置が得られる。
【０００９】
ここで、請求項２，３に記載のように、イオン注入の後に、ｎ型エピタキシャル層を所定の深さまで（例えば、イオン注入によるイオンの打ち込み深さよりも深く）除去すると、ｎ型エピタキシャル層に打ち込まれたｐ型ドーパントを取り除くことが可能となる。
【００１０】
また、請求項４に記載のように、高濃度ｎ型層とその上の低濃度ｎ型層からなる半導体基板における上面に、ｐ型ドーパントを含んだマスキング材を配置し、半導体基板の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層を形成するとともに、マスキング材に含まれるｐ型ドーパントを活性化して少なくとも半導体基板の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層の間での表層部にｐ型領域を形成し、さらに、半導体基板の上面を含めて金属電極をｎ型エピタキシャル層とショットキー接触するように配置する。その結果、素子サイズを増大させることなくショットキー接触面積を確保することができる半導体装置が得られる。また、ｐ型ドーパントを注入することなく、ｐ型領域を形成することができ、工程の簡略化が可能になる。
また、マスキング材を除去する工程を省略することができる。
【００１１】
ここで、請求項５に記載のように、ｐ型ドーパントを含んだマスキング材として、高温で炭化させたレジストを用いることができる。
また、請求項６に記載のように、選択的にエピタキシャル成長させた後、マスキング材の上からｐ型ドーパントのイオン注入を行うとともに、活性化熱処理を行うようにすると、ノックオン現象によりイオン注入のドーパントとマスキング材のドーパントを基板に導入することができる。
【００１２】
さらに、請求項７に記載のように、予め半導体基板の上面での所定領域の表層部にｐ型ドーパントを導入しておき、その半導体基板の上にマスキング材を配置するようにしてもよい。
【００１３】
また、請求項８に記載のように、半導体基板の上面からｎ型エピタキシャル層を選択的にエピタキシャル成長する際に、縦方向よりも横方向の方が成長速度が大きくなるようにすると、選択的にエピタキシャル成長させたｎ型エピタキシャル層の断面構造として、下部よりも上部が大きくなるため、ショットキー接触面積が増加するとともに、ショットキー金属電極が剥がれにくくなる。
【００１４】
請求項９に記載のように、半導体基板の材料としてＳｉＣを用いると、実用上好ましいものとなる。
【００１５】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１６】
図１には、本実施の形態におけるショットキーバリアダイオードの縦断面図を示す。また、図２には、ショットキーバリアダイオードの平面図を示す。
図１において、半導体基板１は、高濃度ｎ型層２とその上の低濃度ｎ型層３からなる。高濃度ｎ型層２はＳｉＣ基板よりなり、その上にエピタキシャル成長させた低濃度ｎ型層３が配置されている。半導体基板１の下面には裏面電極８がオーミック接触するように配置されている。裏面電極８の材料にはニッケルやアルミ等が使用される。
【００１７】
また、半導体基板１の上面には、選択的にエピタキシャル成長させたｎ型エピタキシャル層４が形成されている。本例では選択エピ層４の平面構造は、図２に示すように、帯状のものを並設している。さらに、図１の半導体基板１の上面を含めてｎ型エピタキシャル層４とショットキー接触するように金属電極（ショットキー電極）５が配置されている。金属電極５の材料にはニッケル等が使用される。半導体基板１の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層４の間での表層部にはｐ型領域６が形成されている。このｐ型領域６により、ＪＢＳ（ジャンクションバリア・コントロールド・ショットキー）構造が採られていることになる。また、半導体基板１の上面におけるｎ型エピタキシャル層４の形成領域よりも外側での表層部にはガードリング用ｐ型領域７が形成されている。
【００１８】
このように、半導体基板１の上面に溝を掘るのではなく、選択的にエピタキシャル成長させたｎ層４を設けるとともに、エピタキシャル成長させたｎ層４の間にＪＢＳ構造を成すｐ型領域６を形成することにより、素子サイズを増大させることなくショットキー接触面積を確保することができるとともに、ＪＢＳ構造を有することが可能になる。従って、逆方向漏れ電流が小さく、且つ、順方向のオン抵抗の小さなショットキー接触が実現可能になる。
【００１９】
次に、ＪＢＳ構造を有するショットキーバリアダイオードの製造方法を、図３〜図７を用いて説明する。
まず、図３に示すように、高濃度ｎ型層２とその上の低濃度ｎ型層３からなる半導体基板１を用意する。詳しくは、ＳｉＣ基板２の上にエピタキシャル成長により低濃度ｎ型層３を形成する。そして、半導体基板１における上面にマスキング材１０を配置する。この状態で、図４に示すように、半導体基板１の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層４を形成する。
【００２０】
引き続き、図５に示すように、半導体基板１の上面からｐ型ドーパント（例えばボロン）１５のイオン注入を行い、少なくとも半導体基板１の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層４の間での表層部にｐ型領域（詳しくは、ｐ型領域となるドーパント導入領域）を形成する。
【００２１】
このイオン注入の後に、図６に示すように、ｎ型エピタキシャル層４を所定の深さｔ１まで除去する。所定の深さｔ１とは、イオン注入によるイオンの打ち込み深さよりも深いものである。これにより、ｎ型エピタキシャル層４に打ち込まれたｐ型ドーパント１５を取り除くことができる（ｎ型エピタキシャル層４にイオン注入によるｐ型ドーパントを入らなくすることができる）。
【００２２】
さらに、熱処理により基板１に打ち込んだドーパントの活性化処理を行う。その温度は例えば１５００℃程度である。引き続き、マスキング材１０を除去した後、図７に示すように、半導体基板１の裏面に電極（裏面電極）８を形成する。さらに、半導体基板１の上面を含めて金属電極（ショットキー電極）５をｎ型エピタキシャル層４とショットキー接触するように配置する。
【００２３】
なお、図５でのイオン注入の際、マスキング材１０は残しておいても除去しても、いずれでもよい。
このようにして図１に示すショットキーバリアダイオードが得られる。
【００２４】
図３〜図７を用いて説明した製造方法の変形例として、図４の状態から、図８に示すように、ｎ型エピタキシャル層４の上面にマスキング材（例えば、ＬＴＯ膜）１１を配置し、この状態で半導体基板１の上面からｐ型ドーパント１６のイオン注入を行う。その後に、図９に示すように、マスキング材１１を除去する。このようにしてもｎ型エピタキシャル層４にはイオン注入によるｐ型ドーパント１６を入らなくすることができる。
【００２５】
次に、図１，２に示したショットキーバリアダイオードの構造の変形例を説明する。
図１における半導体基板１の上面表層部のｐ型領域６および７が形成されていない形態（図１０）にて実施してもよい。
【００２６】
また、図１１に示すように、選択的にエピタキシャル成長させたｎ型エピタキシャル層２０の断面構造として、下部よりも上部が大きくなるようにしてもよい。つまり、ｎ型エピタキシャル層２０において下部寸法Ｗ１と上部寸法Ｗ２との関係において、Ｗ２＞Ｗ１となるようにする。そのためには、図４での選択エピを行うときの成長条件を変える等して、半導体基板１の上面からｎ型エピタキシャル層（４）を選択的にエピタキシャル成長する際に、縦方向よりも横方向の方が成長速度が大きくなるようにすれば図１１の構造が得られる。このようにすると、ショットキー接触面積が増加するとともに、ショットキー金属電極２１が後工程にて剥がれにくくなる。
【００２７】
図１における半導体基板１の上面表層部にｐ型領域６のみが形成されている形態（図１２）にて実施してもよい。さらに、図１における半導体基板１の上面表層部にｐ型領域７のみを形成してもよい。
【００２８】
また、選択的にエピタキシャル成長させたｎ型エピタキシャル層（４）は、その平面構造として、図１３に示すように、符号３０で示すごとく角形（または円形）のものを縦横に並べたり、図１４に示すように、符号４０で示すごとく市松模様に配置してもよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００２９】
本実施の形態におけるショットキーバリアダイオードの製造方法を、図１５〜図１７を用いて説明する。
まず、図１５に示すように、高濃度ｎ型層２とその上の低濃度ｎ型層３からなる半導体基板１を用意する。そして、半導体基板１における上面にマスキング材５０を配置する。このマスキング材５０はｐ型ドーパントを含むものである。詳しくは、マスキング材５０は、高温で炭化させたレジストであり、ｐ型ドーパントとして炭素（Ｃ）を含んでいる。つまり、所定の領域にレジストを塗布した後に高温処理（例えば１０００℃程度）を行って炭化させる。
【００３０】
さらに、図１６に示すように、半導体基板１の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層４を形成する。このとき、例えば１５００℃程度の熱が加わり、マスキング材５０中のｐ型ドーパントが半導体基板１の上面表層部に導入されてｐ型領域６が形成される。つまり、マスキング材５０に含まれるｐ型ドーパントを活性化して少なくとも半導体基板１の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層４の間での表層部にｐ型領域６を形成する。
【００３１】
その後、図１７に示すように、半導体基板１の裏面に電極（裏面電極）８を形成するとともに、半導体基板１の上面を含めて金属電極５をｎ型エピタキシャル層４とショットキー接触するように配置する。その結果、ＪＢＳ構造を有するショットキーバリアダイオードが得られる。
【００３２】
このように、選択エピ時のマスキング材５０としてｐ型ドーパントを含む材料を用い、選択エピ後に敢えてこれを除去せず、熱処理することによって基板１側にｐ型領域として活性化させる。このことにより、第１の実施の形態に比べ、ｐ型ドーパントを注入することなく、ｐ型領域６を形成することができ、工程の簡略化が可能になる。つまり、選択エピ後にマスキング材５０を除去せずに活性化熱処理することにより、マスキング材がｐ型のドーパントとして機能し、マスキング材を除去する工程を省略することができる。
【００３３】
次に、図１５〜図１７に示した製造方法の応用例を説明する。
図１６の状態から、図１８に示すように、半導体基板１の上面からｐ型ドーパント（例えばボロン）５１のイオン注入を行い、少なくとも半導体基板１の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層４の間での表層部にｐ型ドーパント導入領域を形成する。このとき、ノックオン現象によってイオン注入のドーパントであるボロン５１とマスキング材５０中のカーボン５２が半導体基板１に導入される。
【００３４】
その後、活性化熱処理（例えば１５００℃以上）を施す。そして、図１９に示すように、半導体基板１の裏面に電極（裏面電極）８を形成し、その後、半導体基板１の上面を含めて金属電極５をｎ型エピタキシャル層４とショットキー接触するように配置する。
【００３５】
このように、マスキング材５０上から、ｐ型のドーパントをイオン注入し、活性化熱処理することにより、マスキング材５０として炭化したレジストを用いた場合、ボロンのみのイオン注入後に活性化熱処理をすることによって、ボロン・カーボンをドーパントとするｐ型領域６を形成することができる。
【００３６】
次に、図１５〜図１７に代わる製造方法を、図２０〜図２３を用いて説明する。
まず、図２０に示すように、高濃度ｎ型層２とその上の低濃度ｎ型層３からなる半導体基板１を用意する。さらに、半導体基板１の上面での所定領域にｐ型ドーパント６０を打ち込む。このように予め半導体基板１の上面での所定領域の表層部にｐ型ドーパント６０を導入しておいた半導体基板１に対し、図２１に示すように、基板１の上に、ｐ型ドーパントを含んだマスキング材５０を配置する。
さらに、図２２に示すように、半導体基板１の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層４を形成する。
【００３７】
選択エピ後に、熱処理を行って予め打ち込んだｐ型ドーパント６０およびマスキング材５０に含まれているｐ型ドーパントを活性化してｐ型領域６１とする。
その後に、図２３に示すように、半導体基板１の裏面に電極（裏面電極）８を形成するとともに、半導体基板１の上面を含めて金属電極５をｎ型エピタキシャル層４とショットキー接触するように配置する。
【図面の簡単な説明】
【図１】 実施の形態におけるショットキーバリアダイオードの縦断面図。
【図２】 ショットキーバリアダイオードの平面図。
【図３】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図４】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図５】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図６】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図７】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図８】 別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図９】 別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１０】 別例のショットキーバリアダイオードの縦断面図。
【図１１】 別例のショットキーバリアダイオードの縦断面図。
【図１２】 別例のショットキーバリアダイオードの縦断面図。
【図１３】 別例のショットキーバリアダイオードの平面図。
【図１４】 別例のショットキーバリアダイオードの平面図。
【図１５】 第２の実施の形態におけるショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１６】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１７】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１８】 別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図１９】 別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２０】 他の別例のショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２１】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２２】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２３】 ショットキーバリアダイオードの製造工程を説明するための縦断面図。
【図２４】 従来のショットキーバリアダイオードの縦断面図。
【符号の説明】
１…半導体基板、２…高濃度ｎ型層、３…低濃度ｎ型層、４…ｎ型エピタキシャル層、５…金属電極、６…ｐ型領域、７…ガードリング用ｐ型領域、８…裏面電極、１０…マスキング材、２０…ｎ型エピタキシャル層、３０…ｎ型エピタキシャル層、４０…ｎ型エピタキシャル層、５０…マスキング材、６１…ｐ型領域。
Claims (9)
- 高濃度ｎ型層とその上の低濃度ｎ型層からなる半導体基板における上面にマスキング材を配置し、前記半導体基板の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層を形成する工程と、
前記半導体基板の上面からｐ型ドーパントのイオン注入を行い、少なくとも半導体基板の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層の間での表層部にｐ型領域を形成する工程と、
前記半導体基板の上面を含めて金属電極を前記ｎ型エピタキシャル層とショットキー接触するように配置する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
イオン注入の後に、ｎ型エピタキシャル層を所定の深さまで除去するようにしたことを特徴とする半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法において、
前記所定の深さとは、イオン注入によるイオンの打ち込み深さよりも深いものであることを特徴とする半導体装置の製造方法。 - 高濃度ｎ型層とその上の低濃度ｎ型層からなる半導体基板における上面に、ｐ型ドーパントを含んだマスキング材を配置する工程と、
前記半導体基板の上面から選択的にエピタキシャル成長してｎ型エピタキシャル層を形成するとともに、前記マスキング材に含まれるｐ型ドーパントを活性化して少なくとも半導体基板の上面における選択的にエピタキシャル成長させたｎ型エピタキシャル層の間での表層部にｐ型領域を形成する工程と、
前記半導体基板の上面を含めて金属電極を前記ｎ型エピタキシャル層とショットキー接触するように配置する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法において、
前記ｐ型ドーパントを含んだマスキング材は、高温で炭化させたレジストであることを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法において、
選択的にエピタキシャル成長させた後、前記マスキング材の上からｐ型ドーパントのイオン注入を行うとともに、活性化熱処理を行うようにしたことを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法において、
予め半導体基板の上面での所定領域の表層部にｐ型ドーパントを導入しておき、その半導体基板の上に前記マスキング材を配置するようにしたことを特徴とする半導体装置の製造方法。 - 請求項１または４に記載の半導体装置の製造方法において、
半導体基板の上面からｎ型エピタキシャル層を選択的にエピタキシャル成長する際に、縦方向よりも横方向の方が成長速度が大きくなるようにしたことを特徴とする半導体装置の製造方法。 - 請求項１〜８のいずれか１項に記載の半導体装置の製造方法において、
半導体基板の材料としてＳｉＣを用いたことを特徴とする半導体装置の製造方法。
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