JP2002289881A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】新規な構成にて素子サイズを増大させることな
くショットキー接触面積を確保することができる半導体
装置およびその製造方法を提供する。 【解決手段】半導体基板１は高濃度ｎ型層２とその上の
低濃度ｎ型層３からなる。半導体基板１の下面に裏面電
極８がオーミック接触するように配置されている。半導
体基板１の上面にはｎ型エピタキシャル層４が選択的に
エピタキシャル成長されている。半導体基板１の上面を
含めてｎ型エピタキシャル層４とショットキー接触する
ように金属電極５が配置されている。半導体基板１の上
面における選択的にエピタキシャル成長させたｎ型エピ
タキシャル層４の間での表層部にｐ型領域６が形成され
ている。半導体基板１の上面におけるｎ型エピタキシャ
ル層４の形成領域よりも外側での表層部にガードリング
用ｐ型領域７が形成されている。
くショットキー接触面積を確保することができる半導体
装置およびその製造方法を提供する。 【解決手段】半導体基板１は高濃度ｎ型層２とその上の
低濃度ｎ型層３からなる。半導体基板１の下面に裏面電
極８がオーミック接触するように配置されている。半導
体基板１の上面にはｎ型エピタキシャル層４が選択的に
エピタキシャル成長されている。半導体基板１の上面を
含めてｎ型エピタキシャル層４とショットキー接触する
ように金属電極５が配置されている。半導体基板１の上
面における選択的にエピタキシャル成長させたｎ型エピ
タキシャル層４の間での表層部にｐ型領域６が形成され
ている。半導体基板１の上面におけるｎ型エピタキシャ
ル層４の形成領域よりも外側での表層部にガードリング
用ｐ型領域７が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置、特
に、ショットキーバリアダイオードに関するものであ
る。
に、ショットキーバリアダイオードに関するものであ
る。
【０００２】
【従来の技術】図２４に示すように、下側の高濃度ｎ型
層１００と上側の低濃度ｎ型層１０１からなる半導体基
板の上面にショットキー電極１０２を配置するとともに
基板の下面に裏面電極１０３を配置したショットキーバ
リアダイオードにおいて、逆バイアス印加時の耐圧特性
を向上させるために、基板上面に部分的にｐ型領域１０
４を設けた、いわゆるＪＢＳ（ジャンクションバリア・
コントロールド・ショットキー）構造を採用することが
ある。このとき、ｐ型領域１０４の存在のために、正味
のショットキー接触面積が減少してしまう。
層１００と上側の低濃度ｎ型層１０１からなる半導体基
板の上面にショットキー電極１０２を配置するとともに
基板の下面に裏面電極１０３を配置したショットキーバ
リアダイオードにおいて、逆バイアス印加時の耐圧特性
を向上させるために、基板上面に部分的にｐ型領域１０
４を設けた、いわゆるＪＢＳ（ジャンクションバリア・
コントロールド・ショットキー）構造を採用することが
ある。このとき、ｐ型領域１０４の存在のために、正味
のショットキー接触面積が減少してしまう。
【０００３】このために、特開平１１−８３９９号公報
や特開平１１−１１２００５号公報においては、基板上
面に溝を設けるとともに、溝の下部にｐ型領域を形成し
ている。
や特開平１１−１１２００５号公報においては、基板上
面に溝を設けるとともに、溝の下部にｐ型領域を形成し
ている。
【０００４】
【発明が解決しようとする課題】この発明の目的は、新
規な構成にて素子サイズを増大させることなくショット
キー接触面積を確保することができる半導体装置および
その製造方法を提供することにある。
規な構成にて素子サイズを増大させることなくショット
キー接触面積を確保することができる半導体装置および
その製造方法を提供することにある。
【０００５】
【課題を解決するための手段】請求項１〜３に記載の発
明によれば、半導体基板の上面にｎ型エピタキシャル層
を選択的に成長させるとともに、半導体基板の上面を含
めてｎ型エピタキシャル層とショットキー接触するよう
に金属電極を配置することにより、素子サイズを増大さ
せることなくショットキー接触面積を確保することがで
きる。
明によれば、半導体基板の上面にｎ型エピタキシャル層
を選択的に成長させるとともに、半導体基板の上面を含
めてｎ型エピタキシャル層とショットキー接触するよう
に金属電極を配置することにより、素子サイズを増大さ
せることなくショットキー接触面積を確保することがで
きる。
【０００６】ここで、請求項４に記載のように、選択的
にエピタキシャル成長させたｎ型エピタキシャル層の断
面構造として、下部よりも上部が大きくなるようにする
と、ショットキー接触面積が増加するとともに、ショッ
トキー金属電極が剥がれにくくなる。
にエピタキシャル成長させたｎ型エピタキシャル層の断
面構造として、下部よりも上部が大きくなるようにする
と、ショットキー接触面積が増加するとともに、ショッ
トキー金属電極が剥がれにくくなる。
【０００７】また、選択的にエピタキシャル成長させた
ｎ型エピタキシャル層は、その平面構造として、請求項
５に記載のように、帯状のものを並設したり、請求項６
に記載のように、角形または円形のものを縦横に並べた
り、請求項７に記載のように、市松模様に配置すること
ができる。
ｎ型エピタキシャル層は、その平面構造として、請求項
５に記載のように、帯状のものを並設したり、請求項６
に記載のように、角形または円形のものを縦横に並べた
り、請求項７に記載のように、市松模様に配置すること
ができる。
【０００８】さらに、請求項８のように、半導体基板の
材料としてＳｉＣを用いると、実用上好ましいものとな
る。一方、半導体装置の製造方法として、請求項９に記
載のように、高濃度ｎ型層とその上の低濃度ｎ型層から
なる半導体基板における上面にマスキング材を配置して
半導体基板の上面から選択的にエピタキシャル成長して
ｎ型エピタキシャル層を形成し、半導体基板の上面から
ｐ型ドーパントのイオン注入を行い、少なくとも半導体
基板の上面における選択的にエピタキシャル成長させた
ｎ型エピタキシャル層の間での表層部にｐ型領域を形成
し、さらに、半導体基板の上面を含めて金属電極をｎ型
エピタキシャル層とショットキー接触するように配置す
る。その結果、請求項２に記載の半導体装置が得られ
る。
材料としてＳｉＣを用いると、実用上好ましいものとな
る。一方、半導体装置の製造方法として、請求項９に記
載のように、高濃度ｎ型層とその上の低濃度ｎ型層から
なる半導体基板における上面にマスキング材を配置して
半導体基板の上面から選択的にエピタキシャル成長して
ｎ型エピタキシャル層を形成し、半導体基板の上面から
ｐ型ドーパントのイオン注入を行い、少なくとも半導体
基板の上面における選択的にエピタキシャル成長させた
ｎ型エピタキシャル層の間での表層部にｐ型領域を形成
し、さらに、半導体基板の上面を含めて金属電極をｎ型
エピタキシャル層とショットキー接触するように配置す
る。その結果、請求項２に記載の半導体装置が得られ
る。
【０００９】ここで、請求項１０，１１に記載のよう
に、イオン注入の後に、ｎ型エピタキシャル層を所定の
深さまで（例えば、イオン注入によるイオンの打ち込み
深さよりも深く）除去すると、ｎ型エピタキシャル層に
打ち込まれたｐ型ドーパントを取り除くことが可能とな
る。
に、イオン注入の後に、ｎ型エピタキシャル層を所定の
深さまで（例えば、イオン注入によるイオンの打ち込み
深さよりも深く）除去すると、ｎ型エピタキシャル層に
打ち込まれたｐ型ドーパントを取り除くことが可能とな
る。
【００１０】また、請求項１２に記載のように、高濃度
ｎ型層とその上の低濃度ｎ型層からなる半導体基板にお
ける上面に、ｐ型ドーパントを含んだマスキング材を配
置し、半導体基板の上面から選択的にエピタキシャル成
長してｎ型エピタキシャル層を形成するとともに、マス
キング材に含まれるｐ型ドーパントを活性化して少なく
とも半導体基板の上面における選択的にエピタキシャル
成長させたｎ型エピタキシャル層の間での表層部にｐ型
領域を形成し、さらに、半導体基板の上面を含めて金属
電極をｎ型エピタキシャル層とショットキー接触するよ
うに配置する。その結果、請求項２に記載の半導体装置
が得られる。また、ｐ型ドーパントを注入することな
く、ｐ型領域を形成することができ、工程の簡略化が可
能になる。また、マスキング材を除去する工程を省略す
ることができる。
ｎ型層とその上の低濃度ｎ型層からなる半導体基板にお
ける上面に、ｐ型ドーパントを含んだマスキング材を配
置し、半導体基板の上面から選択的にエピタキシャル成
長してｎ型エピタキシャル層を形成するとともに、マス
キング材に含まれるｐ型ドーパントを活性化して少なく
とも半導体基板の上面における選択的にエピタキシャル
成長させたｎ型エピタキシャル層の間での表層部にｐ型
領域を形成し、さらに、半導体基板の上面を含めて金属
電極をｎ型エピタキシャル層とショットキー接触するよ
うに配置する。その結果、請求項２に記載の半導体装置
が得られる。また、ｐ型ドーパントを注入することな
く、ｐ型領域を形成することができ、工程の簡略化が可
能になる。また、マスキング材を除去する工程を省略す
ることができる。
【００１１】ここで、請求項１３に記載のように、ｐ型
ドーパントを含んだマスキング材として、高温で炭化さ
せたレジストを用いることができる。また、請求項１４
に記載のように、選択的にエピタキシャル成長させた
後、マスキング材の上からｐ型ドーパントのイオン注入
を行うとともに、活性化熱処理を行うようにすると、ノ
ックオン現象によりイオン注入のドーパントとマスキン
グ材のドーパントを基板に導入することができる。
ドーパントを含んだマスキング材として、高温で炭化さ
せたレジストを用いることができる。また、請求項１４
に記載のように、選択的にエピタキシャル成長させた
後、マスキング材の上からｐ型ドーパントのイオン注入
を行うとともに、活性化熱処理を行うようにすると、ノ
ックオン現象によりイオン注入のドーパントとマスキン
グ材のドーパントを基板に導入することができる。
【００１２】さらに、請求項１５に記載のように、予め
半導体基板の上面での所定領域の表層部にｐ型ドーパン
トを導入しておき、その半導体基板の上にマスキング材
を配置するようにしてもよい。
半導体基板の上面での所定領域の表層部にｐ型ドーパン
トを導入しておき、その半導体基板の上にマスキング材
を配置するようにしてもよい。
【００１３】また、請求項１６に記載のように、半導体
基板の上面からｎ型エピタキシャル層を選択的にエピタ
キシャル成長する際に、縦方向よりも横方向の方が成長
速度が大きくなるようにすると、請求項４に記載の半導
体装置を得ることができる。
基板の上面からｎ型エピタキシャル層を選択的にエピタ
キシャル成長する際に、縦方向よりも横方向の方が成長
速度が大きくなるようにすると、請求項４に記載の半導
体装置を得ることができる。
【００１４】請求項１７に記載のように、半導体基板の
材料としてＳｉＣを用いると、実用上好ましいものとな
る。
材料としてＳｉＣを用いると、実用上好ましいものとな
る。
【００１５】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００１６】図１には、本実施の形態におけるショット
キーバリアダイオードの縦断面図を示す。また、図２に
は、ショットキーバリアダイオードの平面図を示す。図
１において、半導体基板１は、高濃度ｎ型層２とその上
の低濃度ｎ型層３からなる。高濃度ｎ型層２はＳｉＣ基
板よりなり、その上にエピタキシャル成長させた低濃度
ｎ型層３が配置されている。半導体基板１の下面には裏
面電極８がオーミック接触するように配置されている。
裏面電極８の材料にはニッケルやアルミ等が使用され
る。
キーバリアダイオードの縦断面図を示す。また、図２に
は、ショットキーバリアダイオードの平面図を示す。図
１において、半導体基板１は、高濃度ｎ型層２とその上
の低濃度ｎ型層３からなる。高濃度ｎ型層２はＳｉＣ基
板よりなり、その上にエピタキシャル成長させた低濃度
ｎ型層３が配置されている。半導体基板１の下面には裏
面電極８がオーミック接触するように配置されている。
裏面電極８の材料にはニッケルやアルミ等が使用され
る。
【００１７】また、半導体基板１の上面には、選択的に
エピタキシャル成長させたｎ型エピタキシャル層４が形
成されている。本例では選択エピ層４の平面構造は、図
２に示すように、帯状のものを並設している。さらに、
図１の半導体基板１の上面を含めてｎ型エピタキシャル
層４とショットキー接触するように金属電極（ショット
キー電極）５が配置されている。金属電極５の材料には
ニッケル等が使用される。半導体基板１の上面における
選択的にエピタキシャル成長させたｎ型エピタキシャル
層４の間での表層部にはｐ型領域６が形成されている。
このｐ型領域６により、ＪＢＳ（ジャンクションバリア
・コントロールド・ショットキー）構造が採られている
ことになる。また、半導体基板１の上面におけるｎ型エ
ピタキシャル層４の形成領域よりも外側での表層部には
ガードリング用ｐ型領域７が形成されている。
エピタキシャル成長させたｎ型エピタキシャル層４が形
成されている。本例では選択エピ層４の平面構造は、図
２に示すように、帯状のものを並設している。さらに、
図１の半導体基板１の上面を含めてｎ型エピタキシャル
層４とショットキー接触するように金属電極（ショット
キー電極）５が配置されている。金属電極５の材料には
ニッケル等が使用される。半導体基板１の上面における
選択的にエピタキシャル成長させたｎ型エピタキシャル
層４の間での表層部にはｐ型領域６が形成されている。
このｐ型領域６により、ＪＢＳ（ジャンクションバリア
・コントロールド・ショットキー）構造が採られている
ことになる。また、半導体基板１の上面におけるｎ型エ
ピタキシャル層４の形成領域よりも外側での表層部には
ガードリング用ｐ型領域７が形成されている。
【００１８】このように、半導体基板１の上面に溝を掘
るのではなく、選択的にエピタキシャル成長させたｎ層
４を設けるとともに、エピタキシャル成長させたｎ層４
の間にＪＢＳ構造を成すｐ型領域６を形成することによ
り、素子サイズを増大させることなくショットキー接触
面積を確保することができるとともに、ＪＢＳ構造を有
することが可能になる。従って、逆方向漏れ電流が小さ
く、且つ、順方向のオン抵抗の小さなショットキー接触
が実現可能になる。
るのではなく、選択的にエピタキシャル成長させたｎ層
４を設けるとともに、エピタキシャル成長させたｎ層４
の間にＪＢＳ構造を成すｐ型領域６を形成することによ
り、素子サイズを増大させることなくショットキー接触
面積を確保することができるとともに、ＪＢＳ構造を有
することが可能になる。従って、逆方向漏れ電流が小さ
く、且つ、順方向のオン抵抗の小さなショットキー接触
が実現可能になる。
【００１９】次に、ＪＢＳ構造を有するショットキーバ
リアダイオードの製造方法を、図３〜図７を用いて説明
する。まず、図３に示すように、高濃度ｎ型層２とその
上の低濃度ｎ型層３からなる半導体基板１を用意する。
詳しくは、ＳｉＣ基板２の上にエピタキシャル成長によ
り低濃度ｎ型層３を形成する。そして、半導体基板１に
おける上面にマスキング材１０を配置する。この状態
で、図４に示すように、半導体基板１の上面から選択的
にエピタキシャル成長してｎ型エピタキシャル層４を形
成する。
リアダイオードの製造方法を、図３〜図７を用いて説明
する。まず、図３に示すように、高濃度ｎ型層２とその
上の低濃度ｎ型層３からなる半導体基板１を用意する。
詳しくは、ＳｉＣ基板２の上にエピタキシャル成長によ
り低濃度ｎ型層３を形成する。そして、半導体基板１に
おける上面にマスキング材１０を配置する。この状態
で、図４に示すように、半導体基板１の上面から選択的
にエピタキシャル成長してｎ型エピタキシャル層４を形
成する。
【００２０】引き続き、図５に示すように、半導体基板
１の上面からｐ型ドーパント（例えばボロン）１５のイ
オン注入を行い、少なくとも半導体基板１の上面におけ
る選択的にエピタキシャル成長させたｎ型エピタキシャ
ル層４の間での表層部にｐ型領域（詳しくは、ｐ型領域
となるドーパント導入領域）を形成する。
１の上面からｐ型ドーパント（例えばボロン）１５のイ
オン注入を行い、少なくとも半導体基板１の上面におけ
る選択的にエピタキシャル成長させたｎ型エピタキシャ
ル層４の間での表層部にｐ型領域（詳しくは、ｐ型領域
となるドーパント導入領域）を形成する。
【００２１】このイオン注入の後に、図６に示すよう
に、ｎ型エピタキシャル層４を所定の深さｔ１まで除去
する。所定の深さｔ１とは、イオン注入によるイオンの
打ち込み深さよりも深いものである。これにより、ｎ型
エピタキシャル層４に打ち込まれたｐ型ドーパント１５
を取り除くことができる（ｎ型エピタキシャル層４にイ
オン注入によるｐ型ドーパントを入らなくすることがで
きる）。
に、ｎ型エピタキシャル層４を所定の深さｔ１まで除去
する。所定の深さｔ１とは、イオン注入によるイオンの
打ち込み深さよりも深いものである。これにより、ｎ型
エピタキシャル層４に打ち込まれたｐ型ドーパント１５
を取り除くことができる（ｎ型エピタキシャル層４にイ
オン注入によるｐ型ドーパントを入らなくすることがで
きる）。
【００２２】さらに、熱処理により基板１に打ち込んだ
ドーパントの活性化処理を行う。その温度は例えば１５
００℃程度である。引き続き、マスキング材１０を除去
した後、図７に示すように、半導体基板１の裏面に電極
（裏面電極）８を形成する。さらに、半導体基板１の上
面を含めて金属電極（ショットキー電極）５をｎ型エピ
タキシャル層４とショットキー接触するように配置す
る。
ドーパントの活性化処理を行う。その温度は例えば１５
００℃程度である。引き続き、マスキング材１０を除去
した後、図７に示すように、半導体基板１の裏面に電極
（裏面電極）８を形成する。さらに、半導体基板１の上
面を含めて金属電極（ショットキー電極）５をｎ型エピ
タキシャル層４とショットキー接触するように配置す
る。
【００２３】なお、図５でのイオン注入の際、マスキン
グ材１０は残しておいても除去しても、いずれでもよ
い。このようにして図１に示すショットキーバリアダイ
オードが得られる。
グ材１０は残しておいても除去しても、いずれでもよ
い。このようにして図１に示すショットキーバリアダイ
オードが得られる。
【００２４】図３〜図７を用いて説明した製造方法の変
形例として、図４の状態から、図８に示すように、ｎ型
エピタキシャル層４の上面にマスキング材（例えば、Ｌ
ＴＯ膜）１１を配置し、この状態で半導体基板１の上面
からｐ型ドーパント１６のイオン注入を行う。その後
に、図９に示すように、マスキング材１１を除去する。
このようにしてもｎ型エピタキシャル層４にはイオン注
入によるｐ型ドーパント１６を入らなくすることができ
る。
形例として、図４の状態から、図８に示すように、ｎ型
エピタキシャル層４の上面にマスキング材（例えば、Ｌ
ＴＯ膜）１１を配置し、この状態で半導体基板１の上面
からｐ型ドーパント１６のイオン注入を行う。その後
に、図９に示すように、マスキング材１１を除去する。
このようにしてもｎ型エピタキシャル層４にはイオン注
入によるｐ型ドーパント１６を入らなくすることができ
る。
【００２５】次に、図１，２に示したショットキーバリ
アダイオードの構造の変形例を説明する。図１における
半導体基板１の上面表層部のｐ型領域６および７が形成
されていない形態（図１０）にて実施してもよい。
アダイオードの構造の変形例を説明する。図１における
半導体基板１の上面表層部のｐ型領域６および７が形成
されていない形態（図１０）にて実施してもよい。
【００２６】また、図１１に示すように、選択的にエピ
タキシャル成長させたｎ型エピタキシャル層２０の断面
構造として、下部よりも上部が大きくなるようにしても
よい。つまり、ｎ型エピタキシャル層２０において下部
寸法Ｗ１と上部寸法Ｗ２との関係において、Ｗ２＞Ｗ１
となるようにする。そのためには、図４での選択エピを
行うときの成長条件を変える等して、半導体基板１の上
面からｎ型エピタキシャル層（４）を選択的にエピタキ
シャル成長する際に、縦方向よりも横方向の方が成長速
度が大きくなるようにすれば図１１の構造が得られる。
このようにすると、ショットキー接触面積が増加すると
ともに、ショットキー金属電極２１が後工程にて剥がれ
にくくなる。
タキシャル成長させたｎ型エピタキシャル層２０の断面
構造として、下部よりも上部が大きくなるようにしても
よい。つまり、ｎ型エピタキシャル層２０において下部
寸法Ｗ１と上部寸法Ｗ２との関係において、Ｗ２＞Ｗ１
となるようにする。そのためには、図４での選択エピを
行うときの成長条件を変える等して、半導体基板１の上
面からｎ型エピタキシャル層（４）を選択的にエピタキ
シャル成長する際に、縦方向よりも横方向の方が成長速
度が大きくなるようにすれば図１１の構造が得られる。
このようにすると、ショットキー接触面積が増加すると
ともに、ショットキー金属電極２１が後工程にて剥がれ
にくくなる。
【００２７】図１における半導体基板１の上面表層部に
ｐ型領域６のみが形成されている形態（図１２）にて実
施してもよい。さらに、図１における半導体基板１の上
面表層部にｐ型領域７のみを形成してもよい。
ｐ型領域６のみが形成されている形態（図１２）にて実
施してもよい。さらに、図１における半導体基板１の上
面表層部にｐ型領域７のみを形成してもよい。
【００２８】また、選択的にエピタキシャル成長させた
ｎ型エピタキシャル層（４）は、その平面構造として、
図１３に示すように、符号３０で示すごとく角形（また
は円形）のものを縦横に並べたり、図１４に示すよう
に、符号４０で示すごとく市松模様に配置してもよい。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
ｎ型エピタキシャル層（４）は、その平面構造として、
図１３に示すように、符号３０で示すごとく角形（また
は円形）のものを縦横に並べたり、図１４に示すよう
に、符号４０で示すごとく市松模様に配置してもよい。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００２９】本実施の形態におけるショットキーバリア
ダイオードの製造方法を、図１５〜図１７を用いて説明
する。まず、図１５に示すように、高濃度ｎ型層２とそ
の上の低濃度ｎ型層３からなる半導体基板１を用意す
る。そして、半導体基板１における上面にマスキング材
５０を配置する。このマスキング材５０はｐ型ドーパン
トを含むものである。詳しくは、マスキング材５０は、
高温で炭化させたレジストであり、ｐ型ドーパントとし
て炭素（Ｃ）を含んでいる。つまり、所定の領域にレジ
ストを塗布した後に高温処理（例えば１０００℃程度）
を行って炭化させる。
ダイオードの製造方法を、図１５〜図１７を用いて説明
する。まず、図１５に示すように、高濃度ｎ型層２とそ
の上の低濃度ｎ型層３からなる半導体基板１を用意す
る。そして、半導体基板１における上面にマスキング材
５０を配置する。このマスキング材５０はｐ型ドーパン
トを含むものである。詳しくは、マスキング材５０は、
高温で炭化させたレジストであり、ｐ型ドーパントとし
て炭素（Ｃ）を含んでいる。つまり、所定の領域にレジ
ストを塗布した後に高温処理（例えば１０００℃程度）
を行って炭化させる。
【００３０】さらに、図１６に示すように、半導体基板
１の上面から選択的にエピタキシャル成長してｎ型エピ
タキシャル層４を形成する。このとき、例えば１５００
℃程度の熱が加わり、マスキング材５０中のｐ型ドーパ
ントが半導体基板１の上面表層部に導入されてｐ型領域
６が形成される。つまり、マスキング材５０に含まれる
ｐ型ドーパントを活性化して少なくとも半導体基板１の
上面における選択的にエピタキシャル成長させたｎ型エ
ピタキシャル層４の間での表層部にｐ型領域６を形成す
る。
１の上面から選択的にエピタキシャル成長してｎ型エピ
タキシャル層４を形成する。このとき、例えば１５００
℃程度の熱が加わり、マスキング材５０中のｐ型ドーパ
ントが半導体基板１の上面表層部に導入されてｐ型領域
６が形成される。つまり、マスキング材５０に含まれる
ｐ型ドーパントを活性化して少なくとも半導体基板１の
上面における選択的にエピタキシャル成長させたｎ型エ
ピタキシャル層４の間での表層部にｐ型領域６を形成す
る。
【００３１】その後、図１７に示すように、半導体基板
１の裏面に電極（裏面電極）８を形成するとともに、半
導体基板１の上面を含めて金属電極５をｎ型エピタキシ
ャル層４とショットキー接触するように配置する。その
結果、ＪＢＳ構造を有するショットキーバリアダイオー
ドが得られる。
１の裏面に電極（裏面電極）８を形成するとともに、半
導体基板１の上面を含めて金属電極５をｎ型エピタキシ
ャル層４とショットキー接触するように配置する。その
結果、ＪＢＳ構造を有するショットキーバリアダイオー
ドが得られる。
【００３２】このように、選択エピ時のマスキング材５
０としてｐ型ドーパントを含む材料を用い、選択エピ後
に敢えてこれを除去せず、熱処理することによって基板
１側にｐ型領域として活性化させる。このことにより、
第１の実施の形態に比べ、ｐ型ドーパントを注入するこ
となく、ｐ型領域６を形成することができ、工程の簡略
化が可能になる。つまり、選択エピ後にマスキング材５
０を除去せずに活性化熱処理することにより、マスキン
グ材がｐ型のドーパントとして機能し、マスキング材を
除去する工程を省略することができる。
０としてｐ型ドーパントを含む材料を用い、選択エピ後
に敢えてこれを除去せず、熱処理することによって基板
１側にｐ型領域として活性化させる。このことにより、
第１の実施の形態に比べ、ｐ型ドーパントを注入するこ
となく、ｐ型領域６を形成することができ、工程の簡略
化が可能になる。つまり、選択エピ後にマスキング材５
０を除去せずに活性化熱処理することにより、マスキン
グ材がｐ型のドーパントとして機能し、マスキング材を
除去する工程を省略することができる。
【００３３】次に、図１５〜図１７に示した製造方法の
応用例を説明する。図１６の状態から、図１８に示すよ
うに、半導体基板１の上面からｐ型ドーパント（例えば
ボロン）５１のイオン注入を行い、少なくとも半導体基
板１の上面における選択的にエピタキシャル成長させた
ｎ型エピタキシャル層４の間での表層部にｐ型ドーパン
ト導入領域を形成する。このとき、ノックオン現象によ
ってイオン注入のドーパントであるボロン５１とマスキ
ング材５０中のカーボン５２が半導体基板１に導入され
る。
応用例を説明する。図１６の状態から、図１８に示すよ
うに、半導体基板１の上面からｐ型ドーパント（例えば
ボロン）５１のイオン注入を行い、少なくとも半導体基
板１の上面における選択的にエピタキシャル成長させた
ｎ型エピタキシャル層４の間での表層部にｐ型ドーパン
ト導入領域を形成する。このとき、ノックオン現象によ
ってイオン注入のドーパントであるボロン５１とマスキ
ング材５０中のカーボン５２が半導体基板１に導入され
る。
【００３４】その後、活性化熱処理（例えば１５００℃
以上）を施す。そして、図１９に示すように、半導体基
板１の裏面に電極（裏面電極）８を形成し、その後、半
導体基板１の上面を含めて金属電極５をｎ型エピタキシ
ャル層４とショットキー接触するように配置する。
以上）を施す。そして、図１９に示すように、半導体基
板１の裏面に電極（裏面電極）８を形成し、その後、半
導体基板１の上面を含めて金属電極５をｎ型エピタキシ
ャル層４とショットキー接触するように配置する。
【００３５】このように、マスキング材５０上から、ｐ
型のドーパントをイオン注入し、活性化熱処理すること
により、マスキング材５０として炭化したレジストを用
いた場合、ボロンのみのイオン注入後に活性化熱処理を
することによって、ボロン・カーボンをドーパントとす
るｐ型領域６を形成することができる。
型のドーパントをイオン注入し、活性化熱処理すること
により、マスキング材５０として炭化したレジストを用
いた場合、ボロンのみのイオン注入後に活性化熱処理を
することによって、ボロン・カーボンをドーパントとす
るｐ型領域６を形成することができる。
【００３６】次に、図１５〜図１７に代わる製造方法
を、図２０〜図２３を用いて説明する。まず、図２０に
示すように、高濃度ｎ型層２とその上の低濃度ｎ型層３
からなる半導体基板１を用意する。さらに、半導体基板
１の上面での所定領域にｐ型ドーパント６０を打ち込
む。このように予め半導体基板１の上面での所定領域の
表層部にｐ型ドーパント６０を導入しておいた半導体基
板１に対し、図２１に示すように、基板１の上に、ｐ型
ドーパントを含んだマスキング材５０を配置する。さら
に、図２２に示すように、半導体基板１の上面から選択
的にエピタキシャル成長してｎ型エピタキシャル層４を
形成する。
を、図２０〜図２３を用いて説明する。まず、図２０に
示すように、高濃度ｎ型層２とその上の低濃度ｎ型層３
からなる半導体基板１を用意する。さらに、半導体基板
１の上面での所定領域にｐ型ドーパント６０を打ち込
む。このように予め半導体基板１の上面での所定領域の
表層部にｐ型ドーパント６０を導入しておいた半導体基
板１に対し、図２１に示すように、基板１の上に、ｐ型
ドーパントを含んだマスキング材５０を配置する。さら
に、図２２に示すように、半導体基板１の上面から選択
的にエピタキシャル成長してｎ型エピタキシャル層４を
形成する。
【００３７】選択エピ後に、熱処理を行って予め打ち込
んだｐ型ドーパント６０およびマスキング材５０に含ま
れているｐ型ドーパントを活性化してｐ型領域６１とす
る。その後に、図２３に示すように、半導体基板１の裏
面に電極（裏面電極）８を形成するとともに、半導体基
板１の上面を含めて金属電極５をｎ型エピタキシャル層
４とショットキー接触するように配置する。
んだｐ型ドーパント６０およびマスキング材５０に含ま
れているｐ型ドーパントを活性化してｐ型領域６１とす
る。その後に、図２３に示すように、半導体基板１の裏
面に電極（裏面電極）８を形成するとともに、半導体基
板１の上面を含めて金属電極５をｎ型エピタキシャル層
４とショットキー接触するように配置する。
【図１】 実施の形態におけるショットキーバリアダイ
オードの縦断面図。
オードの縦断面図。
【図２】 ショットキーバリアダイオードの平面図。
【図３】 ショットキーバリアダイオードの製造工程を
説明するための縦断面図。
説明するための縦断面図。
【図４】 ショットキーバリアダイオードの製造工程を
説明するための縦断面図。
説明するための縦断面図。
【図５】 ショットキーバリアダイオードの製造工程を
説明するための縦断面図。
説明するための縦断面図。
【図６】 ショットキーバリアダイオードの製造工程を
説明するための縦断面図。
説明するための縦断面図。
【図７】 ショットキーバリアダイオードの製造工程を
説明するための縦断面図。
説明するための縦断面図。
【図８】 別例のショットキーバリアダイオードの製造
工程を説明するための縦断面図。
工程を説明するための縦断面図。
【図９】 別例のショットキーバリアダイオードの製造
工程を説明するための縦断面図。
工程を説明するための縦断面図。
【図１０】 別例のショットキーバリアダイオードの縦
断面図。
断面図。
【図１１】 別例のショットキーバリアダイオードの縦
断面図。
断面図。
【図１２】 別例のショットキーバリアダイオードの縦
断面図。
断面図。
【図１３】 別例のショットキーバリアダイオードの平
面図。
面図。
【図１４】 別例のショットキーバリアダイオードの平
面図。
面図。
【図１５】 第２の実施の形態におけるショットキーバ
リアダイオードの製造工程を説明するための縦断面図。
リアダイオードの製造工程を説明するための縦断面図。
【図１６】 ショットキーバリアダイオードの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図１７】 ショットキーバリアダイオードの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図１８】 別例のショットキーバリアダイオードの製
造工程を説明するための縦断面図。
造工程を説明するための縦断面図。
【図１９】 別例のショットキーバリアダイオードの製
造工程を説明するための縦断面図。
造工程を説明するための縦断面図。
【図２０】 他の別例のショットキーバリアダイオード
の製造工程を説明するための縦断面図。
の製造工程を説明するための縦断面図。
【図２１】 ショットキーバリアダイオードの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図２２】 ショットキーバリアダイオードの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図２３】 ショットキーバリアダイオードの製造工程
を説明するための縦断面図。
を説明するための縦断面図。
【図２４】 従来のショットキーバリアダイオードの縦
断面図。
断面図。
１…半導体基板、２…高濃度ｎ型層、３…低濃度ｎ型
層、４…ｎ型エピタキシャル層、５…金属電極、６…ｐ
型領域、７…ガードリング用ｐ型領域、８…裏面電極、
１０…マスキング材、２０…ｎ型エピタキシャル層、３
０…ｎ型エピタキシャル層、４０…ｎ型エピタキシャル
層、５０…マスキング材、６１…ｐ型領域。
層、４…ｎ型エピタキシャル層、５…金属電極、６…ｐ
型領域、７…ガードリング用ｐ型領域、８…裏面電極、
１０…マスキング材、２０…ｎ型エピタキシャル層、３
０…ｎ型エピタキシャル層、４０…ｎ型エピタキシャル
層、５０…マスキング材、６１…ｐ型領域。
Claims (17)
- 【請求項１】 高濃度ｎ型層とその上の低濃度ｎ型層か
らなる半導体基板と、 前記半導体基板の下面にオーミック接触するように配置
された裏面電極と、 前記半導体基板の上面に選択的にエピタキシャル成長さ
せたｎ型エピタキシャル層と、 前記半導体基板の上面を含めて前記ｎ型エピタキシャル
層とショットキー接触するように配置された金属電極
と、を備えたことを特徴とする半導体装置。 - 【請求項２】 高濃度ｎ型層とその上の低濃度ｎ型層か
らなる半導体基板と、 前記半導体基板の下面にオーミック接触するように配置
された裏面電極と、 前記半導体基板の上面に選択的にエピタキシャル成長さ
せたｎ型エピタキシャル層と、 前記半導体基板の上面を含めて前記ｎ型エピタキシャル
層とショットキー接触するように配置された金属電極
と、 前記半導体基板の上面における前記選択的にエピタキシ
ャル成長させたｎ型エピタキシャル層の間での表層部に
形成されたｐ型領域と、を備えたことを特徴とする半導
体装置。 - 【請求項３】 高濃度ｎ型層とその上の低濃度ｎ型層か
らなる半導体基板と、 前記半導体基板の下面にオーミック接触するように配置
された裏面電極と、 前記半導体基板の上面に選択的にエピタキシャル成長さ
せたｎ型エピタキシャル層と、 前記半導体基板の上面を含めて前記ｎ型エピタキシャル
層とショットキー接触するように配置された金属電極
と、 前記半導体基板の上面における前記ｎ型エピタキシャル
層の形成領域よりも外側での表層部に形成されたガード
リング用ｐ型領域と、を備えたことを特徴とする半導体
装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体装置において、 前記選択的にエピタキシャル成長させたｎ型エピタキシ
ャル層の断面構造として、下部よりも上部が大きくなる
ようにしたことを特徴とする半導体装置。 - 【請求項５】 請求項１〜３のいずれか１項に記載の半
導体装置において、 前記選択的にエピタキシャル成長させたｎ型エピタキシ
ャル層は、その平面構造として、帯状のものを並設して
いることを特徴とする半導体装置。 - 【請求項６】 請求項１〜３のいずれか１項に記載の半
導体装置において、 前記選択的にエピタキシャル成長させたｎ型エピタキシ
ャル層は、その平面構造として、角形または円形のもの
を縦横に並べたことを特徴とする半導体装置。 - 【請求項７】 請求項１〜３のいずれか１項に記載の半
導体装置において、 前記選択的にエピタキシャル成長させたｎ型エピタキシ
ャル層は、その平面構造として、市松模様に配置してい
ることを特徴とする半導体装置。 - 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体装置において、 半導体基板の材料としてＳｉＣを用いたことを特徴とす
る半導体装置。 - 【請求項９】 高濃度ｎ型層とその上の低濃度ｎ型層か
らなる半導体基板における上面にマスキング材を配置
し、前記半導体基板の上面から選択的にエピタキシャル
成長してｎ型エピタキシャル層を形成する工程と、 前記半導体基板の上面からｐ型ドーパントのイオン注入
を行い、少なくとも半導体基板の上面における選択的に
エピタキシャル成長させたｎ型エピタキシャル層の間で
の表層部にｐ型領域を形成する工程と、 前記半導体基板の上面を含めて金属電極を前記ｎ型エピ
タキシャル層とショットキー接触するように配置する工
程と、を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項１０】 請求項９に記載の半導体装置の製造方
法において、 イオン注入の後に、ｎ型エピタキシャル層を所定の深さ
まで除去するようにしたことを特徴とする半導体装置の
製造方法。 - 【請求項１１】 請求項１０に記載の半導体装置の製造
方法において、 前記所定の深さとは、イオン注入によるイオンの打ち込
み深さよりも深いものであることを特徴とする半導体装
置の製造方法。 - 【請求項１２】 高濃度ｎ型層とその上の低濃度ｎ型層
からなる半導体基板における上面に、ｐ型ドーパントを
含んだマスキング材を配置する工程と、 前記半導体基板の上面から選択的にエピタキシャル成長
してｎ型エピタキシャル層を形成するとともに、前記マ
スキング材に含まれるｐ型ドーパントを活性化して少な
くとも半導体基板の上面における選択的にエピタキシャ
ル成長させたｎ型エピタキシャル層の間での表層部にｐ
型領域を形成する工程と、 前記半導体基板の上面を含めて金属電極を前記ｎ型エピ
タキシャル層とショットキー接触するように配置する工
程と、を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項１３】 請求項１２に記載の半導体装置の製造
方法において、 前記ｐ型ドーパントを含んだマスキング材は、高温で炭
化させたレジストであることを特徴とする半導体装置の
製造方法。 - 【請求項１４】 請求項１２に記載の半導体装置の製造
方法において、 選択的にエピタキシャル成長させた後、前記マスキング
材の上からｐ型ドーパントのイオン注入を行うととも
に、活性化熱処理を行うようにしたことを特徴とする半
導体装置の製造方法。 - 【請求項１５】 請求項１２に記載の半導体装置の製造
方法において、 予め半導体基板の上面での所定領域の表層部にｐ型ドー
パントを導入しておき、その半導体基板の上に前記マス
キング材を配置するようにしたことを特徴とする半導体
装置の製造方法。 - 【請求項１６】 請求項９または１２に記載の半導体装
置の製造方法において、 半導体基板の上面からｎ型エピタキシャル層を選択的に
エピタキシャル成長する際に、縦方向よりも横方向の方
が成長速度が大きくなるようにしたことを特徴とする半
導体装置の製造方法。 - 【請求項１７】 請求項９〜１６のいずれか１項に記載
の半導体装置の製造方法において、 半導体基板の材料としてＳｉＣを用いたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001088330A JP4831272B2 (ja) | 2001-03-26 | 2001-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001088330A JP4831272B2 (ja) | 2001-03-26 | 2001-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002289881A true JP2002289881A (ja) | 2002-10-04 |
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ID=18943442
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001088330A Expired - Fee Related JP4831272B2 (ja) | 2001-03-26 | 2001-03-26 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP4831272B2 (ja) |
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|---|---|---|---|---|
| JP2011210935A (ja) * | 2010-03-30 | 2011-10-20 | Shindengen Electric Mfg Co Ltd | ショットキーバリアダイオード |
| CN102339873A (zh) * | 2010-07-19 | 2012-02-01 | 三星电子株式会社 | 太阳能电池 |
| CN103915513A (zh) * | 2012-12-28 | 2014-07-09 | 茂迪股份有限公司 | 太阳能电池与太阳能电池模块 |
| JP2014192411A (ja) * | 2013-03-28 | 2014-10-06 | Toyohashi Univ Of Technology | 半導体発光素子およびその製造方法 |
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| KR101598512B1 (ko) * | 2014-08-27 | 2016-03-02 | 메이플세미컨덕터(주) | 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 및 그 제조방법 |
| DE102013114807B4 (de) | 2013-09-13 | 2022-10-13 | Hyundai Motor Company | Verfahren zum herstellen einer schottky-barrieren-diode |
Citations (5)
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| WO1998056043A1 (de) * | 1997-06-03 | 1998-12-10 | Daimlerchrysler Ag | Leistungshalbleiter-bauelement und verfahren zu dessen herstellung |
| JPH11251605A (ja) * | 1998-02-27 | 1999-09-17 | Hitachi Ltd | ショットキーバリア半導体装置 |
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| WO2001011693A1 (en) * | 1999-08-10 | 2001-02-15 | Rockwell Science Center, Llc | High power rectifier |
-
2001
- 2001-03-26 JP JP2001088330A patent/JP4831272B2/ja not_active Expired - Fee Related
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| CN103915513A (zh) * | 2012-12-28 | 2014-07-09 | 茂迪股份有限公司 | 太阳能电池与太阳能电池模块 |
| CN103915513B (zh) * | 2012-12-28 | 2016-07-27 | 茂迪股份有限公司 | 太阳能电池与太阳能电池模块 |
| JP2014192411A (ja) * | 2013-03-28 | 2014-10-06 | Toyohashi Univ Of Technology | 半導体発光素子およびその製造方法 |
| DE102013114807B4 (de) | 2013-09-13 | 2022-10-13 | Hyundai Motor Company | Verfahren zum herstellen einer schottky-barrieren-diode |
| KR101598512B1 (ko) * | 2014-08-27 | 2016-03-02 | 메이플세미컨덕터(주) | 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 및 그 제조방법 |
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|---|---|
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