KR101598512B1 - 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 및 그 제조방법 - Google Patents

에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 및 그 제조방법 Download PDF

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Abstract

본 발명의 일 측면에 따르면, (a) N+형 기판 위에 제1 N- 에피층이 형성되는 단계; (b) P+ 임플란트 형성용 마스크 패턴을 통하여 상부로부터 P+ 반도체 불순물 이온이 주입되어 상기 제1 N- 에피층의 상단 내부면에 일정 간격으로 복수의 P+정션용 오믹 콘택 패턴이 형성되는 단계; (c)상기 복수의 P+정션용 오믹 콘택 패턴이 형성된 제1 N- 에피층 상부에 일정 두께의 제2 N형 에피층을 성장시키는 단계; (d)상기 제2 N형 에피층을 에칭하여 사다리꼴 형상의 돌출 부분이 연이어 배열되는 에피 재성장 패턴을 형성하는 단계; 및 (e)상기 에피 재성장 패턴의 상부면을 따라 일정 두께의 쇼트키 금속 단자층을 형성하는 단계를 포함하는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법이 제공된다.

Description

에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 및 그 제조방법 {Junction barrier schottky diode having epi Re-growth pattern and method for producing same}
본 발명은 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 및 그 제조방법 기술에 관한 것이다.
쇼트키 다이오드(Schottky diode)는 반도체와 금속을 접합한 것으로서, 쇼트키 장벽을 제공하며 금속층과 도핑된 반도체층 사이에 생성되는 금속- 반도체 접합을 이용한다.
쇼트키 다이오드는, 온 상태로 유지시키고 전류가 순방향-바이어스 방향으로 흐르는 것을 허용하는 순방향 전압 상태는 작은 순방향 전압이 요구되며, 쇼트키 장벽은 일반적으로 p-n 다이오드보다 작은 커패시턴스(capacitance)를 가진다.
이러한 쇼트키 다이오드는 p-n 다이오드보다 높은 스위칭 속도를 가지나, 비교적 낮은 역방향 바이어스 전압 정격과 p-n 다이오드보다 높은 역방향 바이어스 누설 전류(leakage current)가 발생된다.
한편, 기존 쇼트키 다이오드 소자에 단점인 누설전류를 줄이기 위해 junction을 구현한 JBS(Junction Barrier Schottky '이하 JBS라 함')에 대한 많은 연구가 진행되고 있다.
도 1은 종래의 JBS 구조를 도시한 것이다.
도 1을 참조하면, N+ 기판(204) 상부에 N- 에피(EPI)층(203)이 형성된다.
N-에피(EPI)층(203) 상단의 내부면에 일정 간격으로 P+정션(junction)용 오믹 콘택 패턴(202)이 형성된다.
상기 오믹 콘택 패턴(202) 상부 및 나머지 N- 에피(EPI)층 상부에 쇼트키 금속 단자층(201)이 형성된다.
이러한 JBS Diode는 P+junction(202) 형성으로 인해 누설 전류는 감소하는 효과를 가지나 한편으로는 P+junction(202) 형성이 온 상태에서 전류 밀도를 감소하는 요인으로 작용하게 된다.
이러한 쇼트키 다이오드를 포함하는 반도체의 효율을 향상시키기 위해서는 턴-온 상태에서는 온 상태의 저항을 줄여서 온 상태의 전류 밀도를 높이고 턴-오프 상태에서는 높은 브레이크다운 전압을 가지도록 하는 기술이 요구된다.
본 발명과 관련된 종래 기술은 대한민국 등록 특허공보 제10-1233953호(쇼트키장치 및 형성방법)에 개시된다.
대한민국 등록특허공보 제10-1233953호(쇼트키장치 및 형성방법)
본 발명은 쇼트키 접속용 다이오드의 에피 재성장 패턴 구조에 의하여 온 상태의 전류량을 향상시키는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, (a) N+형 기판 위에 제1 N- 에피층이 형성되는 단계; (b) P+ 임플란트 형성용 마스크 패턴을 통하여 상부로부터 P+ 반도체 불순물 이온이 주입되어 상기 제1 N- 에피층의 상단 내부면에 일정 간격으로 복수의 P+정션용 오믹 콘택 패턴이 형성되는 단계; (c)상기 복수의 P+정션용 오믹 콘택 패턴이 형성된 제1 N- 에피층 상부에 일정 두께의 제2 N형 에피층을 성장시키는 단계; (d)상기 제2 N형 에피층을 에칭하여 사다리꼴 형상의 돌출 부분이 연이어 배열되는 에피 재성장 패턴을 형성하는 단계; 및 (e)상기 에피 재성장 패턴의 상부면을 따라 일정 두께의 쇼트키 금속 단자층을 형성하는 단계를 포함하는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법이 제공된다.
또한, 상기 (b)단계와 (c)단계 사이에 열처리 공정을 더 포함하는 것을 특징으로 한다.
또한, 상기 제2 N형 에피층은 상기 제1 N- 형 에피층보다 불순물의 농도가 더 높은 것을 특징으로 한다.
또한, 상기 (d)단계에서 상기 사다리꼴 형상의 짧은 윗변은 상기 복수의 P+정션용 오믹 콘택 패턴 사이의 간격과 같은 길이로 형성된 것을 특징으로 한다.
또한, 상기 (d)단계에서, 상기 사다리꼴 형상의 돌출부분이 연이어 배열되는 에피 재성장 패턴에서 상기 사다리꼴 형상이 맞닿는 골 부분이 각 P+정션용 오믹 콘택 패턴의 상부 중심에 위치되도록 형성되는 것을 특징으로 한다.
또한, 상기 (d)단계에서, 상기 사다리꼴 형상의 밑변 중 경사부의 하부에 위치한 밑변은 상기 P+정션용 오믹 콘택 패턴의 상부측 일단부와 부분적으로 겹치는 오버랩 구간이 포함되도록 형성되는 것을 특징으로 한다.
또한, 상기 제1 N- 에피층의 불순물 농도(DOSE)는 1.0E15~1.0E16이며, 상기 제2 N형 에피층의 불순물 농도(Does)는 1.0E16~1.0E17인 것을 특징으로 한다.
또한, 상기 P+정션용 오믹 콘택 패턴의 불순물 농도(DOSE)는 1.0E17~5.0E18이며 P+정션용 오믹 콘택 패턴 간의 간격은 5.0±0.5 ㎛로 형성되는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법
또한, 상기 쇼트키 단자 금속층은 Ti, TiW, Cr, Mo 중 하나 이상의 금속을 0.1~0.3um 두께로 증착시켜서 쇼트키 금속층을 형성시키고, 그 상부에 Si가 1% 포함된 Al-Si 금속을 3.0 ~ 4.0㎛ 두께로 증착시켜서 단자 금속층을 형성시키는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, N+형 기판 위에 형성된 제1 N- 에피층; 상기 제1 N- 에피층의 상단 내부면에 일정 간격으로 형성된 복수의 P+정션용 오믹 콘택 패턴; 상기 오믹 콘택 패턴이 형성된 제1 N- 에피층 상부에 사다리꼴 형상의 돌출부분이 연이어 배열되는 에피 재성장 패턴; 및 상기 에피 재성장 패턴의 상부면을 따라 일정 두께로 형성되는 쇼트키 금속 단자층; 을 포함하는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드가 제공된다.
또한, 상기 사다리꼴 형상의 짧은 윗변은 상기 복수의 P+정션용 오믹 콘택 패턴 사이의 간격과 같은 길이로 형성되며, 상기 사다리꼴 형상의 돌출부분이 연이어 배열되는 에피 재성장 패턴에서 상기 사다리꼴 형상이 맞닿는 골 부분은 상기 P+정션용 오믹 콘택 패턴의 각각 상부 중심에 위치되도록 형성되는 것을 특징으로 한다.
또한, 상기 사다리꼴 형상의 경사부의 경사각(θ)은 40 ~ 50°로 형성되는 것을 특징으로 한다.
또한, 상기 사다리꼴 형상의 밑변은 6.0±0.5㎛, 윗변은 5.0±0.5㎛, 높이는 0.5 ~ 2㎛로 형성되는 것을 특징으로 한다.
또한, 상기 사다리꼴 형상의 밑변 중 양 단부측의 0.5±0.2㎛ 구간은 상기 P+정션용 오믹 콘택 패턴의 상부측 일단부와 부분적으로 겹치도록 오버랩 구간으로 형성된 것을 특징으로 한다.
또한, 상기 P+정션용 오믹 콘택 패턴의 가로 폭은 3.0(±0.5)㎛이고 두께(h)는 0.3 ~ 0.7㎛로 형성되는 것을 특징으로 한다.
본 발명의 일 실시 예에 의하면, 접합장벽 쇼트키 다이오드에 쇼트키 접속용 에피 재성장 패턴 구조를 포함하는 것에 의하여 쇼트키 접촉 구조를 개선하여 온 상태 전류량을 향상시키는 효과를 가진다.
본 발명의 일 실시 예에 의하면, 접합장벽 쇼트키 다이오드에 쇼트키 접속용 에피 재성장 패턴 구조를 포함하는 것에 의하여 쇼트키 접촉 구조를 개선하여 역 바이어스 상태에서 누설전류를 감소시키는 효과를 가진다.
도 1은 종래의 JBS 구조를 도시한 것이다.
도 2, 3은 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드(JBS, Junction Barrier Schottky)의 구조를 도시한 것이다.
도 4 ~ 8은 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드(JBS, Junction Barrier Schottky)의 제조 공정을 도시한 것이다.
도 9는 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드의 온 바이어스 상태에서의 전류 특성을 그래프로 도시한 것이다.
도 10은 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드의 BV특성을 그래프로 도시한 것이다.
도 11은 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드의 누설전류(Leakage Current)특성을 그래프로 도시한 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.
그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도 2는 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드(JBS, Junction Barrier Schottky)의 구조를 도시한 것이다.
도 2를 참조하면, N+ 기판(14) 상부에 제1 N- 에피(EPI)층(13)이 형성된다.
제1 N-에피층(13) 상단에는 일정 간격으로 P+ 반도체 불순물이 제1 N- 에피층(13)의 내부면으로 주입되어 형성된 P+정션(junction)용 오믹 콘택 패턴(12)이 형성된다.
상기 P+정션(junction)용 오믹 콘택 패턴(12)과 오믹 콘택 패턴(12') 사이 공간의 제1 N-에피층 상부에는 사다리꼴 형상의 돌출부분이 연이어 배열되는 에피 재성장 패턴(20)이 형성된다.
본 발명의 일 실시 예에 따르면, 사다리꼴 형상의 돌출부분이 연이어 배열되는 에피 재성장 패턴에서 상기 사다리꼴 형상이 맞닿는 골 부분이 각 P+정션용 오믹 콘택 패턴(12)의 상부 중심에 위치되도록 형성된다.
또한, 에피 재성장 패턴(20)의 마루 부분에 해당하는 사다리꼴의 짧은 윗변은, 상기 P+정션용 오믹 콘택 패턴(12)과 오믹 콘택 패턴(12') 사이 간격과 같은 길이로 형성되며, 상기 사다리꼴의 밑변 중 경사부의 밑변은 상기 P+정션(junction)용 오믹 콘택 패턴(12)의 일단부와 부분적으로 겹치는 오버랩 구간(e)을 포함하도록 형성된다.
도 3은 본 발명의 일 실시 예에 따른 에피 재성장 패턴 구조의 형상을 도시한 것이다.
즉, 도 3을 참조하면 오버랩 구간(e)은 사다리꼴의 경사부에 해당하는 밑변으로서, 상기 P+정션용 오믹 콘택 패턴(12)의 일단부와 부분적으로 겹치도록 형성된다.
본 발명의 바람직한 실시 예에 따르면 에피 재성장 패턴(20)의 돌출된 사다리꼴 형상의 경사부의 경사각(θ)은 40 ~ 50°로 형성된다.
본 발명의 바람직한 구현 예에서는 상기 경사각을 45°로 형성하였다.
또한, 상기 에피 재성장 패턴(20)의 상부 면을 따라 사다리꼴 형상의 돌출부분이 연이어 배열되는 쇼트키 금속 단자층(11)이 형성된다.
본 발명의 일 실시 예에 따르면, 금속 단자층(11)은 P+형 오믹 콘택 패턴(12)과 오믹 콘택(ohmic contact)을 수행하여 P+junction 형성으로 인해 누설전류를 억제하는 기능을 수행한다.
한편, 순방향 바이어스 전압에서는 상기 쇼트키 금속 단자층(11)으로부터 제1 N-에피층(13)을 통하여 온 상태 전류가 흐르게 되는데, 본 발명의 일 실시 예에 따르면, 제1 N-에피층(13)이 에피 재성장 패턴(20)에 의하여 돌출부분이 상부로 확장되어 사다리꼴 형상의 접촉면적으로 접촉하게 되므로 도 1의 실시 예에 비하여 전체 접촉 면적이 넓어지게 되므로, 접촉저항이 적어져서 전체 전류량을 증가시키게 된다.
즉, 종래 플래너(Planer) 타입으로 형성된 도 1의 의한 쇼트키 전극층(201)은 온 상태 바이어스에서 오믹 콘택 패턴(202)이 접촉되지 않은 플래너 부분(62)에 해당하는 가로 부분이 N형 에피층(203)으로 전류 통로를 형성하게 되는 것이나, 본 발명의 일 실시 예에 따른 에피 재성장 패턴층을 포함하는 JBS에서는 상부로 돌출된 사다리꼴 형상의 에피 재성장 패턴의 경사면과 수평면을 통하여 전류 경로를 형성하게 되므로 경사면에 해당하는 길이 만큼 쇼트키 전극층(11)과 접촉 면적이 더 넓어지게 된다.
본 발명의 일 실시 예에 따르면 상기 에피 재성장 패턴(20)에 경사부는 약 45°로 형성된다.
경사부를 약 45°로 한정한 이유는, 다음 공정에서 쇼트키 금속 단자층(201) 형성시 일정한 0.3㎛ 두께로 균일하게 증착되어야 하는데, 상기 경사각이 50°보다 초과되면 증착 공정에서 상기 경사부에 증착되는 밀도가 고르지가 않게 증착될 수 있고, 이에 따라 두께가 불안정하게 되어 불량이 발생될 수 있다.
또한, 상기 경사각이 40°보다 적게 되면 접촉 면적이 줄어들게 되어 접촉저항을 줄이려는 목적 달성이 곤란해질 수 있다.
또한, 본 발명의 일 실시 예에서 상기 경사부의 밑변이, 상기 P+정션(junction)용 오믹 콘택 패턴(12)의 일단부와 부분적으로 겹치도록 형성한 것은 상기 재성장 에피 패턴(20)이 형성됨에 따라 경사부에 의하여 역 바이어스 상태에서 발생될 수 있는 누설전류를 방지하고 안정적인 정션 구성을 형성하기 위함이다.
본 발명의 일 실시 예에 따르면, 상기 사다리꼴 형상으로 연이어 배열되는 에피 재성장 패턴(20)의 P+정션용 오믹 콘택 패턴(12)과 사다리꼴의 양 단부측 오버랩 구간(e)은 0.5±0.2㎛으로 형성된다.
또한, 상기 사다리꼴 형상의 밑변(a)은 6.0±0.5㎛, 윗변(b)은 5.0±0.5㎛, 높이(h)는 0.5 ~ 2㎛로 형성된다.
또한, 본 발명의 일 실시 예에 따르면, 상기 P+정션(junction)용 오믹 콘택 패턴(12)의 가로 폭(f)은 3.0(±0.5)㎛이고 간격은 5.0(±0.5)㎛로 형성된다.
도 4 ~ 8은 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드(JBS, Junction Barrier Schottky)의 제조 공정을 도시한 것이다.
도 4는 제1 N- 에피층(113)이 형성되는 공정을 도시한 것이다.
도 4를 참조하면 N+ 기판(114) 상부에 제1 N- 에피층(113)이 형성된다.
본 발명의 일 실시 예에 따르면, N+ 기판(114)은 불순물 농도(DOSE)가 5.0E18이며, 330 ~ 380㎛ 두께로 형성된다.
또한, 제1 N- 에피층은 불순물 농도(DOSE) 1.0E15~1.0E16이며, 두께는 15 ~ 20㎛로 형성된다.
도 5는 P+정션(junction)용 오믹 콘택 패턴(112)을 형성하는 공정을 도시한 것이다.
먼저, P+ 임플란트 형성용 마스크 패턴(131)이 상기 제1 N-에피층(113) 상부에 형성된다.
P+ 임플란트 형성용 마스크 패턴(131)은 상기 제1 N- 에피층(113) 상부에 산화막층을 형성한 후, 포토 공정 및 산화막 에칭을 거친 후, 포토 레지스트를 제거하는 공정으로 형성된다.
도 5를 참조하면, 상기 P+ 임플란트 형성용 마스크 패턴(131)을 통하여 상부로부터 P+ 반도체 불순물 이온(301)이 주입되어 P+정션(junction)용 오믹 콘택 패턴(112)이 형성된다.
본 발명의 일 실시 예에 따르면, P+정션(junction)용 오믹 콘택 패턴(112)의 가로 폭(f)은 3.0 ±0.5 ㎛이고 간격은 5.0±0.5㎛로 형성된다.
또한, P+정션(junction)용 오믹 콘택 패턴(112)의 불순물 농도(DOSE)는 1.0E17~5.0E18이며 두께(h)는 0.3 ~ 0.7㎛로 형성된다.
P+ 반도체 불순물 이온 주입공정이 완료되어 제1 N- 에피층(113) 상부에 P+정션용 오믹 콘택 패턴(112)이 형성된 후에는, 불순물 활성화 열처리 (activation anneal) 단계가 700~ 900? 온도에서 수행된다.
불순물 활성화 열처리 공정(activation anneal)을 통하여, 결정립 계면의 경계면 특성을 향상하고 결정 내부에서 활성화되는 불순물의 농도를 증가시켜서 전체적인 저항을 감소시키게 된다.
불순물 활성화 열처리 공정(activation anneal)이 완료되면, 상기 P+ 임플란트 형성용 마스크 패턴(131)을 제거한다.
도 6은 에피 재성장 패턴 형성을 위하여 제2 에피층이 형성되는 공정을 도시한 것이다.
도 6을 참조하면, P+정션용 오믹 콘택 패턴(112)이 형성된 제1 N- 에피층(113) 상부에 전체적으로 0.5 ~ 2.0 ㎛두께의 제2 N형 에피층(121)이 형성된다.
상기 제2 N형 에피층(121)은 상기 제1 N-에피층(113) 보다 불순물의 농도가 약간 높게 형성된다.
본 발명의 일 실시 예에 따르면, 상기 제2 N형 에피층(121)의 불순물 농도(Does)는 1.0E16~1.0E17이며 두께는 0.5~2.0㎛로 형성된다.
본 발명의 바람직한 구현 예에서는 상기 제2 N형 에피층(121)의 불순물 농도(Does)는 5.0E16이며 두께는 0.5㎛로 형성되었다.
P+정션(junction)용 오믹 콘택 패턴(112)이 형성된 제1 N- 에피(EPI)층(113) 상부 전체에 일정 두께로 제2 N형 에피층이 형성된 후에는 리소그라피 공정 등을 거쳐서 에피 재성장 패턴을 형성시킨다.
도 7은 에피 재성장 패턴을 형성시키는 단계를 도시한 것이다.
에피 재성장 패턴을 형성시키는 단계에서는 먼저, 상기 제2 N형 에피(EPI)층 위에 에피 재성장 패턴에 따라 식각될 부분과 구분되도록 산화막 패턴을 형성시킨 후, 드라이 에칭(dry etching) 방식으로 에칭을 수행하여 에피 재성장 패턴(120)을 형성시킨다.
에피 재성장 패턴의 형상 및 특징은 앞서 도 2 내지 3에서 설명되었다.
에피 재성장 패턴(120)의 형성이 완료되면 남아있는 산화막을 모두 제거하는 공정이 수행된다.
도 8은 에피 재성장 패턴(120) 상부에 쇼트키 단자 금속층이 형성되는 단계를 도시한 것이다.
쇼트키 단자 금속층은 먼저 쇼트키 금속층을 형성하고, 쇼트키 금속층 상부에 단자 금속층을 증착시켜서 형성된다.
먼저, 쇼트키 금속층은 Ti, TiW, Cr, Mo 중 하나 이상의 금속을 0.1~0.3um 두께로 증착시켜서 쇼트키 금속층을 형성시키고, 그 상부에 Si가 1% 포함된 Al-Si 금속을 3.0 ~ 4.0㎛ 두께로 증착시켜서 단자 금속층을 형성시킨다.
본 발명의 바람직한 실시 예에서는 Ti 물질로 0.3um 두께로 증착킨 후에, 그 상부에 Si가 1% 포함된 Al-Si 금속을 4.0㎛ 두께로 증착시켜서 쇼트키 단자 금속층이 형성된다.
도 9는 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드의 온 바이어스 상태에서의 전류 특성을 그래프로 도시한 것이다.
도 9를 참조하면 온 바이어스 상태에서 종래의 JBS와 종래의 JBS에 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 JBS의 전류를 비교한바, 1.5V의 전압이 가해졌을 때, 종래 JBS의 On-Current는 4.936e-6 A이나, 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 JBS는 7.205e-6 A로 측정되었다.
즉, 1.5V의 전압에서의 On-Current는 45% 이상 증가된 것을 나타내며, 나타내며 전체적으로 On-Current가 증가된 것을 알 수 있다.
도 10은 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드의 BV특성을 그래프로 도시한 것이다.
도 10을 참조하면, 종래의 JBS는 BV전압은 2195.09V이나, 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 JBS의 BV전압은 2211.95V로 전체적으로 동일하거나, 약간 상승된 것으로 나타난다(도 10은 1,700V 급 JBS Diode Device (Active Cell) Simulation 자료임).
Epi. Re-Growth 영역의 추가로 인해 Drift 영역의 길이가 증가한 것과 같은 효과로 인해 Breakdown voltage가 증가될 수 있으나, Epi. Re-Growth 영역은 드리프트 영역(제1 에피층) 보다 상대적으로 높은 doping 농도로 인해 BV 전압을 동일하거나 약간 상승한 것으로 나타난다.
도 11은 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드의 누설전류(Leakage Current)특성을 그래프로 도시한 것이다.
도 11을 참조하면, 2000V에서 종래 JBS의 누설전류는 1.039e-10Log A로 측정되었으나, 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 JBS에서의 누설전류는 8.057e-11Log A로 측정되었다.
따라서, 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 JBS는 종래 JBS에 비하여 전체적으로 약 22%의 누설전류(Leakage Current) 감소 효과를 가지는 것으로 측정되었다.
이는 본 발명의 일 실시 예에 따르면, N-Drift 영역에 비해 상대적으로 높은 Doping 농도를 가진 Epi. Re-Growth 영역과 SBD 영역에 비해 Cathode와 가까운 P-Barrier 거리로 인해 전계가 P-Barrier에 집중되면서 SBD 영역의 Barrier Lowering 현상이 누설전류 감소의 요인의 하나로 작용한 것으로 보인다.
따라서, 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드는 종래의 기술에 비하여 동일한 BV를 유지하면서 순방향 상태 바이어스에서 온 상태 바이어스에서 전류량을 증가할 수 있는 효과를 가진다.
또한, 본 발명의 일 실시 예에 따른 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드는 종래의 기술에 비하여 동일한 BV를 유지하면서 역방향 상태 바이어스에서 누설전류를 줄일 수 있는 효과를 가진다.
본 발명의 일 실시 예에서는 제1형 반도체를 N형 반도체, 제2형 반도체를 P형 반도체로 정의하여 설명되었으나, 제2형 반도체를 N형 반도체, 제1형 반도체를 P형 반도체로 적용하여도 동일한 효과를 가지므로 서로 바꾸어서 적용될 수 있다.
즉, 상기 N형과 P형 반도체를 서로 바꾸어서 적용하는 것은 균등범위에 속하는 기술이다.
11, 201: 쇼트키 금속 단자층
12, 112, 202: P+ 정션용 오믹 콘택 패턴
13, 113, 203: N- 에피층
14, 114, 204: N+ 기판
20, 120: 에피 재성장 패턴

Claims (15)

  1. (a) N+형 기판 위에 제1 N- 에피층이 형성되는 단계;
    (b) P+ 임플란트 형성용 마스크 패턴을 통하여 상부로부터 P+ 반도체 불순물 이온이 주입되어 상기 제1 N- 에피층의 상단 내부면에 일정 간격으로 복수의 P+정션용 오믹 콘택 패턴이 형성되는 단계;
    (c) 상기 복수의 P+정션용 오믹 콘택 패턴이 형성된 제1 N- 에피층 상부에 일정 두께의 제2 N형 에피층을 성장시키는 단계;
    (d) 상기 제2 N형 에피층을 에칭하여 사다리꼴 형상의 돌출부분이 연이어 배열되는 에피 재성장 패턴을 형성하는 단계; 및
    (e) 상기 에피 재성장 패턴의 상부면을 따라 일정 두께의 쇼트키 금속 단자층을 형성하는 단계를 포함하는 것을 특징으로 하되,
    상기 제2 N형 에피층은 상기 제1 N- 형 에피층보다 불순물의 농도가 더 높은 것을 특징으로 하며,
    상기 (d)단계에서, 상기 사다리꼴 형상의 경사부의 경사각(θ)은 40 ~ 50°로 형성되고,
    상기 사다리꼴 형상의 밑변 중 경사부의 하부에 위치한 밑변은 상기 P+정션용 오믹 콘택 패턴의 상부측 일단부와 부분적으로 겹치는 오버랩 구간이 포함되도록 형성되는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법
  2. 제1 항에 있어서,
    상기 (b) 단계와 상기 (c) 단계 사이에 열처리 공정을 더 포함하는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법
  3. 삭제
  4. 제 1항에 있어서,
    상기 (d)단계에서 상기 사다리꼴 형상의 짧은 윗변은 상기 복수의 P+정션용 오믹 콘택 패턴 사이의 간격과 같은 길이로 형성된 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법
  5. 제1 항에 있어서,
    상기 (d)단계에서, 상기 사다리꼴 형상의 돌출부분이 연이어 배열되는 재성장 에피 패턴에서 상기 사다리꼴 형상이 맞닿는 골 부분이 각 P+정션용 오믹 콘택 패턴의 상부 중심에 위치되도록 형성되는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법
  6. 삭제
  7. 제1 항에 있어서,
    상기 제1 N- 에피층의 불순물 농도(DOSE)는 1.0E15~1.0E16이며, 상기 제2 N형 에피층의 불순물 농도(Does)는 1.0E16~1.0E17인 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법
  8. 제1 항에 있어서,
    상기 (b) 단계에서,
    상기 P+정션용 오믹 콘택 패턴의 불순물 농도(DOSE)는 1.0E17~5.0E18이며 상기 P+정션용 오믹 콘택 패턴 간의 간격은 5.0±0.5㎛로 형성되는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법
  9. 제5 항에 있어서,
    상기 쇼트키 금속 단자층은 Ti, TiW, Cr, Mo 중 하나 이상의 금속을 0.1~0.3um 두께로 증착시켜서 쇼트키 금속층을 형성시키고, 그 상부에 Si가 1% 포함된 Al-Si 금속을 3.0 ~ 4.0㎛ 두께로 증착시켜서 단자 금속층을 형성시키는 것을 특징으로 하는 에피 재성장 패턴을 포함한 접합장벽 쇼트키 다이오드 제조방법
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