JP2019531601A - 改善された閾値電圧制御を有するトレンチ垂直ｊｆｅｔ - Google Patents

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Abstract

【解決手段】トレンチＪＦＥＴは、第１のドーピング型の基板の上面内へトレンチをエッチングしてメサを形成することにより形成することができる。前記基板は、裏面ドレイン層と、中間ドリフト層と、上面ソース層とからなる。エッチングはソース層を通過し、部分的にドリフト層に達する。ゲート領域は、第２の型のドーピングを用いてトレンチの側面と底部に形成される。垂直チャネル領域は、第１の型のドーピングを用いた角度付き埋込を通じてゲート垂直部分の後に形成され、改善された閾値電圧制御を提供する。任意選択で、基板は、ドリフト層とソース層との間に低濃度にドープされたチャネル層を含んでよく、それによりメサは、前記埋込された垂直チャネル領域とより強く対比する低濃度にドープされたチャネル領域を含むようになる。【選択図】 図８

Description

本出願は、２０１６年９月９日に出願された「改善された閾値電圧制御を有するトレンチ垂直ＪＦＥＴ」と題する米国特許出願第１５／２６０，５４８号に基づく優先権を主張するものであり、当該米国特許出願第１５／２６０，５４８号は、２０１５年３月１０日に出願された「改善された閾値電圧制御を有するトレンチ垂直ＪＦＥＴ」と題する米国特許出願第１４／６４２，９３６号の一部継続出願である。これら両出願は、この参照によりその全体が本明細書に組み込まれる。
本開示は、大電流高電圧半導体デバイスの分野についてのものである。例えば、高電圧ノーマリーオン及びノーマリーオフ垂直接合型電界効果トランジスタ（ｖｅｒｔｉｃａｌ ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ：ＶＪＦＥＴｓ）およびその製造方法を開示する。
炭化ケイ素（ＳｉＣ）および窒化ガリウム（ＧａＮ）などの材料から作られる垂直接合型電界効果トランジスタ（ＪＦＥＴｓ）は、力率補正（ＰＦＣ）デバイス、ＤＣ−ＤＣコンバータ、ＤＣ−ＡＣインバータ、及びモータ駆動などの電力回路において有用である。垂直ＪＦＥＴデバイスは、アクティブセル領域と終端領域とを含み得る。
トレンチＪＦＥＴｓは、第１のドーピング型の基板上面にトレンチをエッチングすることによって形成することができる。基板は、裏面ドレイン層と、中間ドリフト層と、上面ソース層とからなる。メサはトレンチ間に生ずる。前記エッチングは、ソース層を貫通し、ドリフト層内に部分的に延伸し得る。ゲート領域は、第２の型のドーピングを用いてトレンチの側面と底部に形成される。垂直チャネル領域は、第１の型のドーピングを用いた角度付き埋込を通じてゲート垂直部分の後に形成され、改善された閾値電圧制御を提供する。任意選択で、基板は、前記ドリフト層とソース層との間に低濃度にドープされたチャネル領域を含むことができ、メサが、前記埋込みされた垂直チャネル領域とより強く対比する低濃度にドープされたチャネル領域を含むようになっている。前記基板は、ＳｉＣ、ＧａＮ、および／またはその他の半導体材料から作られてよい。
この概要は、以下の詳細な説明においてさらに説明する概念の抜粋を簡略化した形で紹介するために提供するものである。この概要は、請求項に記載の対象の主要な特徴又は本質的な特徴を特定することを意図したものでも、請求項に記載の対象の範囲を限定するために用いられることを意図したものでもない。さらに、請求項に記載の対象は、本開示のいずれかの部分に記述されているいずれか又は全ての欠点を解決する限定に制限されるものではない。
上記概要及び以下の詳細な説明は添付の図面と併せて読むとさらに理解される。本発明を説明するため、本発明の例示的な実施形態を図面に示す。しかしながら、本発明は、開示されるその特定の方法、構成、およびデバイスに限定されない。
図１は、角度付き埋込されたゲートを有する先行技術のトレンチＪＦＥＴの垂直断面図を示す。 図２は、角度付き埋込されたチャネル領域を有するトレンチＪＦＥＴの一実施形態の垂直断面図を示す。 図３及び図４は、製造中の図２に示すトレンチＪＦＥＴの実施形態の垂直断面図を示す。 図３及び図４は、製造中の図２に示すトレンチＪＦＥＴの実施形態の垂直断面図を示す。 図５は、従来技術および本明細書に開示する技術について、メサ幅の変化に対する閾値電圧の変動を比較するチャートである。 図６は、図４の断面Ｂ−Ｂ'に沿ったドーピング濃度プロファイルの一例のグラフである。 図７は、短い垂直チャネル領域を有する代替のトレンチＪＦＥＴの垂直断面図である。 図８は、メサの基部でゲート領域周囲を覆うチャネル領域を有する代替のトレンチＪＦＥＴの垂直断面図である。 図９は、メサの基部およびトレンチの底部でゲート領域を包み込むチャネル領域を有する別の代替のトレンチＪＦＥＴの垂直断面図である。
本発明は、本開示の一部を形成する添付の図面および実施例に関連してなされる以下の詳細な説明を参照することにより、より容易に理解され得る。本発明は、本明細書に記載および／または示される特定のデバイス、方法、用途、条件またはパラメータに限定されるものではなく、また、本明細書で使用される用語は、特定の実施形態をただ例示として説明することを目的とするものであり、請求項に記載した発明を限定することを意図するものではないことを理解されたい。また、本明細書で使用される場合、添付の特許請求の範囲を含み、文脈において明確に指示しない限り、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、複数形を含み、特定の数値への言及は少なくともその特定の値を含む。本明細書で使用される「複数」という用語は、１より大きいことを意味する。値の範囲が表されている場合、別の一実施形態には、ある特定の値からおよび／またはその他の特定の値までが含まれる。同様に、値が先行詞「約」を用いて近似値として表されている場合、その特定の値は、別の一実施形態を形成することを理解されたい。すべての範囲は包括的で組み合わせ可能である。
明確化のため本明細書の別々の実施形態の内容において説明する本発明の所定の特徴は、単一の実施形態において組み合わせて提供することもできることを理解されたい。逆に、簡潔化のため単一の実施形態の内容において説明する本発明の様々な特徴は、別々または任意の部分的組み合わせにおいて提供することもできる。さらに、範囲で示す値の参照には、その範囲内の各々および全ての値が含まれる。
トレンチＪＦＥＴは、第１のドーピング型の基板の上面にトレンチをエッチングすることによって形成することができる。基板は、裏面ドレイン層と、中間ドリフト層と、上面ソース層とからなる。メサはトレンチ間に生ずる。エッチングはソース層を貫通し、ドリフト層内に部分的に延伸してもよい。ゲート領域は、第２の型のドーピングを用いてトレンチの側面と底部に形成される。垂直チャネル領域は、第１の型のドーピングを用いた角度付き埋込を通じてゲート垂直部分の後に形成され、改善された閾値電圧制御を提供する。任意選択で、基板は、前記ドリフト層とソース層との間に低濃度にドープされたチャネル領域を含むことができ、それによりメサが、前記埋め込まれた垂直チャネル領域とより強く対比する低濃度にドープされたチャネル領域を含むようになっている。基板は、ＳｉＣ、ＧａＮ、および／またはその他の半導体材料から作られてよい。
図１は、例示的な従来技術のトレンチＪＦＥＴの垂直断面図である。このようなデバイスは一般的に、基板１５０とドリフト層１４０とを含む多重エピタキシャル層構造を有し、所望の阻止電圧に耐える第１の型のドーピング（ｎまたはｐ）でドープされている。ドリフト層の頂部にはチャネル層１３０があり、これは通常第１の型のドーピングでドリフト層よりもより高濃度にドープされている。最上層１０１は、第１の型のドーピングで高濃度にドープされたソース領域である。トレンチは、ソース１０１を貫通し、チャネル層１３０内へエッチングされるが、当該チャネル層１３０を貫通していない。これらトレンチの底部および側壁は、それぞれ垂直および角度付き埋込１０３を用いて埋め込まれ、ゲート領域１０２を形成する。ゲートのドーピング型は、ソース、チャネル、ドリフトおよび基板領域のドーピング型とは反対である。実際には、コンタクト（図示せず）は、ソース領域１０１に対して作られたソースコンタクトと、基板領域１５０の底部に対して作られたドレインコンタクトと、ゲート領域１０２に作られたゲートコンタクトとを含む。
このようなＪＦＥＴの閾値電圧は、ゲート領域１０２間にあるチャネル領域を空乏化するためのゲートとソース間における印加に必要な電圧差によって設定される。したがって、それは、チャネル層１３０のドーピング、および、ゲート領域１０２間の空間を決定するエッジングされたトレンチの幅に大きく依存する。実際には、これらの要因により、ドーピングレベルと領域１０２間の空間の積である、隣接するゲート領域１０２間に存在する電荷に大きな変動が生じる。すると、これによりデバイス閾値電圧に大きな変動が生じる。これは、部分的には、エピタキシャル層成長で可能な制御レベルが限られているためにドーピングレベルが大きく変動する場合があるという事実による。±１０％〜２０％の変動は一般的である。ゲート領域１０２間の間隔もまた、フォトリソグラフィおよびトレンチ間のメサのエッチングプロファイルの変動によって変動する。このような変動は、高度な機器を使用しない場合、数０．１μｍになる可能性がある。
図２は、角度付き埋込された垂直チャネル領域を有する例示的なトレンチＪＦＥＴの垂直断面図である。デバイス閾値電圧はゲート領域２０２間に存在する電荷によって決定されるため、この構造はこの電荷を正確に制御するように工夫されている。これは、エピタキシャル構造を変え、角度付き埋込を用いてチャネルをドープすることによって達成される。図１に示したデバイスと同様に、図２のＪＦＥＴは基板２５０の頂部にドリフト領域２４０を有する。ドリフト領域２４０からの立ち上がりはアクティブセルのメサである。Ａｔｏｐ ｔｈｅ ｍｅｓａｓ ｉｓ ｓｏｕｒｃｅ ｌａｙｅｒ ２０１．メサの頂部はソース層２０１である。基板２５０、ドリフト２４０、およびソース２０１は、第１の型のドーピングでドープされている。図２〜図４では、これらの領域およびチャネル領域がｎ型である第１の型のドーピングを伴う状態で示され、またゲート領域のための第２の型のドーピング型がｐ型として示され、それらの構造がＮＰＮデバイスを形成するようになっている。実際には、前記ドーピング型は、ＰＮＰデバイスを形成する同一の構造を用いるため切り替えることができる。
図２には、トレンチが、ソース層２０１を通じ低濃度にドープされたチャネルコア層２３０を貫通しドリフト層２４０内に至るまでエッチングされていることが示されている。したがって、図１のチャネル層１３０と比較して、図２のチャネルコア層２３０はトレンチよりも浅い。チャネルコア層２３０は、その電荷を最小限にするためにできるだけ低濃度にドープされている。チャネルコア層２３０は第１のドーピング型でドープされている。例えば、１２００Ｖ ＳｉＣ ＪＦＥＴの場合、１ｅ１５ｃｍ−３のチャネルコア層ドーピングと共に１ｅ１６ｃｍ−３のドリフト層ドーピングを使用することが可能である。対照的に、非常に高い電圧のＪＦＥＴを形成するために、ドリフトおよびチャネルコア層２３０の両方に対して１ｅ１５ｃｍ−３のドーピングレベルの使用を必要としてもよく、その場合、ドリフト２４０およびチャネルコア層２３０は、同義語であってよい。
前記トレンチの底部および側壁は、垂直および角度付き埋込２０３を用いて埋込され、ゲート領域２０２を形成する。ゲートのドーピング型は、ソース領域、チャネル領域、ドリフト領域、および基板領域のドーピング型とは反対の第２の型（ｐまたはｎ）である。
次いで、垂直チャネル領域２０５を方向２０４に沿って角度付き埋込することができる。垂直チャネルのドーピング型は、第１のドーピング型、すなわちソースと同じドーピング型であってゲートのドーピング型とは反対のドーピング型である。この埋込はゲート側壁埋込よりも深い埋込を達成するため高エネルギーで行われてよい。故に、垂直チャネル領域２０５は、ゲート領域２０２を形成した後に形成することができる。
実際には、コンタクト（図示せず）は、ソース領域２０１に作られるソースコンタクトと、基板領域２５０の底部に作られるドレインコンタクトと、およびゲート領域２０２に作られるゲートコンタクトとを含む。
ゲート領域２０２間の電荷は、デバイス閾値電圧を決定する電荷ポケット２０５によって制御される。領域２３０におけるバックグラウンド電荷の寄与は、その低濃度のドーピングレベルにより最小化され、故に、閾値に有意な影響を与えない。一例として、ゲート領域２０２間のチャネルコア領域２３０の電荷寄与は、ポケット２０５内に存在する電荷の５％未満となるようにすることができる。したがって、このような場合、領域２３０のドーピングレベルに２０％程度の変動があったとしても、その変動は、ゲート領域２０２間の全電荷中１％未満の影響しか及ぼさず、そのため有意な閾値変動を引き起こさないこととなる。同様に、トレンチを形成するのに使用されるフォトリソグラフィおよびエッチングプロセスがゲート領域２０２間におけるメサ幅に著しい変動をもたらすとしても、これは層２３０が寄与する電荷にのみ変動をもたらすこととなる。同様に、この影響は非常に小さくなり得る。トレンチ側壁に対するゲート領域２０２及び埋込チャネルポケット２０５の深さは埋込角度およびエネルギーによって正確に決定され、それは３％より高い精度で制御することができるため、メサ幅（すなわち、トレンチ領域間の幅）が変化する場合であっても、ゲート領域２０２間の電荷は実質的に不変である。これらの手段によって、基本的にフォトリソグラフィおよびエッチングプロセスの変動から生じるエピタキシャル層のドーピング変動およびメサ幅の変動の両方の影響が打ち消される。
例えば、１２００ＶのＳｉＣ ＪＦＥＴを形成するために、ドーピングについて、１ｅ１５ｃｍ−３でのチャネルコア層ドーピング及び２ｅ１９ｃｍ−３でのソース領域ドーピングと共に、１ｅ１６ｃｍ−３のドリフト層ドーピングが用いられてよい。メサの幅が１μｍの場合、チャネル層の電荷は以下の通りである。
１ｅ１５＊１μｍ＝１ｅ１１ｃｍ−２
垂直チャネル埋込電荷ポケットは、所望の閾値に依存する。典型的な数は、幅０．２μｍの２つの領域の各々に対して１ｅ１７ｃｍ−３のドーピングであってよい。各側におけるこれらの電荷ポケットの１つを用い、ポケット中の総電荷は以下の通りである。
２＊１ｅ１７ｃｍ−３＊０．２μｍ＝４ｅ１２ｃｍ−２
すなわち、埋込チャネル領域にはチャネルコア層よりも４０倍多い電荷が存在することになる。したがって、埋込電荷が電圧閾値効果を制する。
図３および図４は、図２のトレンチＪＦＥＴの製造中の異なる時点での垂直断面図である。図３では、低濃度にドープされたチャネル層２３０を貫通するトレンチがエッチングされた後、ゲート埋込２０３が適用されている。前記埋込はハードマスキング層３１０と共に適所に行われる。ハードマスキング層３１０は、酸化物、金属、またはその両方を含み得る。ゲート埋込する不純物（ｄｏｐａｎｔ）はソースと反対の極性であるため、このハードマスキング層３１０は、また、標準的な垂直ＪＦＥＴプロセスの場合のように、ゲート埋込がソース領域２０１を逆ドーピングするのを防止するのに使用される。ゲート埋込２０３には角度αでの埋込が含まれる。角度αは、トレンチ深さ、ハードマスキング層３１０の厚さ、およびトレンチ幅の最低の場合の評価に基づいて選択される。これにより、角度付き埋込ビームが隣接するメサによって遮られないようになる。埋込エネルギーおよび電荷は、空乏領域のゲート側に供給する十分な電荷が確実にあるように設定されて、前記デバイスのゲート−ソース間最大電圧定格を十分に上回るゲート−ソース間降伏を支持する。底部でゲート不純物２０２は、例えば、ゲート埋込２０３に垂直またはそれより小さな勾配の埋込を含むことによって、側壁よりも深く配置され、側壁よりも高いレベルにドープされる。前記トレンチの底部で不純物レベルが高いことは、ゲートコンタクトが通常作られる位置であるために、有用である。
図４では、ハードマスキング層３１０が除去され、次いでチャネル埋込２０４が角度βで行われる。実際には、チャネル埋込２０４は、ハードマスキング３１０と共に適所に行うことができる。しかしながら、最初にハードマスキング層３１０を除去することで、チャネル埋込２０４をより大きな角度βで適用することが可能となる。これにより、非常に高い埋込エネルギーを用いることなく、より容易に電荷ポケット２０５をゲートよりも深く配置することができる。
図４には示していないが、チャネル埋込中、デバイスの端部領域、例えば終端領域は、オン状態で電流伝導が起こるアクティブＪＦＥＴセル以外のいかなる領域にも影響を及ぼさないように、チャネル埋込２０４から遮蔽する必要がある場合がある。
図４の構造は、側壁に沿ったチャネル埋込の所望の深さがゲート領域の深さに近いことを示している。実際には、それはわずかに浅く又は深くてよい。それは、浅すぎると、オン抵抗が高くなるがオフ状態でのブロッキングが良くなり、一方、深くなると逆の振る舞いをする。このチャネル埋込を深くして、それがゲート領域３０２をその側面と底部の両方に沿って包み込むようにすることもできる。その場合、阻止能力の低下はドリフト領域２４０のドーピングを減少させることによって補われるはずであり、それにより目標降伏定格を依然として満たし得る。
エピタキシャル厚さ及びトレンチエッジ深さ制御のプロセスにおける通常の変動のため、チャネル層２３０を可能な限り低濃度にドープし、その深さを減少させるようにチャネル層２３０を修正することが一般的に好ましく（しかし常にではない）、それにより、前記トレンチがそれを貫通するようエッチングされることとなる。より高い阻止電圧（例えば、４Ｈ−ＳｉＣに対して３３００Ｖを超える）では、ドリフト領域のドーピングは、チャネル層２３０のドーピングがドリフト層のドーピングと同等となる十分低い濃度のものであってよい
図５は、埋込、エピタキシャル成長およびメサ幅パラメータの変動を伴う閾値電圧制御の精度結果を示す。線は、その他のすべてのパラメータを一定に保持したときのメサ幅の変動に対する感度を示している。線を取り囲む影領域はエピタキシャル層ドーピング及び埋込制御の変動から生じる追加の変動を示している。
本明細書に記載のトレンチＪＦＥＴの幾何学的形状は大きく異なり得る。例えば、図２、図３、及び図４において、ソース領域２０１の典型的な垂直方向の厚さは０．１〜１μｍであってよく、ソース領域２０１を超えるトレンチの深さは０．５〜３μｍの範囲内であってよい。メサ及びトレンチの幅は一般的に例えば０．３〜２μｍであってよい。トレンチ底部の下に延伸するｐ＋ゲート領域２０２は一般的に０．２〜２μｍ延伸し得る。チャネル埋込領域２０５は、ｐ＋ゲート領域２０２を超えて、例えば０．１〜０．５μｍ延伸してもよい。所望の動作特性に応じて、当然、他の形状も可能である。
メサコアのｎ−領域２３０の幾何学的形状およびドーピングは、図２、図３、及び図４に示すもののようにトレンチＪＦＥＴの動作に影響を与える。閾値電圧の制御を最適化するために、領域２３０のドーピングレベルはドリフト領域２４０および埋込チャネル領域２０５のドーピングレベルよりも十分に低くすべきである。例えば、領域２３０のドーピングレベルは、ドリフト領域２４０のドーピングレベルよりも少なくとも１０倍低く、埋込チャネル２０５のピーク濃度よりも１０〜１００倍低くてよい。例えば、６５０Ｖのノーマリー・オン・デバイスの場合、ドリフト領域２４０は２ｅ１６〜３ｅ１６ｃｍ−３の範囲でドープされてよく、またｎ−領域２３０は１ｅ１５ｃｍ−３でドープされてよく、一方、埋込チャネル領域２０５のピーク濃度は４ｅ１７〜４ｅ１８ｃｍ−３の間であってよい。領域２３０におけるドーピングのレベルが非常に低いために、メサ幅の変動は、メサ領域内の正味のＮ電荷にほとんど影響を及ぼさず、これにより閾値電圧（Ｖｔｈ）がこのようなプロセス変動に対して不変となる。
ノーマリーオンＪＦＥＴの形成において、チャネルピーク濃度は非常に高く、例えば４ｅ１７〜４ｅ１８ｃｍ−３である。このようなデバイスを完全にターン・オフするためにゲート−ソース間電圧Ｖｇｓ＝−１５Ｖ〜−２０Ｖが必要となる場合があるため、例えば少なくとも３０〜４０Ｖのゲート−ソース間降伏電圧を有する必要があってもよく、それによりこのような逆バイアスを実際には低いリーク電流で印加することができる。このために、Ｐゲート側壁濃度を低減してもよく、またチャネル埋込２０５のピークを前記接合部から離間させてメサ領域内により深く入れてもよい。これにより、より高い降伏電圧を伴う傾斜接合部が形成される。実際には、このデバイスでは同様にソース領域２０１もｐゲートとの接合部付近の下部分が段階的接合部を形成するようにドープされている。
図６は、図４の断面Ｂ−Ｂ'に沿ったドーピングプロファイルの一例を示す。図４の領域２０２内の断面線Ｂ−Ｂ'の部分に対応するグラフ上の点Ｂと６５０との間のｐゲート領域において、不純物濃度は例えば２ｅ１８〜５ｅ１８ｃｍ−３であってよい。図６の点６５０と６５２間の領域に対応する図４の埋込チャネル領域２０５に入ると、濃度は下降し、点６５４でｎ型に替わり、それから、図４の領域２３０に対応するメサの中心の点Ｂ'で見られる低い値への再下降の前に、点６５４のピークまで上昇する。チャネル２０５の点６５４でピークｎ型濃度は、例えば、Ｂ'でのそれより１０〜１００倍大きく、これにより確実に埋込チャネル２０５のドーピングが垂直ＪＦＥＴ４００の閾値電圧の決定を制する。
最適な性能のために、ｎ−領域２３０はチャネル埋込領域２０５よりも浅く保たれてよい。領域２３０がエピ成長によって定められる場合、チャネル埋込２０５の深さは埋込条件およびトレンチ深さによって決定され、一方で．いくつかのプロセスの許容範囲はトレンチＪＦＥＴの設計の一部とすべきである。例えば、領域２３０は、埋込領域２０５の底部よりも０．１〜１μｍ浅いものであってよい。
図７は、埋込チャネル領域７０５が最適性能に十分なほど延伸していないトレンチＪＦＥＴを示す。図２のように、図７のトレンチＪＦＥＴ７００は第１のドーピング型の基板２５０とドリフト領域２４０とを有する。メサの頂部は、第１のドーピング型のソース領域２０１である。メサの側面およびトレンチの底部には、第２のドーピング型のゲート材料２０２がある。ゲート材料２０２に隣接するメサ内には第１のドーピング型の埋込チャネル領域７０５があり、メサのコアには低濃度にドープされた領域２３０がある。この実施例では、メサ内において埋込チャネル領域７０５の下に領域７４０がある。これにより、ゲート領域２０２間の領域７４０に第２のＪＦＥＴ領域が形成される。ノーマリーオンＪＦＥＴでは、領域７４０が基礎とする領域２４０と同一ドーピングを共有し、それは６００Ｖより大きな目標Ｖｄｓ降伏電圧のために選択されてよく、当該ＪＦＥＴは、チャネル埋込部分２０５によって設定された目標よりもはるかに低い電圧でピンチオフすることができる。例えば、１２００ＶノーマリーオンＪＦＥＴでは、エピドーピングが領域２４０及び７４０で８ｅ１５ｃｍ−３であると同時に、チャネル２０５のピークドーピングが−６〜−８Ｖの目標Ｖｔｈに対して１ｅ１８ｃｍ−３である場合、下部領域７４０は−２〜−４ＶのＶｔｈを有する可能性があり、これは所望の値からはほど遠い。それはまた、非常に高いオン抵抗およびより低い飽和電流をもたらす可能性がある。
このような問題を回避するために、チャネル埋込部２０５は、例えば特定のエネルギーの傾斜及び垂直方向の両方からの埋込を用いることによって配置されて、ｎ埋込がｐゲート領域２０２の部分の周りをメサの底部で確実に包み込むようにしてもよい。これにより、チャネル底部でＶｔｈが、確実にメサコア領域２３０近傍のチャネル２０５上部分よりも負になり、デバイスＶｔｈを制御しない。これは、デバイスＶｔｈ、オン抵抗、および飽和電流の変動を最小限にする。
図８は、角度付き埋込垂直チャネル領域を有する代替のトレンチＪＦＥＴ８００の垂直断面図である。ＪＦＥＴ８００の構造は、図２のＪＦＥＴ２００の構造と類似し、第１の型のドーピングでドープされた、基板２５０と、ドリフト領域２４０と、ソース領域２０１とを有する。ソース領域２０１は、第１のドーピング型である低濃度にドープされたコア領域２３０およびチャネル領域８０５を有するメサの頂部に位置する。メサの側面およびトレンチの底部は、第２の型のドーピングを有するゲート領域２０２を有する。チャネル領域８０５は、例えば、図２のチャネル領域２０５とは対照的に、メサの下に延伸し、トレンチの底部でゲート２０２の一部下方を包み込む。これは、チャネル領域８０５を形成するために使用される埋込物８０４の角度およびエネルギーを調整することによって達成される。領域８０５のような包み込みチャネル領域の使用は、ＪＦＥＴ８００が伝導モードＲＤＳＯＮにある場合に、ドレイン−ソース間抵抗を低減する効果がある。
図９は、角度付き埋込垂直チャネル領域を有する別の代替的なトレンチＪＦＥＴ９００の垂直断面図である。ＪＦＥＴ８００の構造は、図２のＪＦＥＴ２００及び図６のＪＦＥＴ８００の構造と類似し、第１の型のドーピングでドープされた、基板２５０と、ドリフト領域２４０と、ソース領域２０１とを有する。ソース領域２０１は、第１のドーピング型である低濃度にドープされた中心領域２３０及びチャネル領域９０５を有するメサの頂部に位置する。メサの側面およびトレンチの底部は、第２の型のドーピング伴うゲート領域２０２を有する。チャネル領域９０５は、例えば、図６のチャネル領域８０５とは対照的に、メサの下に延伸しているだけでなく、トレンチ底部でゲート領域２０２の下方全体を包み込む。これは、領域８０５を形成するために用いられる埋込９０４の角度およびエネルギーを調整することによって達成される。同様に、領域９０５のような包み込みチャネル領域の使用は、ＲＤＳＯＮを減少させる効果を有する。
（実施例）
本明細書における概念は、トレンチＪＦＥＴトランジスタであって、例えば、：高濃度にドープされた裏面ドレインと、中間濃度でドープされた上面基板ドリフト領域とを有する基板であって、前記ドレイン領域及び前記ドリフト領域は、第１のドーピング型を有するものである、前記基板と；アクティブセルのメサであって、前記ドリフト領域の頂部から延伸しているものであり、前記メサは、基板材料を有し、当該基板材料へのトレンチの切り込みによって分離されているものである、前記アクティブセルのメサと；前記メサの頂部にある高濃度にドープされたソース領域であって、前記第１のドーピング型を有するものである、前記ソースと；前記メサの底部中心にある中間濃度にドープされたメサドリフト領域であって、前記第１のドーピング型を有するものである、前記メサドリフト領域と；前記トレンチ表面上にある高濃度にドープされたゲート領域であって、第２のドーピング型を有するものであり、当該第２のドーピング型は前記第１のドーピング型と反対である、前記ゲート領域と；前記トレンチの垂直壁上のゲート領域の部分と前記メサの中心との間における角度付き埋込でドープされた垂直チャネル領域であって、この角度付き埋込でドープされた垂直チャネル領域は実質的に前記メサの高さを延伸し、前記第１のドーピング型を有し、前記ドリフト領域よりも高いドーピングレベルを有するものである、前記垂直チャネル領域とを有するトレンチＪＦＥＴトランジスタにおいて実施することができる。このようなトレンチＪＦＥＴトランジスタは、炭化ケイ素、窒化ガリウム、および／またはその他の半導体材料を含み得る。これらのトレンチＪＦＥＴトランジスタは、さらに、前記メサの中央に低濃度にドープされたチャネルコア領域を有してもよく、当該チャネルコア領域は、第１のドーピング型を有するものであり、当該チャネルコア領域は、前記角度付き埋込でより高くドープされたチャネル領域間に水平方向に延伸し、且つ、前記ソース領域から前記メサの高さの部分を垂直方向に下方へ延伸しているものである。前記垂直角度埋込でドープされたチャネル領域のドーピングレベルは、前記ドリフト領域のドーピングレベルより数倍、例えば５倍若しくは１０倍高く、またはそれ以上高くてよい。
正確なドーピングレベルは、例えばスタンドオフおよび／または閾値電圧などの特定の設計目標に従って調整することができる。一般的に、前記裏面ドレイン領域は前記ドリフト領域よりも高濃度にドープされている。これは、裏面オーム接触またはオーム領域形成を容易にするために行われる。同様に、前記ソース領域も、コンタクトまたはコンタクト領域を形成する目的で、前記ドリフト領域と比較して高濃度にドープされている。また、前記ゲート領域も高濃度にドープされているが、前記ドレイン領域、前記ドリフト領域および前記ソース領域とは反対のドーピング型を有する。前記メサの中央にある低濃度にドープされた任意選択的な前記チャネルコア領域は、前記ドリフト領域よりも低濃度にドープされていてもよい。
本明細書の概念は、第１のドーピング型の基板からトレンチＪＦＥＴを製造する方法において実施することができ、この場合、例えば、前記基板は、高濃度にドープされた裏面ドレイン領域と、中心の中間濃度にドープされたドリフト領域と、上面の高濃度にドープされたソース領域とを有する。前記方法は、トレンチを前記基板内へその上面からエッチングして、ドリフト領域材料及びソース領域材料を有するメサを形成する工程と、第２のドーピング型の不純物を前記トレンチの底部及び側面に埋込してゲート領域を形成する工程と、前記第１のドーピングの不純物を前記トレンチ側面のゲート領域を超えて前記メサ内に埋め込む工程とを含むことができる。前記基板は、炭化ケイ素、窒化ガリウム、および／またはその他の半導体材料を含んでよい。方法はさらに、低濃度にドープされたチャネル領域を前記ドリフト領域と前記ソース領域との間にさらに有する基板の使用を含んでもよい。そのような場合、前記プロセスはさらに、トレンチを前記基板内へ前記上面からエッジングするときに、前記ソース領域と前記チャネル領域の両方を貫通するようエッジングして、前記メサがドリフト領域材料と前記ソース領域材料との間にチャネル領域材料の部分をさらに有するようにする工程を含むことができる。前記第１の種類の不純物の埋込は、垂直角度埋込により前記ドリフト領域よりも、数倍、例えば５倍若しくは１０倍またはそれ以上高くドープされたチャネル領域を形成するように設計することができる。
本開示の主題の好適な実施形態を説明するに際し、図示されるように特定の用語が明確化のため用いられている。しかしながら、請求項に記載された事項の主題は、そのように選択された特定の用語に限定されることを意図するものではなく、各特定の要素は、同様の目的を達成するために同様に動作するすべての技術的均等物を含むことを理解されたい。化学式中の化学的性質など、物理的性質について範囲が本明細書で用いられている場合、特定の実施形態中の範囲のすべての組み合わせ及び部分的組み合わせが含まれることが意図される。
当業者であれば、本発明の好適な実施形態に対して多数の変更および修正をすることができ、また、そのような変更および修正は本発明の趣旨から逸脱することなく行うことができることを理解されよう。したがって、添付の特許請求の範囲は、本発明の真の趣旨および範囲内に入るすべてのそのような均等な変形を含むものであることが意図される。

Claims (17)

  1. トレンチＪＦＥＴであって、
    裏面ドレイン領域と上面ドリフト領域とを有する基板であって、前記裏面ドレイン領域及び前記上面ドリフト領域は第１のドーピング型を有するものである、前記基板と、
    前記上面ドリフト領域から延伸するアクティブセルのメサであって、前記アクティブセルのメサは前記上面ドリフト領域内へのトレンチの切り込みによって分離されているものである、前記アクティブセルのメサと、
    前記メサの頂部にあるソース領域であって、前記第１のドーピング型を有しているものである、前記ソース領域と、
    前記トレンチ表面上のゲート領域であって、第２のドーピング型を有するものであり、この第２のドーピング型は前記第１のドーピング型と反対である、前記ゲート領域と、
    垂直チャネル領域であって、この垂直チャネル領域は、実質的に前記メサの高さを延伸し、前記第１のドーピング型を有するものである、前記垂直チャネル領域と、
    メサコア領域であって、このメサコア領域は、前記第１のドーピング型を有し、前記メサの中心から延伸しているものであり、当該メサコア領域の中心でのドーピング濃度が前記上面ドリフト領域のドーピング濃度よりも少なくとも１０倍低いものである、前記メサコア領域と
    を有し、
    前記垂直チャネル領域は、前記トレンチの垂直壁上の前記ゲート領域の部分と前記メサコア領域との間側方に、前記垂直チャネル領域を、延伸し、前記垂直チャネル領域のピークドーピング濃度はメサコア領域の中心のドーピングレベルよりも少なくとも１０倍高いものである、
    トレンチＪＦＥＴ。
  2. 請求項１に記載のトレンチＪＦＥＴにおいて、前記基板はさらに、炭化ケイ素を含有するものである、トレンチＪＦＥＴ。
  3. 請求項１に記載のトレンチＪＦＥＴにおいて、前記基板はさらに窒化ガリウムを含有するものである、トレンチＪＦＥＴ。
  4. 請求項１に記載のトレンチＪＦＥＴにおいて、前記第１のドーピング型はｎ型であり、且つ、前記第２のドーピング型はｐ型である、トレンチＪＦＥＴ。
  5. 請求項１に記載のトレンチＪＦＥＴにおいて、前記垂直チャネル領域の前記ピークドーピング濃度は、メサコア領域の中心のドーピングレベルよりも少なくとも２０倍高いものである、トレンチＪＦＥＴ。
  6. 請求項１に記載のトレンチＪＦＥＴにおいて、前記垂直チャネル領域の前記ピークドーピング濃度は、メサコア領域の中心のドーピングレベルよりも少なくとも５０倍高いものである、トレンチＪＦＥＴ。
  7. 請求項１に記載のトレンチＪＦＥＴにおいて、前記垂直チャネル領域は、前記メサの底部を越えて前記ゲート領域部分の下に前記トレンチの水平方向中央に向かって延伸するものである、トレンチＪＦＥＴ。
  8. 請求項７に記載のトレンチＪＦＥＴにおいて、前記基板はさらに、炭化ケイ素を含むものである、トレンチＪＦＥＴ。
  9. 請求項７に記載のトレンチＪＦＥＴにおいて、前記基板が炭化ケイ素をさらに含む、トレンチＪＦＥＴ。
  10. 請求項７に記載のトレンチＪＦＥＴにおいて、前記基板はさらに、窒化ガリウムを含むものである、トレンチＪＦＥＴ。
  11. 請求項７に記載のトレンチＪＦＥＴにおいて、前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型である、トレンチＪＦＥＴ。
  12. 請求項７に記載のトレンチＪＦＥＴにおいて、前記垂直チャネル領域の前記ピークドーピング濃度は、メサコア領域の中心のドーピングレベルより少なくとも２０倍高いものである、トレンチＪＦＥＴ。
  13. 請求項７に記載のトレンチＪＦＥＴにおいて、前記垂直チャネル領域の前記ピークドーピング濃度は、メサコア領域の中心のドーピングレベルより少なくとも５０倍高いものである、トレンチＪＦＥＴ。
  14. 請求項１に記載のトレンチＪＦＥＴにおいて、前記垂直チャネル領域は、前記メサの底部を越え、前記ゲート領域の下に前記トレンチの底部に沿って横方向に延伸するものである、トレンチＪＦＥＴ。
  15. 請求項１４に記載のトレンチＪＦＥＴにおいて、前記基板はさらに、炭化ケイ素を含むものである、トレンチＪＦＥＴ。
  16. 請求項１４に記載のトレンチＪＦＥＴにおいて、前記基板はさらに、窒化ガリウムを含むものである、トレンチＪＦＥＴ。
  17. 請求項１４に記載のトレンチＪＦＥＴにおいて、前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型である、トレンチＪＦＥＴ。
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