KR101427948B1 - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판의 제1면에 배치되어 있는 n-형 에피층, n-형 에피층 내부에 배치되어 있으며, n+형 탄화 규소 기판의 제1면의 제1 부분에 배치되어 있는 복수 개의 n형 필라 영역, n-형 에피층이 표면에 배치되어 있으며, n형 필라 영역과 떨어져 있는 복수 개의 p+ 영역, n-형 에피층 및 p+ 영역 위에 배치되어 있는 쇼트키 전극, 그리고 n+형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고, n형 필라 영역의 도핑 농도는 n-형 에피층의 도핑 농도보다 크다.

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SCHOTTKY BARRIER DIODE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
쇼트키 배리어 다이오드(schottky barrier diode, SBD)는 일반적인 PN 다이오드와 달리 PN 접합을 이용하지 않고, 금속과 반도체가 접합된 쇼트키 접합을 이용하는 것으로, 빠른 스위칭 특성을 나타내며, PN 다이오드 보다 낮은 턴 온 전압 특성을 갖는다.
일반적인 쇼트키 배리어 다이오드는 누설 전류의 저감 특성을 향상시키기 위하여 쇼트키 접합부의 하단에 p+ 영역이 형성된 접합 장벽 쇼트키(junction barrier schottky, JBS)의 구조를 적용하여 역전압 인가 시 확산된 PN 다이오드 공핍층의 중첩에 의해 누설 전류가 차단되고 항복 전압이 향상되는 효과를 얻고 있다.
하지만, 쇼트키 접합부에 p+ 영역이 존재함으로써, 순방향의 전류 경로가 되는 쇼트키 전극과 n- 에피층 또는 n- 드리프트 층과의 접촉 면적이 좁아져 저항치가 증가하고, 쇼트키 배리어 다이오드의 온(on) 저항이 증가되는 문제가 있다.
본 발명이 해결하고자 하는 과제는 쇼트키 배리어 다이오드에서, 순방향 전압 인가 시 쇼트키 배리어 다이오드의 온 저항을 낮추는 것이다.
본 발명의 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판의 제1면에 배치되어 있는 n-형 에피층, n-형 에피층 내부에 배치되어 있으며, n+형 탄화 규소 기판의 제1면의 제1 부분에 배치되어 있는 복수 개의 n형 필라 영역, n-형 에피층이 표면에 배치되어 있으며, n형 필라 영역과 떨어져 있는 복수 개의 p+ 영역, n-형 에피층 및 p+ 영역 위에 배치되어 있는 쇼트키 전극, 그리고 n+형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고, n형 필라 영역의 도핑 농도는 n-형 에피층의 도핑 농도보다 크다.
p+ 영역은 n+형 탄화 규소 기판의 제1면의 제1 부분에 인접한 n+형 탄화 규소 기판의 제1면의 제2 부분에 대응하는 부분에 배치되어 있을 수 있다.
p+ 영역은 n형 필라 영역의 사이에 대응하는 부분에 배치되어 있을 수 있다.
본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n+형 탄화 규소 기판의 제1면의 제1 부분을 노출하는 제1 버퍼층 패턴을 형성하는 단계, n+형 탄화 규소 기판의 제1면의 제1 부분에 제1 에피택셜 성장으로 복수 개의 n형 필라 영역을 형성하는 단계, 제1 버퍼층 패턴을 제거하여 n+형 탄화 규소 기판의 제1면의 제1 부분에 인접한 n+형 탄화 규소 기판의 제1면의 제2 부분을 노출하는 단계, n형 필라 영역 위에 제2 버퍼층 패턴을 형성하는 단계, n+형 탄화 규소 기판의 제1면의 제2 부분에 제2 에피택셜 성장으로 예비 n-형 에피층을 형성하는 단계, 제2 버퍼층 패턴을 제거한 후, 예비 n-형 에피층과 n형 필라 영역에 제3 에피택셜 성장으로 n-형 에피층을 완성하는 단계, n-형 에피층의 표면에 p+ 이온을 주입하여 복수 개의 p+ 영역을 형성하는 단계, p+ 영역 및 n-형 에피층 위에 쇼트키 전극을 형성하는 단계, 그리고 n+형 탄화 규소 기판의 제2면에 오믹 전극을 형성하는 단계를 포함하고, n형 필라 영역의 도핑 농도는 n-형 에피층의 도핑 농도보다 크다.
n형 필라 영역과 제1 버퍼층 패턴의 두께는 동일할 수 있다.
n형 필라 영역과 예비 n-형 에피층의 두께는 동일할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 쇼트키 배리어 다이오드에서 n-형 에피층의 도핑 농도보다 도핑 농도가 큰 n형 필라 영역을 n-형 에피층의 내부에 배치함으로써, 쇼트키 배리어 다이오드의 순 방향 전압 인가 시, 쇼트키 배리어 다이오드의 온 저항을 크게 감소 시킬 수 있다.
도 1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 단면도 이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
도 8은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드 및 종래의 쇼트키 배리어 다이오드의 온 저항을 비교한 그래프이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 단면도 이다.
도 1을 참조하면, 본 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판(100)의 제1면에 n-형 에피층(300)이 배치되어 있고, n-형 에피층(300)의 표면에 복수의 p+ 영역(400)이 배치되어 있다. n-형 에피층(300) 및 p+ 영역(400) 위에는 쇼트기 전극(500)이 배치되어 있고, n+형 탄화 규소 기판(100)의 제2면에 오믹 전극(600)이 배치되어 있다. 쇼트키 전극(500)은 n-형 에피층(300) 및 p+ 영역(400)과 접촉되어 있다.
또한, n-형 에피층(300) 내부의 n+형 탄화 규소 기판(100)의 제1면에 는 n-형 에피층(300)의 도핑 농도보다 도핑 농도가 큰 복수 개의 n형 필라(pillar) 영역(200)이 배치되어 있다. n+형 탄화 규소 기판(100)의 제1면은 복수의 서로 인접한 제1 부분(A)과 제2 부분(B) 포함하고 있는데, n형 필라 영역(200)은 n+형 탄화 규소 기판(100)의 제1면의 제1 부분(A) 위에 배치되어 있다.
p+ 영역(400)은 n형 필라 영역(200)과 떨어져 배치되어 있으며, n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)에 대응하는 부분에 배치되어 있다. 즉, p+ 영역(400)은 n형 필라 영역(200)의 사이에 대응하는 부분에 배치되어 있다.
n형 필라 영역(200)의 도핑 농도가 n-형 에피층(300)의 도핑 농도보다 크기 때문에, 쇼트키 배리어 다이오드의 순 방향 전압 인가 시, 전자 및 전류의 대부분이 n형 필라 영역(200)을 통하여 흐르게 된다. 이에, 쇼트키 배리어 다이오드의 순 방향 전압 인가 시, 전자 및 전류가 n형 필라 영역(200) 및 n-형 에피층(300)을 통하여 흐를 때 작은 저항을 받게 되어 쇼트키 배리어 다이오드의 온 저항을 감소시킬 수 있다.
또한, 역 방향 전압 인가 시 p+ 영역(400) 사이에 공핍층이 형성되어 누설 전류가 감소된다.
그러면, 도 2 내지 도 7 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 2 내지 도 7은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
도 2에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 제1 버퍼층 패턴(50)을 형성한다. 제1 버퍼층 패턴(50)은 n+형 탄화 규소 기판(100)의 제1면의 제1 부분(A)을 노출한다.
도 3에 도시한 바와 같이, n+형 탄화 규소 기판(100)의 제1면 제1 부분(A)에 제1 에피택셜 성장으로 복수 개의 n형 필라 영역(200)을 형성한다. n형 필라 영역(200)과 제1 버퍼층 패턴(50)의 두께는 동일하다.
도 4에 도시한 바와 같이, 제1 버퍼층 패턴(50)을 제거하여 n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)을 노출한 후, n형 필라 영역(200) 위에 제2 버퍼층 패턴(60)을 형성한다. n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)은 n+형 탄화 규소 기판(100)의 제1면의 제1 부분(A)에 인접하게 배치되어 있다.
도 5에 도시한 바와 같이, n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)에 제2 에피택셜 성장으로 예비 n-형 에피층(310)을 형성한다. 이 때, n형 필라 영역(200)은 제2 버퍼층 패턴(60)에 의해 제2 에피택셜 성장이 이루어지지 않는다. 예비 n-형 에피층(310)과 n형 필라 영역(200)의 두께는 동일하다.
도 6에 도시한 바와 같이, 제2 버퍼층 패턴(60)을 제거한 후, 예비 n-형 에피층(310)과 n형 필라 영역(200)에 제3 에피택셜 성장으로 n-형 에피층(300)을 완성한다. n-형 에피층(300)의 도핑 농도는 n형 필라 영역(200)의 도핑 농도보다 작다.
도 7에 도시한 바와 같이, n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)에 대응하는 n-형 에피층(300)의 표면에 p+ 이온을 주입하여 복수 개의 p+ 영역(400)을 형성한다. p+ 영역(400)은 n형 필라 영역(200)과 떨어져 있으며, n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)에 대응하는 부분에 배치되어 있다. 즉, p+ 영역(400)은 n형 필라 영역(200) 사이에 대응하는 부분에 위치한다.
도 1에 도시한 바와 같이, p+ 영역(400) 및 n-형 에피층(300) 위에 쇼트키 전극(500)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 오믹 전극(600)을 형성한다. 쇼트키 전극(500)은 p+ 영역(400) 및 n-형 에피층(300)과 접촉한다.
그러면, 도 8을 참고하여 본 발명의 실시예에 따른 쇼트키 배리어 다이오드와 종래의 쇼트키 배리어 다이오드의 특성에 대해 상세하게 설명한다.
도 8에서 A1은 종래의 접합 장벽 쇼트키(junction barrier schottky, JBS)의 구조를 적용한 쇼트키 배리어 다이오드이고, B1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드이다.
도 8은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드 및 종래의 쇼트키 배리어 다이오드의 온 저항를 비교한 그래프이다.
도 8을 참고하면, 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 온 저항이 종래의 쇼트키 배리어 다이오드의 온 저항보다 감소하였음을 알 수 있다. 또한, n 필라 영역의 도핑 농도가 높을수록 n 필라 영역의 폭이 넓을수록 n 필라 영역의 영향으로 인하여 쇼트키 배리어 다이오드의 온 저항이 감소함을 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 제1 버퍼층 패턴 60: 제2 버퍼층 패턴
100: n+형 탄화 규소 기판 200: n형 필라 영역
300 n-형 에피층 310: 예비 n-형 에피층
400: p+ 영역 500: 쇼트키 금속
600: 오믹 금속

Claims (8)

  1. n+형 탄화 규소 기판의 제1면에 배치되어 있는 n-형 에피층,
    상기 n-형 에피층 내부에 배치되어 있으며, 상기 n+형 탄화 규소 기판의 제1면의 제1 부분에 배치되어 있는 복수 개의 n형 필라 영역,
    상기 n-형 에피층의 표면에 배치되어 있으며, 상기 n형 필라 영역과 떨어져 있는 복수 개의 p+ 영역,
    상기 n-형 에피층 및 상기 p+ 영역 위에 배치되어 있는 쇼트키 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고,
    상기 n형 필라 영역의 도핑 농도는 상기 n-형 에피층의 도핑 농도보다 크고,
    상기 p+ 영역은 상기 n형 필라 영역의 상부면의 연장선과 상기 쇼트키 전극 사이에 배치되어 있는 쇼트키 배리어 다이오드.
  2. 제1항에서,
    상기 p+ 영역은 상기 n+형 탄화 규소 기판의 제1면의 제1 부분에 인접한 상기 n+형 탄화 규소 기판의 제1면의 제2 부분에 대응하는 부분에 배치되어 있는 쇼트키 배리어 다이오드.
  3. 제2항에서,
    상기 p+ 영역은 상기 n형 필라 영역의 사이에 대응하는 부분에 배치되어 있는 쇼트키 배리어 다이오드.
  4. n+형 탄화 규소 기판의 제1면에 상기 n+형 탄화 규소 기판의 제1면의 제1 부분을 노출하는 제1 버퍼층 패턴을 형성하는 단계,
    상기 n+형 탄화 규소 기판의 제1면의 제1 부분에 제1 에피택셜 성장으로 복수 개의 n형 필라 영역을 형성하는 단계,
    상기 제1 버퍼층 패턴을 제거하여 상기 n+형 탄화 규소 기판의 제1면의 제1 부분에 인접한 상기 n+형 탄화 규소 기판의 제1면의 제2 부분을 노출하는 단계,
    상기 n형 필라 영역 위에 제2 버퍼층 패턴을 형성하는 단계,
    상기 n+형 탄화 규소 기판의 제1면의 제2 부분에 제2 에피택셜 성장으로 예비 n-형 에피층을 형성하는 단계,
    상기 제2 버퍼층 패턴을 제거한 후, 상기 예비 n-형 에피층과 상기 n형 필라 영역에 제3 에피택셜 성장으로 n-형 에피층을 완성하는 단계,
    상기 n-형 에피층의 표면에 p+ 이온을 주입하여 복수 개의 p+ 영역을 형성하는 단계,
    상기 p+ 영역 및 상기 n-형 에피층 위에 쇼트키 전극을 형성하는 단계, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 오믹 전극을 형성하는 단계를 포함하고,
    상기 n형 필라 영역의 도핑 농도는 n-형 에피층의 도핑 농도보다 크고,
    상기 p+ 영역은 상기 n형 필라 영역의 상부면의 연장선과 상기 쇼트키 전극 사이에 형성되는 쇼트키 배리어 다이오드의 제조 방법.
  5. 제4항에서,
    상기 p+ 영역은 상기 n+형 탄화 규소 기판의 제1면의 제2 부분에 대응하는 부분에 형성되는 쇼트키 배리어 다이오드의 제조 방법.
  6. 제5항에서,
    상기 p+ 영역은 상기 n형 필라 영역의 사이에 대응하는 부분에 형성되는 쇼트키 배리어 다이오드의 제조 방법.
  7. 제4항에서,
    상기 n형 필라 영역과 상기 제1 버퍼층 패턴의 두께는 동일한 쇼트키 배리어 다이오드의 제조 방법.
  8. 제7항에서,
    상기 n형 필라 영역과 상기 예비 n-형 에피층의 두께는 동일한 쇼트키 배리어 다이오드의 제조 방법.
KR1020120148601A 2012-12-18 2012-12-18 쇼트키 배리어 다이오드 및 그 제조 방법 KR101427948B1 (ko)

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