JP2001257367A - ショットキーバリアダイオード - Google Patents
ショットキーバリアダイオードInfo
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- JP2001257367A JP2001257367A JP2000066607A JP2000066607A JP2001257367A JP 2001257367 A JP2001257367 A JP 2001257367A JP 2000066607 A JP2000066607 A JP 2000066607A JP 2000066607 A JP2000066607 A JP 2000066607A JP 2001257367 A JP2001257367 A JP 2001257367A
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Abstract
(57)【要約】
【課題】 順方向電圧降下ＶＦと逆方向漏れ電流ＩＲの
間のトレードオフの関係をより改善したショットキーバ
リアダイオードを提供する。 【解決手段】 ｎ-型シリコン層１２の表面にショット
キー接合を構成するアノード電極１３が形成され、裏面
にｎ++型シリコン層１２を介してカソード電極１４が形
成され、シリコン層１２の面から所定深さまで形成され
て所定の間隔で配列された複数のｐ型シリコン層１６を
有し、アノード電極１３とカソード電極１４間に逆バイ
アスが印加されたときにｐ型シリコン層１６の間でｎ型
シリコン層領域がピンチオフするようにしたショットキ
ーバリアダイオードにおいて、複数のｐ型シリコン層１
６は、アノード側表面からある深さ位置で最小間隔とな
るように形成され、且つｎ-型シリコン層１２は、最小
間隔となる深さ位置近傍を境にしてカソード電極１４側
の第１の領域１２ａの不純物濃度に比べてアノード電極
１３側の第２の領域１２ｂの不純物濃度が高く設定され
ている。
間のトレードオフの関係をより改善したショットキーバ
リアダイオードを提供する。 【解決手段】 ｎ-型シリコン層１２の表面にショット
キー接合を構成するアノード電極１３が形成され、裏面
にｎ++型シリコン層１２を介してカソード電極１４が形
成され、シリコン層１２の面から所定深さまで形成され
て所定の間隔で配列された複数のｐ型シリコン層１６を
有し、アノード電極１３とカソード電極１４間に逆バイ
アスが印加されたときにｐ型シリコン層１６の間でｎ型
シリコン層領域がピンチオフするようにしたショットキ
ーバリアダイオードにおいて、複数のｐ型シリコン層１
６は、アノード側表面からある深さ位置で最小間隔とな
るように形成され、且つｎ-型シリコン層１２は、最小
間隔となる深さ位置近傍を境にしてカソード電極１４側
の第１の領域１２ａの不純物濃度に比べてアノード電極
１３側の第２の領域１２ｂの不純物濃度が高く設定され
ている。
Description
【０００１】
【発明の属する技術分野】この発明は、ショットキーバ
リアダイオードに関する。
リアダイオードに関する。
【０００２】
【従来の技術】図６は、従来の一般的なショットキーバ
リアダイオードの終端付近の断面構造を示している。ｎ
-型シリコン層１の表面にショットキー接合を形成する
アノード電極３が形成されている。ｎ-型シリコン層１
の他方の面には低抵抗のｎ++型シリコン層２があり、こ
のｎ++型シリコン層２にオーミック接触するカソード電
極４が形成されている。アノード電極３によりｎ-型シ
リコン層１と短絡されるｐ型層５は、逆耐圧を向上させ
るためのガードリングであり、ショットキー接合領域を
取り囲むように形成される。
リアダイオードの終端付近の断面構造を示している。ｎ
-型シリコン層１の表面にショットキー接合を形成する
アノード電極３が形成されている。ｎ-型シリコン層１
の他方の面には低抵抗のｎ++型シリコン層２があり、こ
のｎ++型シリコン層２にオーミック接触するカソード電
極４が形成されている。アノード電極３によりｎ-型シ
リコン層１と短絡されるｐ型層５は、逆耐圧を向上させ
るためのガードリングであり、ショットキー接合領域を
取り囲むように形成される。
【０００３】この様なショットキーバリアダイオードに
おいては、所定電流値での順方向電圧降下ＶＦと逆方向
漏れ電流ＩＲの間にトレードオフの関係がある。このト
レードオフの関係を改善する手法として、従来より、逆
バイアス印加時にｎ-型シリコン層内に横方向に空乏層
を拡げてピンチオフさせるようにｐ型層を配列すること
により、逆方向漏れ電流の低減を図る技術が提案されて
いる（例えば、特公昭５９−３５１８３号公報、特開平
３−１０５９７５号公報等）。
おいては、所定電流値での順方向電圧降下ＶＦと逆方向
漏れ電流ＩＲの間にトレードオフの関係がある。このト
レードオフの関係を改善する手法として、従来より、逆
バイアス印加時にｎ-型シリコン層内に横方向に空乏層
を拡げてピンチオフさせるようにｐ型層を配列すること
により、逆方向漏れ電流の低減を図る技術が提案されて
いる（例えば、特公昭５９−３５１８３号公報、特開平
３−１０５９７５号公報等）。
【０００４】図７はその様な従来例の終端付近の断面構
造を示す。ｎ-型シリコン層１の内部に、アノード側表
面から所定深さに達するｐ型層６を所定間隔で配列形成
している。ある逆バイアス電圧になると、ｐ型層６から
ｎ-型シリコン層１に伸びる空乏層が互いに接続するこ
とにより、ｐ型層６に挟まれた領域がピンチオフする。
このようなピンチオフ状態になると、ショットキー接合
面での電界が緩和されると共に、電子流が阻止されるこ
とから、逆方向漏れ電流ＩＲが低減する。即ち、ｎ-型
シリコン層１の不純物濃度を低くしなくても逆方向漏れ
電流ＩＲを低減することができ、またｎ-型シリコン層
１の不純物濃度を低くしなければ順方向電圧降下ＶＦは
低下しないから、上述のトレードオフの関係が大きく改
善される。
造を示す。ｎ-型シリコン層１の内部に、アノード側表
面から所定深さに達するｐ型層６を所定間隔で配列形成
している。ある逆バイアス電圧になると、ｐ型層６から
ｎ-型シリコン層１に伸びる空乏層が互いに接続するこ
とにより、ｐ型層６に挟まれた領域がピンチオフする。
このようなピンチオフ状態になると、ショットキー接合
面での電界が緩和されると共に、電子流が阻止されるこ
とから、逆方向漏れ電流ＩＲが低減する。即ち、ｎ-型
シリコン層１の不純物濃度を低くしなくても逆方向漏れ
電流ＩＲを低減することができ、またｎ-型シリコン層
１の不純物濃度を低くしなければ順方向電圧降下ＶＦは
低下しないから、上述のトレードオフの関係が大きく改
善される。
【０００５】図４に示す順方向電圧降下ＶＦ（８０Ａ／
ｃｍ3のとき）と単位面積当たりの逆方向漏れ電流ＩＲ
の特性のうち、従来例１は、図６に示す通常のショット
キーバリアダイオードの場合であり、従来例２は図７の
構造を採用した場合である。
ｃｍ3のとき）と単位面積当たりの逆方向漏れ電流ＩＲ
の特性のうち、従来例１は、図６に示す通常のショット
キーバリアダイオードの場合であり、従来例２は図７の
構造を採用した場合である。
【０００６】
【発明が解決しようとする課題】図７に示す従来構造に
おいて、ピンチオフが効果的に生じるようにするために
は、ｎ-型シリコン層１の不純物濃度が低い程よく、ま
たｐ型層６の間隔が狭い程良い。しかし、ｎ-型シリコ
ン層１の不純物濃度を低くすると比抵抗の増大により順
方向電圧降下ＶＦが大きくなる。また間隔を小さくして
多くのｐ型層６を配置すると、有効なショットキー接合
面積が小さくなる。この発明は、順方向電圧降下ＶＦと
逆方向漏れ電流ＩＲの間のトレードオフの関係をより改
善したショットキーバリアダイオードを提供することを
目的としている。
おいて、ピンチオフが効果的に生じるようにするために
は、ｎ-型シリコン層１の不純物濃度が低い程よく、ま
たｐ型層６の間隔が狭い程良い。しかし、ｎ-型シリコ
ン層１の不純物濃度を低くすると比抵抗の増大により順
方向電圧降下ＶＦが大きくなる。また間隔を小さくして
多くのｐ型層６を配置すると、有効なショットキー接合
面積が小さくなる。この発明は、順方向電圧降下ＶＦと
逆方向漏れ電流ＩＲの間のトレードオフの関係をより改
善したショットキーバリアダイオードを提供することを
目的としている。
【０００７】
【課題を解決するための手段】この発明は、ｎ型半導体
層と、このｎ型半導体層の第１の主面に形成されたショ
ットキー接合を構成するアノード電極と、前記ｎ型半導
体層の第２の主面に形成されたカソード電極と、前記ｎ
型半導体層の第１の主面から所定深さまで形成されて所
定の間隔で配列された複数のｐ型半導体層とを有し、前
記アノード電極とカソード電極間に逆バイアスが印加さ
れたときに前記各ｐ型半導体層の間でｎ型半導体層領域
がピンチオフするようにしたショットキーバリアダイオ
ードにおいて、前記複数のｐ型半導体層は、第１の主面
からある深さ位置で最小間隔となるように形成され、且
つ前記ｎ型半導体層は、前記最小間隔となる深さ位置近
傍を境にしてカソード電極側の第１の領域の不純物濃度
に比べてアノード電極側の第２の領域の不純物濃度が高
く設定されていることを特徴とする。
層と、このｎ型半導体層の第１の主面に形成されたショ
ットキー接合を構成するアノード電極と、前記ｎ型半導
体層の第２の主面に形成されたカソード電極と、前記ｎ
型半導体層の第１の主面から所定深さまで形成されて所
定の間隔で配列された複数のｐ型半導体層とを有し、前
記アノード電極とカソード電極間に逆バイアスが印加さ
れたときに前記各ｐ型半導体層の間でｎ型半導体層領域
がピンチオフするようにしたショットキーバリアダイオ
ードにおいて、前記複数のｐ型半導体層は、第１の主面
からある深さ位置で最小間隔となるように形成され、且
つ前記ｎ型半導体層は、前記最小間隔となる深さ位置近
傍を境にしてカソード電極側の第１の領域の不純物濃度
に比べてアノード電極側の第２の領域の不純物濃度が高
く設定されていることを特徴とする。
【０００８】この発明によると、ショットキーバリアダ
イオードのｎ型半導体層を、逆バイアス時にピンチオフ
させるためのｐ型半導体層の最小間隔となる深さ位置近
傍で上下に分けて、これらの間の不純物濃度に差をつけ
ている。これによって、順方向電圧降下を従来と同程度
とすれば、逆方向漏れ電流を従来より低減することがで
き、逆方向漏れ電流を従来と同程度とすれば、順方向電
圧降下をより小さくすることが可能になる。
イオードのｎ型半導体層を、逆バイアス時にピンチオフ
させるためのｐ型半導体層の最小間隔となる深さ位置近
傍で上下に分けて、これらの間の不純物濃度に差をつけ
ている。これによって、順方向電圧降下を従来と同程度
とすれば、逆方向漏れ電流を従来より低減することがで
き、逆方向漏れ電流を従来と同程度とすれば、順方向電
圧降下をより小さくすることが可能になる。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるショットキーバリアダイオードの終端付近を直
交２平面で切断して示す斜視図である。低不純物濃度の
ｎ型半導体層であるｎ-型シリコン層１２がカソード領
域本体であり、その表面にアノード電極１３が形成され
て、アノード電極１３とｎ-型シリコン層１２の間でシ
ョットキー接合が構成されている。ｎ-型シリコン層２
１の裏面には低抵抗のオーミックコンタクト層であるｎ
++型シリコン層１１があり、このｎ++型シリコン層１１
にオーミック接触するカソード電極１４が形成されてい
る。
の実施の形態を説明する。図１は、この発明の実施の形
態によるショットキーバリアダイオードの終端付近を直
交２平面で切断して示す斜視図である。低不純物濃度の
ｎ型半導体層であるｎ-型シリコン層１２がカソード領
域本体であり、その表面にアノード電極１３が形成され
て、アノード電極１３とｎ-型シリコン層１２の間でシ
ョットキー接合が構成されている。ｎ-型シリコン層２
１の裏面には低抵抗のオーミックコンタクト層であるｎ
++型シリコン層１１があり、このｎ++型シリコン層１１
にオーミック接触するカソード電極１４が形成されてい
る。
【００１０】素子領域を取り囲むようにｐ型層からなる
ガードリング１５が拡散形成されている。アノード電極
１３はこのガードリング１５にもコンタクトさせてい
る。ガードリング１５の外側は絶縁膜１８で覆われてい
る。
ガードリング１５が拡散形成されている。アノード電極
１３はこのガードリング１５にもコンタクトさせてい
る。ガードリング１５の外側は絶縁膜１８で覆われてい
る。
【００１１】ｎ-型シリコン層１２には、アノード側表
面から所定の深さまで、高濃度のｐ型半導体層である複
数個のｐ+型層１６が所定間隔で形成されている。図で
は、各ｐ+型層１６は、ストライプ状をなして配列され
ている。このｐ+型層１６は例えば、アノード側表面か
らトレンチを加工して、底部にｐ型不純物を導入した
後、このトレンチに多結晶シリコンを埋め込んで熱処理
することにより形成される。このような方法で、ｐ+型
層１６は、図示のように底部が膨らんで幅が大きい状態
に形成される。
面から所定の深さまで、高濃度のｐ型半導体層である複
数個のｐ+型層１６が所定間隔で形成されている。図で
は、各ｐ+型層１６は、ストライプ状をなして配列され
ている。このｐ+型層１６は例えば、アノード側表面か
らトレンチを加工して、底部にｐ型不純物を導入した
後、このトレンチに多結晶シリコンを埋め込んで熱処理
することにより形成される。このような方法で、ｐ+型
層１６は、図示のように底部が膨らんで幅が大きい状態
に形成される。
【００１２】ｐ+型層１６は底部の幅が大きいため、各
ｐ+型層１６の間隔は、底部で最小値Ｗとなる。これ
は、ｐ+型層１６を配置することによるショットキー接
合の有効面積の低下を抑制しながら、低い逆バイアス印
加でｎ-型シリコン層１２をピンチオフさせる上で有効
である。アノード電極１３はこのｐ+型層１６にオーミ
ックコンタクトする。従って等価的には、ショットキー
バリアダイオードに対して微小な複数のＰＮ接合ダイオ
ードが並列に入ることになる。
ｐ+型層１６の間隔は、底部で最小値Ｗとなる。これ
は、ｐ+型層１６を配置することによるショットキー接
合の有効面積の低下を抑制しながら、低い逆バイアス印
加でｎ-型シリコン層１２をピンチオフさせる上で有効
である。アノード電極１３はこのｐ+型層１６にオーミ
ックコンタクトする。従って等価的には、ショットキー
バリアダイオードに対して微小な複数のＰＮ接合ダイオ
ードが並列に入ることになる。
【００１３】この実施の形態において、ｎ-型シリコン
層１２は、破線で示す深さ位置１７の近傍を境界とし
て、カソード電極側の第１の領域１２ａと、アノード電
極側の第２の領域１２ｂに分けられおり、第１の領域１
２ａの不純物濃度に比べて、第２の領域１２ｂの不純物
濃度が高く設定されている。ここで深さ位置１７は、ｐ
+型層１６の配列の最小間隔Ｗとなる位置としている。
具体的に、第１の領域１２ａの不純物濃度は、１Ｅ１５
／ｃｍ3オーダーとし、第２の領域１２ｂは、１Ｅ１６
／ｃｍ3オーダーとする。
層１２は、破線で示す深さ位置１７の近傍を境界とし
て、カソード電極側の第１の領域１２ａと、アノード電
極側の第２の領域１２ｂに分けられおり、第１の領域１
２ａの不純物濃度に比べて、第２の領域１２ｂの不純物
濃度が高く設定されている。ここで深さ位置１７は、ｐ
+型層１６の配列の最小間隔Ｗとなる位置としている。
具体的に、第１の領域１２ａの不純物濃度は、１Ｅ１５
／ｃｍ3オーダーとし、第２の領域１２ｂは、１Ｅ１６
／ｃｍ3オーダーとする。
【００１４】この様なカソード本体の構造は、ｎ++型シ
リコン層１１を基板として、この上に第１の領域１２ａ
となる１Ｅ１５／ｃｍ3オーダーのシリコン層をエピタ
キシャル成長させ、続いて第２の領域１２ｂとなる１Ｅ
１６／ｃｍ3オーダーのシリコン層をエピタキシャル成
長させることにより得られる。第１の領域１２ａと第２
の領域１２ｂの間の不純物濃度の変化は、図２に示すよ
うに階段的な変化でもよいし、或いは図３に示すような
緩やかな変化でもよい。図２のような急峻なステップ的
濃度変化を与えると、第１の領域１２ａは、深さ位置１
７のすぐ下で必要な高抵抗特性を得ることができ、一方
第２の領域１２ａは広い範囲で必要な低抵抗特性を示す
ため好ましい。しかし、この様な急峻な濃度変化を与え
ると、高電圧サージが印加された場合に第１の領域１２
ａと第２の領域１２ｂの境界に高電界がかかり破壊に至
るおそれもある。図３に示すような緩やかな濃度変化を
与えると、この様な破壊を回避できる。
リコン層１１を基板として、この上に第１の領域１２ａ
となる１Ｅ１５／ｃｍ3オーダーのシリコン層をエピタ
キシャル成長させ、続いて第２の領域１２ｂとなる１Ｅ
１６／ｃｍ3オーダーのシリコン層をエピタキシャル成
長させることにより得られる。第１の領域１２ａと第２
の領域１２ｂの間の不純物濃度の変化は、図２に示すよ
うに階段的な変化でもよいし、或いは図３に示すような
緩やかな変化でもよい。図２のような急峻なステップ的
濃度変化を与えると、第１の領域１２ａは、深さ位置１
７のすぐ下で必要な高抵抗特性を得ることができ、一方
第２の領域１２ａは広い範囲で必要な低抵抗特性を示す
ため好ましい。しかし、この様な急峻な濃度変化を与え
ると、高電圧サージが印加された場合に第１の領域１２
ａと第２の領域１２ｂの境界に高電界がかかり破壊に至
るおそれもある。図３に示すような緩やかな濃度変化を
与えると、この様な破壊を回避できる。
【００１５】逆バイアス印加時にｐ+型層１６からｎ-型
シリコン層１２に伸びる空乏層の幅ＷＤは、逆バイアス
電圧をＶ、ゼロバイアス時の拡散電位をＶｄ、ｎ-型シ
リコン層１２の不純物濃度をＮｄとして、ＷＤ∝｛（Ｖ
＋Ｖｄ）／Ｎｄ｝1/2で表される。この実施の形態によ
ると、ｎ-型シリコン層１２のカソード側の第１の領域
１２ａを低不純物濃度とすることにより、逆バイアス印
加時にｐ+型層１６から伸びる空乏層が相互に接続して
最小間隔Ｗの部分がピンチオフし易くなっている。この
ピンチオフにより逆方向漏れ電流ＩＲの低減が図られ
る。一方、アノード側の第２の領域１２ｂは、第１の領
域１２ａに比べて高濃度にしているから、順方向電圧降
下ＶＦは低く抑えられる。
シリコン層１２に伸びる空乏層の幅ＷＤは、逆バイアス
電圧をＶ、ゼロバイアス時の拡散電位をＶｄ、ｎ-型シ
リコン層１２の不純物濃度をＮｄとして、ＷＤ∝｛（Ｖ
＋Ｖｄ）／Ｎｄ｝1/2で表される。この実施の形態によ
ると、ｎ-型シリコン層１２のカソード側の第１の領域
１２ａを低不純物濃度とすることにより、逆バイアス印
加時にｐ+型層１６から伸びる空乏層が相互に接続して
最小間隔Ｗの部分がピンチオフし易くなっている。この
ピンチオフにより逆方向漏れ電流ＩＲの低減が図られ
る。一方、アノード側の第２の領域１２ｂは、第１の領
域１２ａに比べて高濃度にしているから、順方向電圧降
下ＶＦは低く抑えられる。
【００１６】即ち、従来の図７の構造では、アノード・
カソード間に入る等価抵抗は、図７に示したように、シ
ョットキー接合部の抵抗Ｒｓｈ、ｎ-型シリコン層１の
抵抗Ｒｎ、ｎ++型シリコン層２の抵抗Ｒｓｕｂの直列接
続である。不純物濃度を低くして抵抗Ｒｎを大きくすれ
ば、ピンチオフし易くなり、逆方向漏れ電流ＩＲが小さ
くなるが、反面、順方向電圧降下ＶＦが高くなるという
関係がある。これに対してこの実施の形態の場合、図１
に示すように、抵抗Ｒｎの部分は、第１の領域１２ａの
抵抗Ｒｎａと第２の領域１２ｂの抵抗Ｒｎｂとになる。
そうすると、第１の領域１２ａの不純物濃度を低く（即
ち抵抗Ｒ２ａを大きく）保って、ピンチオフし易い条件
を確保しながら、相対的に抵抗Ｒｎｂを小さくして、順
方向電圧降下ＶＦを小さくすることができる。
カソード間に入る等価抵抗は、図７に示したように、シ
ョットキー接合部の抵抗Ｒｓｈ、ｎ-型シリコン層１の
抵抗Ｒｎ、ｎ++型シリコン層２の抵抗Ｒｓｕｂの直列接
続である。不純物濃度を低くして抵抗Ｒｎを大きくすれ
ば、ピンチオフし易くなり、逆方向漏れ電流ＩＲが小さ
くなるが、反面、順方向電圧降下ＶＦが高くなるという
関係がある。これに対してこの実施の形態の場合、図１
に示すように、抵抗Ｒｎの部分は、第１の領域１２ａの
抵抗Ｒｎａと第２の領域１２ｂの抵抗Ｒｎｂとになる。
そうすると、第１の領域１２ａの不純物濃度を低く（即
ち抵抗Ｒ２ａを大きく）保って、ピンチオフし易い条件
を確保しながら、相対的に抵抗Ｒｎｂを小さくして、順
方向電圧降下ＶＦを小さくすることができる。
【００１７】従ってこの実施の形態によると、図４に示
したように、従来例２に比べて更に、逆方向漏れ電流Ｉ
Ｒと順方向電圧降下ＶＦのトレードオフをより改善する
ことが可能になる。また、同等の特性を目標とした場合
のチップ面積を従来より小さくすることができ、更にチ
ップの縮小化により小型パッケージに収納できるので、
デバイスを安価なものとすることができる。
したように、従来例２に比べて更に、逆方向漏れ電流Ｉ
Ｒと順方向電圧降下ＶＦのトレードオフをより改善する
ことが可能になる。また、同等の特性を目標とした場合
のチップ面積を従来より小さくすることができ、更にチ
ップの縮小化により小型パッケージに収納できるので、
デバイスを安価なものとすることができる。
【００１８】なおこの実施の形態において、第１の領域
１２ａと第２の領域１２ｂの境界位置は、ｐ+型層１６
が最小間隔Ｗとなる深さ位置１７と完全に一致すること
は必要ない。例えば最小間隔Ｗとなる深さ位置１７より
僅かに上まで第１の領域１２ａとしてもよい。
１２ａと第２の領域１２ｂの境界位置は、ｐ+型層１６
が最小間隔Ｗとなる深さ位置１７と完全に一致すること
は必要ない。例えば最小間隔Ｗとなる深さ位置１７より
僅かに上まで第１の領域１２ａとしてもよい。
【００１９】図５は、別の実施の形態によるショットキ
ーバリアダイオードの断面構造を示している。この実施
の形態の場合は、ｎ-型シリコン層１２を３層に分けて
いる。即ち、ｐ+型層１６が最小間隔Ｗとなる深さ位置
を含む所定幅の領域１２ｂを低不純物濃度とし、その上
下領域１２ａ，１２ｃはそれより高不純物濃度に設定し
ている。これにより、逆バイアス時のピンチオフのし易
さは、領域１２ｂの低不純物濃度により確保され、領域
１２ａ，１２ｃはこれより高濃度とすることによって、
順方向電圧降下を小さくできることになる。
ーバリアダイオードの断面構造を示している。この実施
の形態の場合は、ｎ-型シリコン層１２を３層に分けて
いる。即ち、ｐ+型層１６が最小間隔Ｗとなる深さ位置
を含む所定幅の領域１２ｂを低不純物濃度とし、その上
下領域１２ａ，１２ｃはそれより高不純物濃度に設定し
ている。これにより、逆バイアス時のピンチオフのし易
さは、領域１２ｂの低不純物濃度により確保され、領域
１２ａ，１２ｃはこれより高濃度とすることによって、
順方向電圧降下を小さくできることになる。
【００２０】この発明は上記実施の形態に限られない。
例えば実施の形態では、複数のｐ型層をストライプ状の
パターンとしてレイアウトしたが、同心リング状のパタ
ーンや、散点格子状のパターンで配列してもよい。
例えば実施の形態では、複数のｐ型層をストライプ状の
パターンとしてレイアウトしたが、同心リング状のパタ
ーンや、散点格子状のパターンで配列してもよい。
【００２１】
【発明の効果】以上述べたようにこの発明によれば、シ
ョットキーバリアダイオードのｎ型半導体層を、逆バイ
アス時にピンチオフさせるためのｐ型半導体層の最小間
隔となる深さ位置近傍で上下に分けて、これらの間の不
純物濃度に差をつけることによって、順方向電圧降下を
小さくし、逆方向漏れ電流を低減することが可能にな
る。
ョットキーバリアダイオードのｎ型半導体層を、逆バイ
アス時にピンチオフさせるためのｐ型半導体層の最小間
隔となる深さ位置近傍で上下に分けて、これらの間の不
純物濃度に差をつけることによって、順方向電圧降下を
小さくし、逆方向漏れ電流を低減することが可能にな
る。
【図１】この発明の実施の形態によるショットキーバリ
アダイオードの構造を示す図である。
アダイオードの構造を示す図である。
【図２】同実施の形態におけるｎ-型シリコン層の不純
物濃度分布の一例を示す図である。
物濃度分布の一例を示す図である。
【図３】同実施の形態におけるｎ-型シリコン層の不純
物濃度分布の他の例を示す図である。
物濃度分布の他の例を示す図である。
【図４】同実施の形態による特性を従来例と比較して示
す図である。
す図である。
【図５】他の実施の形態によるショットキーバリアダイ
オードの構造を示す図である。
オードの構造を示す図である。
【図６】従来のショットキーバリアダイオードの構造を
示す図である。
示す図である。
【図７】従来のショットキーバリアダイオードの構造を
示す図である。
示す図である。
１１…ｎ++シリコン層、１２…ｎ型シリコン層、１２ａ
…第１の領域、１２ｂ…第２の領域、１３…アノード電
極、１４…カソード電極，１５…ガードリング、１６…
ｐ+型層。
…第１の領域、１２ｂ…第２の領域、１３…アノード電
極、１４…カソード電極，１５…ガードリング、１６…
ｐ+型層。
Claims (4)
- 【請求項１】 ｎ型半導体層と、このｎ型半導体層の第
１の主面に形成されたショットキー接合を構成するアノ
ード電極と、前記ｎ型半導体層の第２の主面に形成され
たカソード電極と、前記ｎ型半導体層の第１の主面から
所定深さまで形成されて所定の間隔で配列された複数の
ｐ型半導体層とを有し、前記アノード電極とカソード電
極間に逆バイアスが印加されたときに前記各ｐ型半導体
層の間でｎ型半導体層領域がピンチオフするようにした
ショットキーバリアダイオードにおいて、 前記複数のｐ型半導体層は、第１の主面からある深さ位
置で最小間隔となるように形成され、且つ前記ｎ型半導
体層は、前記最小間隔となる深さ位置近傍を境にしてカ
ソード電極側の第１の領域の不純物濃度に比べてアノー
ド電極側の第２の領域の不純物濃度が高く設定されてい
ることを特徴とするショットキーバリアダイオード。 - 【請求項２】 前記第１の領域と第２の領域の不純物濃
度が階段的に変化していることを特徴とする請求項１記
載のショットキーバリアダイオード。 - 【請求項３】 前記第１の領域と第２の領域の不純物濃
度が緩やかに変化していることを特徴とする請求項１記
載のショットキーバリアダイオード。 - 【請求項４】 ｎ型半導体層と、このｎ型半導体層の第
１の主面に形成されたショットキー接合を構成するアノ
ード電極と、前記ｎ型半導体層の第２の主面に形成され
たカソード電極と、前記ｎ型半導体層の第１の主面から
所定深さまで形成されて所定の間隔で配列された複数の
ｐ型半導体層とを有し、前記アノード電極とカソード電
極間に逆バイアスが印加されたときに前記各ｐ型半導体
層の間でｎ型半導体層領域がピンチオフするようにした
ショットキーバリアダイオードにおいて、 前記複数のｐ型半導体層は、第１の主面からある深さ位
置で最小間隔となるように形成され、且つ前記ｎ型半導
体層は、前記最小間隔となる深さ位置を含む所定幅の領
域がその上下領域より低不純物濃度に設定されているこ
とを特徴とするショットキーバリアダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066607A JP2001257367A (ja) | 2000-03-10 | 2000-03-10 | ショットキーバリアダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066607A JP2001257367A (ja) | 2000-03-10 | 2000-03-10 | ショットキーバリアダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257367A true JP2001257367A (ja) | 2001-09-21 |
Family
ID=18585942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000066607A Abandoned JP2001257367A (ja) | 2000-03-10 | 2000-03-10 | ショットキーバリアダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001257367A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191227A (ja) * | 2003-12-25 | 2005-07-14 | Sanyo Electric Co Ltd | 半導体装置 |
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| US8552469B2 (en) | 2006-09-28 | 2013-10-08 | Sanyo Semiconductor Co., Ltd. | Semiconductor device |
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| JP2017157665A (ja) * | 2016-03-01 | 2017-09-07 | 豊田合成株式会社 | Ｍｐｓダイオード |
-
2000
- 2000-03-10 JP JP2000066607A patent/JP2001257367A/ja not_active Abandoned
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