JP2019016775A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
ック層(4)、および、一方向を長手方向として電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の半導体からなるJFET部(3)を有する飽和電流抑制層(3、4)と、飽和電流抑制層の上に形成され、ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)と、電流分散層の上に形成された第2導電型の半導体からなるベース領域(7)と、ベース領域の上に形成され、ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)と、ベース領域と電界ブロック層とを連結し、一方向と交差する方向に延設された第2導電型の連結層(9)と、を備えている。
第1実施形態について説明する。ここでは半導体素子としてトレンチゲート構造の反転型の縦型MOSFETが形成されたSiC半導体装置を例に挙げて説明する。
まず、半導体基板として、n+型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn−型ドリフト層2を形成する。このとき、n+型基板1の主表面上に予めn−型ドリフト層2を成長させてある所謂エピ基板を用いても良い。そして、n−型ドリフト層2の上にSiCからなるJFET部3をエピタキシャル成長させる。
JFET部3の表面に、マスク16を配置したのち、マスク16をパターニングして電界ブロック層4の形成予定領域を開口させる。そして、p型不純物をイオン注入することで、電界ブロック層4を形成する。その後、マスク16を除去する。
引き続き、JFET部3および電界ブロック層4の上にn型SiCをエピタキシャル成長させることで、n型電流分散層6を形成する。
図示しないCVD装置を用いて、n型電流分散層6の上にp型ベース領域7およびn+型ソース領域8をエピタキシャル成長させる。
n+型ソース領域8の上にp型連結層9と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてRIE(Reactive Ion Etching)等の異方性エッチングを行うことで、n+型ソース領域8、p型ベース領域7およびn型電流分散層6を順に除去し、JFET部3および電界ブロック層4に達するディープトレンチ9aを形成する。そして、マスクを除去する。
図示しないCVD装置を用いて、ディープトレンチ9a内を埋め込むようにp型SiCをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ9a内にのみp型SiCを残すことでp型連結層9を形成する。
n+型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ10の形成予定領域を開口させる。そして、マスクを用いてRIE等の異方性エッチングを行うことで、ゲートトレンチ10を形成する。
第2実施形態について説明する。本実施形態は、第1実施形態に対してJFET部3および電界ブロック層4の構造の変更などを行ったものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
まず、半導体基板として、n+型基板1を用意する。そして、図示しないCVD装置を用いたエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn−型ドリフト層2を形成する。このとき、n+型基板1の主表面上に予めn−型ドリフト層2を成長させてある所謂エピ基板を用いても良い。そして、n−型ドリフト層2の上にSiCからなる電界ブロック層4を形成する。具体的には、n−型ドリフト層2の表面にp−型層4aを形成したのち、続けてp−型層4aの上にp+型層4bを形成する。
電界ブロック層4の上にJFET部3と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてRIE等の異方性エッチングを行うことで電界ブロック層4を除去してトレンチ3aを形成し、トレンチ3aの底部においてn−型ドリフト層2を露出させる。その後、エッチング時に用いたマスクを除去する。
図示しないCVD装置を用いたエピタキシャル成長により、トレンチ3a内にn+型層3bを形成すると同時に電界ブロック層4の表面にn+型層5を形成する。
引き続き、n+型層3bおよびn+型層5の上にn型SiCをエピタキシャル成長させることで、n型層3cを形成すると同時にn型電流分散層6を形成する。このとき、n+型層3bおよびn+型層5とn型層3cおよびn型電流分散層6とは同じ導電型である。このため、n+型層3bおよびn+型層5のエピタキシャル成長に用いたCVD装置内において、n型ドーパントとなるガスの導入量を変化させることで、容易にn型層3cおよびn型電流分散層6を連続してエピタキシャル成長させることができる。
第3実施形態について説明する。本実施形態は、第2実施形態に対してn+型層5を無くしたり、p型連結層9の構成変更などを行ったものであり、その他については第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
第4実施形態について説明する。本実施形態は、第1〜第3実施形態に対して、電界ブロック層4とトレンチゲート構造の形成位置関係を特定したものであり、その他については第1〜第3実施形態と同様であるため、第1〜第3実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態の構成に対して本実施形態を適用する場合について説明するが、第2、第3実施形態についても適用できる。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
3 JFET部
4 電界ブロック層
7 p型ベース領域
8 n+型ソース領域
9 p型連結層
10 ゲートトレンチ
12 ゲート電極
14 ソース電極
15 ドレイン電極
Claims (17)
- 反転型の半導体素子を備えている半導体装置であって、
半導体で構成された第1または第2導電型の基板(1)と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の半導体からなるドリフト層(2)と、
前記ドリフト層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の半導体からなる電界ブロック層(4)、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の半導体からなるJFET部(3)を有する飽和電流抑制層(3、4)と、
前記飽和電流抑制層の上に形成され、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)と、
前記電流分散層の上に形成された第2導電型の半導体からなるベース領域(7)と、
前記ベース領域の上に形成され、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)と、
前記ベース領域と前記電界ブロック層とを連結し、前記一方向と交差する方向に延設された第2導電型の連結層(9)と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ(10)内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜(11)と該ゲート絶縁膜の上に配置されたゲート電極(12)とを備えて構成され、前記一方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(13)と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(14)と、
前記基板の裏面側に形成されたドレイン電極(15)と、を含む前記半導体素子を備え、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成し、前記ソース領域および前記JFET部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す半導体装置。 - 前記連結層は、前記ソース領域の表面から前記ベース領域および前記電流分散層を貫通して前記電界ブロック層に達するディープトレンチ(9a)内に配置され、前記ベース領域と前記電界ブロック層とを連結すると共に前記ソース電極に接続されている請求項1に記載の半導体装置。
- 前記ソース領域の表面から前記ベース領域に至り、前記連結層と対応する位置に形成されると共に前記ソース電極に接続された第2導電型のプラグ層(20)を有し、
前記連結層は、前記ベース領域および前記プラグ層を介して前記ソース電極に接続されている請求項1に記載の半導体装置。 - 前記JFET部は、前記電界ブロック層を貫通すると共に前記ドリフト層を露出させる底面を有するトレンチ(3a)内において、該トレンチの底面および側面上に形成され前記ドリフト層よりも第1導電型不純物濃度が高くされた第1層(3b)と、前記第1層の上に形成され前記第1層よりも第1導電型不純物濃度が低くされた第2層(3c)と、を有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成し、前記ソース領域および前記JFET部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す請求項1ないし3のいずれか1つに記載の半導体装置。 - 前記第1層は、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記電界ブロック層から前記第2層に伸びる空乏層の伸び量を抑制して前記JFET部を通じて電流を流せるようにし、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によって前記JFET部をピンチオフさせる空乏層調整層を構成する請求項4に記載の半導体装置。
- 前記電界ブロック層は、前記ドリフト層に接して形成された下層部(4a)と、該下層部の上に形成されると共に該下層部よりも第2導電型不純物濃度が高くされた上層部(4b)と、を有している請求項4または5に記載の半導体装置。
- 前記連結層は、前記一方向において複数本が並べて配置されることでストライプ状とされており、複数本それぞれの幅が、0.4〜1.0μmの範囲内、かつ、複数本の該連結層それぞれの間の距離の1/30以下とされている請求項1ないし6のいずれか1つに記載の半導体装置。
- 前記複数本の連結層の間の距離は30〜100μmとされている請求項1ないし7のいずれか1つに記載の半導体装置。
- 前記トレンチゲート同士の間隔であるセルピッチが0.6〜2.0μmとされている請求項1ないし8のいずれか1つに記載の半導体装置。
- 前記JFET部は、該JFET部が複数本並んでいる配列方向の寸法が0.6〜2.0μmとされている請求項1ないし9のいずれか1つに記載の半導体装置。
- 前記電界ブロック層と前記トレンチゲート構造が同じピッチとされていると共に、前記電界ブロック層の幅が前記トレンチゲート構造の幅以上とされ、前記トレンチゲート構造の全幅分が前記電界ブロック層の上に配置された構造とされている請求項1ないし10のいずれか1つに記載の半導体装置。
- 反転型の半導体素子を備えた半導体装置の製造方法であって、
半導体で構成された第1または第2導電型の基板(1)を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第1導電型の半導体からなるドリフト層(2)を形成することと、
前記ドリフト層の上に、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の半導体からなる電界ブロック層(4)、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の半導体からなるJFET部(3)を有する飽和電流抑制層(3、4)を形成することと、
前記飽和電流抑制層の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)を形成することと、
前記電流分散層の上に、第2導電型の半導体からなるベース領域(7)を形成することと、
前記ベース領域の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)を形成することと、
前記ソース領域の表面から前記ベース領域および前記電流分散層を貫通して前記電界ブロック層に達し、前記一方向と交差する方向を長手方向とするディープトレンチ(9a)を形成することと、
前記ディープトレンチ内に、前記ベース領域と前記電界ブロック層とを連結する第2導電型の連結層(9)を形成することと、
前記ソース領域および前記連結層の表面から前記ベース領域よりも深いゲートトレンチ(10)を、前記一方向と同方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜(11)を形成すると共に、前記ゲート絶縁膜の上にゲート電極(12)を形成することでトレンチゲート構造を形成することと、
前記ソース領域に電気的に接続されるソース電極(14)を形成することと、
前記基板の裏面側にドレイン電極(15)を形成することと、を含む半導体装置の製造方法。 - 前記飽和電流抑制層を形成することでは、前記JFET部として、前記電界ブロック層に形成されたトレンチ(3a)の底面および側面上に配置され前記ドリフト層よりも第1導電型不純物濃度が高い第1層(3b)と、前記第1層の上に配置され前記第1層よりも第1導電型不純物濃度が低い第2層(3c)と、を形成することを含む請求項12に記載の半導体装置の製造方法。
- 前記飽和電流抑制層を形成することでは、前記電界ブロック層として、前記ドリフト層に接する下層部(4a)と、該下層部の上に形成されると共に該下層部よりも第2導電型不純物濃度が高くされた上層部(4b)と、を連続してエピタキシャル成長させることを含む請求項13に記載の半導体装置の製造方法。
- 前記飽和電流抑制層を形成することにおける前記JFET部を形成すること、および、前記電流分散層を形成することを連続して行い、前記JFET部として前記第1層と前記第2層とを連続してエピタキシャル成長させると共に、前記第2層のエピタキシャル成長と同時に前記電流分散層もエピタキシャル成長させる請求項13または14に記載の半導体装置の製造方法。
- 反転型の半導体素子を備えた半導体装置の製造方法であって、
半導体で構成された第1または第2導電型の基板(1)を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第1導電型の半導体からなるドリフト層(2)を形成することと、
前記ドリフト層の上に、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の半導体からなる電界ブロック層(4)、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の半導体からなるJFET部(3)を有する飽和電流抑制層(3、4)を形成することと、
前記飽和電流抑制層の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)を形成することと、
前記電流分散層に対して第2導電型不純物のイオン注入を行うことで、前記電界ブロック層に達し、前記一方向と交差する方向を長手方向とする第2導電型の連結層(9)を形成することと、
前記電流分散層および前記連結層の上に、第2導電型の半導体からなるベース領域(7)を形成することと、
前記ベース領域の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)を形成することと、
前記ソース領域に対して第2導電型不純物のイオン注入を行うことで、前記ベース領域に達する第2導電型のプラグ層(20)を形成することと、
前記ソース領域および前記連結層の表面から前記ベース領域よりも深いゲートトレンチ(10)を、前記一方向と同方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜(11)を形成すると共に、前記ゲート絶縁膜の上にゲート電極(12)を形成することでトレンチゲート構造を形成することと、
前記ソース領域に電気的に接続されるソース電極(14)を形成することと、
前記基板の裏面側にドレイン電極(15)を形成することと、を含む半導体装置の製造方法。 - 前記トレンチゲート構造を形成することでは、前記トレンチゲート構造を前記電界ブロック層と同じピッチにすると共に、前記トレンチゲート構造の幅が前記電界ブロック層の幅以下となるようにし、前記トレンチゲート構造の全幅分が前記電界ブロック層の上に配置されるようにする請求項12ないし16のいずれか1つに記載の半導体装置の製造方法。
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