JP7379882B2 - 窒化物半導体装置 - Google Patents

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Description

特許法第３０条第２項適用 ＳＩＰ「次世代パワーエレクトロニクス」 公開シンポジウム，開催日 平成３１年３月２８日
本発明は、窒化物半導体装置に関する。
従来、半導体基板のドリフト領域内にトレンチが設けられ、トレンチ内にゲート絶縁膜とゲート電極とが設けられたトレンチ構造の絶縁ゲート型半導体装置が知られている（例えば、特許文献１参照）。
特開平８－１６７７１１号公報
オン抵抗を低減することが可能な窒化物半導体装置が望まれている。
本発明は上記課題に着目してなされたものであって、オン抵抗を低減することが可能な窒化物半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る窒化物半導体装置は、窒化物半導体層と、窒化物半導体層に設けられた複数のチャネルセルと、窒化物半導体層に設けられた第２導電型のソース引き出し領域と、窒化物半導体層の第１主面側に設けられたソース電極と、を備える。チャネルセルは、第１導電型のウェル領域と、ウェル領域と接する第２導電型のソース領域とを有する。ソース引き出し領域は、ソース領域に接続している。複数のチャネルセルは、第１主面の法線方向からの平面視で第１方向に延設され、第１方向と平面視で交差する第２方向に並んでいる。ソース電極は、第２方向に並ぶ複数のチャネルセルの列から離れた位置でソース引き出し領域と接している。
本発明によれば、オン抵抗を低減することが可能な窒化物半導体装置を提供することができる。
図１は、本発明の実施形態１に係る窒化ガリウム半導体装置の構成例を示す平面図である。 図２は、本発明の実施形態１に係る窒化ガリウム半導体装置の構成例を示す平面図である。 図３は、本発明の実施形態１に係る窒化ガリウム半導体装置の構成例を示す平面図である。 図４Ａは、本発明の実施形態１に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図４Ｂは、本発明の実施形態１に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図４Ｃは、本発明の実施形態１に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図５Ａは、本発明の実施形態１の変形例１に係る窒化ガリウム半導体装置の構成を示す断面図である。 図５Ｂは、本発明の実施形態１の変形例１に係る窒化ガリウム半導体装置の構成を示す断面図である。 図５Ｃは、本発明の実施形態１の変形例１に係る窒化ガリウム半導体装置の構成を示す断面図である。 図６は、本発明の実施形態１の変形例２に係る窒化ガリウム半導体装置の構成を示す断面図である。 図７Ａは、本発明の実施形態１の変形例２に係る窒化ガリウム半導体装置の構成を示す断面図である。 図７Ｂは、本発明の実施形態１の変形例２に係る窒化ガリウム半導体装置の構成を示す断面図である。 図７Ｃは、本発明の実施形態１の変形例２に係る窒化ガリウム半導体装置の構成を示す断面図である。 図８は、本発明の実施形態２に係る窒化ガリウム半導体装置の構成例を示す平面図である。 図９Ａは、本発明の実施形態２に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図９Ｂは、本発明の実施形態２に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図９Ｃは、本発明の実施形態２に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図１０Ａは、本発明の実施形態２の変形例１に係る窒化ガリウム半導体装置の構成を示す断面図である。 図１０Ｂは、本発明の実施形態２の変形例１に係る窒化ガリウム半導体装置の構成を示す断面図である。 図１０Ｃは、本発明の実施形態２の変形例１に係る窒化ガリウム半導体装置の構成を示す断面図である。 図１１は、本発明の実施形態２の変形例２に係る窒化ガリウム半導体装置の構成を示す断面図である。 図１２Ａは、本発明の実施形態２の変形例２に係る窒化ガリウム半導体装置の構成を示す断面図である。 図１２Ｂは、本発明の実施形態２の変形例２に係る窒化ガリウム半導体装置の構成を示す断面図である。 図１２Ｃは、本発明の実施形態２の変形例２に係る窒化ガリウム半導体装置の構成を示す断面図である。
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
以下の説明で、平面視とは、ＧａＮ層１０の表面１０ａの法線方向（例えば、Ｚ軸方向）から見ることを意味する。
以下の説明では、第１導電型がＰ型、第２導電型がＮ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をＮ型、第２導電型をＰ型としても構わない。またＰやＮに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じＰとＰとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
＜実施形態１＞
（ＧａＮ半導体装置の構成例）
図１から図３は、本発明の実施形態１に係る窒化ガリウム半導体装置（本発明の「窒化物半導体装置」の一例；以下、ＧａＮ半導体装置）１の構成例を示す平面図である。図２は、図１に示す平面図からゲート電極ＧＥを取り除いた図である。図３は、図２に示す平面図からソース領域１３及びソース引き出し領域１３１を取り除いた図である。図４Ａから図４Ｃは、本発明の実施形態１に係るＧａＮ半導体装置１の構成例を示す断面図である。図４Ａは、図１に示す平面図をＡ１－Ａ’１線で切断した断面図である。図４Ｂは、図１に示す平面図をＢ１－Ｂ’１線で切断した断面図である。図４Ｃは、図１に示す平面図をＣ１－Ｃ’１線で切断した断面図である。
図１から図４Ｃにおいて、Ｘ軸方向（本発明の「第１方向」の一例）及びＹ軸方向（本発明の「第２方向」の一例）は、後述するＧａＮ層１０の表面１０ａ（本発明の「第１主面」の一例）に平行な方向である。Ｚ軸方向は、ＧａＮ層１０の表面１０ａに直交する方向であり、後述するトレンチ２０の深さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
図１から図４Ｃに示すように、ＧａＮ半導体装置１は、トレンチゲート構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。例えば、ＧａＮ半導体装置１は、Ｎ＋型の窒化ガリウム基板（以下、ＧａＮ基板）２と、ＧａＮ基板２の表面２ａ上に設けられたＮ－型の窒化物ガリウム層（以下、ＧａＮ層）１０とを備える。ＧａＮ層１０は、ドリフト領域１１と、Ｐ型のウェル領域１２と、Ｎ＋型のソース領域１３と、Ｎ＋型のソース引き出し領域１３１と、Ｐ＋型の不純物領域１４（本発明の「第１不純物領域」の一例）と、を備える。
また、ＧａＮ半導体装置１は、ＧａＮ層１０に設けられた複数のトレンチ２０と、トレンチ２０内に設けられたゲート絶縁膜２１、絶縁膜２２（本発明の「第１絶縁膜」の一例）と、ＧａＮ層１０の表面１０ａ側に設けられたゲート電極ＧＥと、ＧａＮ層１０の表面１０ａ側に設けられたソース電極ＳＥと、ＧａＮ層１０の表面１０ａ側に設けられてゲート電極ＧＥとソース電極ＳＥとの間に位置する絶縁膜４１と、を備える。また、ＧａＮ半導体装置１は、ＧａＮ基板２の裏面２ｂ側に設けられたドレイン電極ＤＥを備える。以下、ＧａＮ半導体装置１を構成する各部について、詳しく説明する。
ＧａＮ基板２は、ＧａＮ単結晶基板である。ＧａＮ基板２は、Ｎ型の基板であり、例えばＮ＋型の基板である。ＧａＮ基板２に含まれるＮ型不純物は、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの一種類以上の元素である。一例を挙げると、ＧａＮ基板２に含まれるＮ型不純物はＳｉ又はＯであり、ＧａＮ基板２におけるＳｉ又はＯの不純物濃度は２×１０１８ｃｍ－３以上である。
なお、ＧａＮ基板２は、転位密度が１×１０７ｃｍ－２未満の低転位自立基板であってもよい。ＧａＮ基板２が低転位自立基板であることにより、ＧａＮ基板２上に形成されるＧａＮ層１０の転位密度も低くなる。また、低転位基板をＧａＮ基板２に用いることで、ＧａＮ基板２に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。
ＧａＮ層１０は、ＧａＮ基板２の表面上に設けられている。ＧａＮ層１０は、ＧａＮ単結晶層であり、ＧａＮ基板２の表面上にエピタキシャル形成された層である。
ドリフト領域１１は、ＧａＮ層１０を形成するエピタキシャル成長の過程でＮ型不純物がドープされることにより形成される。ドリフト領域１１は、ソース領域１３と比べて、Ｎ型の不純物濃度が低い。ドリフト領域１１は、ＧａＮ基板２とウェル領域１２との間の電流経路として機能する。
ウェル領域１２は、ＧａＮ層１０を形成するエピタキシャル成長の過程でＰ型不純物がドープされることにより形成される。あるいは、ウェル領域１２は、ＧａＮ層１０の表面１０ａから所定の深さにＰ型不純物がイオン注入され、熱処理されることにより形成されてもよい。Ｐ型不純物は、例えばＭｇである。ウェル領域１２において、ゲート絶縁膜２１と接する部分とその近傍に、縦型ＭＯＳＦＥＴのチャネルが形成される。
ＧａＮ半導体装置１では、複数のチャネルと、チャネルに隣接するソース領域１３とが一方向に向かって一定の間隔で繰り返し配置される。本発明の実施形態では、一方向に向かって一定の間隔で繰り返し配置される複数のチャネル及びソース領域１３の単位構造をチャネルセルＣＳという。複数のチャネルセルＣＳは、Ｘ軸方向にそれぞれ延設されている。また、複数のチャネルセルＣＳは、Ｙ軸方向に一定の間隔で並んで配置されている。Ｙ軸方向は、縦型ＭＯＳＦＥＴのチャネル幅の方向である。チャネルセルＣＳのＹ軸方向の長さ（幅）ＷＣＳは、例えば０．１μｍ以上１μｍ以下である。
ソース領域１３及びソース引き出し領域１３１は、ＧａＮ層１０の表面１０ａ及びその近傍に設けられている。ソース領域１３及びソース引き出し領域１３１は、ＧａＮ層１０の表面１０ａから所定の深さにＮ型不純物がイオン注入され、熱処理されることにより形成される。ソース領域１３及びソース引き出し領域１３１はウェル領域１２上に位置し、ウェル領域１２と接している。
ソース領域１３はＸ軸方向に延設されている。ソース引き出し領域１３１はＹ軸方向に延設されている。ソース領域１３のＸ軸方向における端部がソース引き出し領域１３１に接続している。ソース領域１３は、ゲート電極ＧＥと平面視で重なっている。ソース引き出し領域１３１はゲート電極ＧＥと平面視で重なっていない。
Ｐ＋型の不純物領域１４は、ＧａＮ層１０の表面１０ａ及びその近傍に設けられている。不純物領域１４は、ＧａＮ層１０の表面１０ａから所定の深さにＰ型不純物がイオン注入され、熱処理されることにより形成される。不純物領域１４は、チャネルセルＣＳよりもＰ型の濃度（例えば、Ｐ型の不純物濃度からＮ型の不純物濃度を相殺した値）が高い。
ＧａＮ半導体装置１では、Ｙ軸方向に並ぶ一のチャネルセルＣＳ群と、Ｙ軸方向に並ぶ他のチャネルセルＣＳ群とが、Ｘ軸方向で隣り合っている。不純物領域１４は、Ｘ軸方向で隣り合う一のチャネルセルＣＳ群と、他のチャネルセルＣＳ群との間に位置する。不純物領域１４は、一のチャネルセルＣＳ群のウェル領域１２及びソース領域１３と、他のチャネルセルＣＳ群のウェル領域１２及びソース領域１３とにそれぞれ接している。また、不純物領域１４の表面１０ａ側からの深さは、ウェル領域１２の表面１０ａ側からの深さよりも深い。これにより、不純物領域１４はドリフト領域１１とも接している。
不純物領域１４上及びソース引き出し領域１３１は、ソースコンタクト領域ＣＡでソース電極ＳＥと接している。ソースコンタクト領域ＣＡは、Ｙ軸方向に並ぶ複数のチャネルセルＣＳの列から離れた位置に設けられている。例えば、ソースコンタクト領域ＣＡは、Ｘ軸方向で隣り合う一のチャネルセルＣＳ群と、他のチャネルセルＣＳ群との間に位置する。ソースコンタクト領域ＣＡには、不純物領域１４及びソース引き出し領域１３１を底面とするコンタクトホールが設けられている。このコンタクトホールを通して、ソース電極ＳＥは、不純物領域１４及びソース引き出し領域１３１と接している。
ソースコンタクト領域ＣＡのＸ軸方向の幅ＷＣＡは、例えば１μｍ以上５μｍ以下である。ソースコンタクト領域ＣＡのＸ軸方向の配置間隔ＰＣＡは、例えば２μｍ以上１０μｍ以下である。
複数のトレンチ２０は、Ｘ軸方向に延設され、Ｙ軸方向に一定の間隔で並んで配置されている。トレンチ２０は、ＧａＮ層１０の表面１０ａ側に開口している。トレンチ２０は、複数のチャネルセルＣＳ間に位置する。例えば、Ｙ軸方向で隣り合う一のチャネルセルＣＳと他のチャネルセルＣＳとの間にトレンチ２０が配置されている。すなわち、トレンチ２０は、チャネルセルＣＳをＹ軸方向の両側から挟むように配置されている。トレンチ２０のＹ軸方向の長さ（幅）Ｗ２０は、例えば０．１μｍ以上１μｍ以下である。
ゲート絶縁膜２１は、トレンチ２０の側面に設けられている。ゲート絶縁膜２１は、例えばシリコン酸化膜（ＳｉＯ２膜）又は酸化アルミニウム（Ａｌ２Ｏ３）膜である。絶縁膜２２は、トレンチ２０の底面に設けられている。絶縁膜２２は、例えばＳｉＯ２膜又はＡｌ２Ｏ３膜である。ゲート絶縁膜２１と絶縁膜２２は、トレンチ２０内で互いに接している。例えば、ゲート絶縁膜２１よりも絶縁膜２２の方が膜厚が大きい。
ゲート電極ＧＥは、トレンチ２０内に配置された電極部３１と、複数のチャネルセルＣＳに跨るようにＹ軸方向に延設された配線部３２とを有する。電極部３１と配線部３２は互いに接続している。電極部３１は、ゲート絶縁膜２１を介してチャネルセルＣＳと隣り合っている。ゲート電極ＧＥは、不純物をドープしたポリシリコンで形成されている。絶縁膜４１は、ゲート電極ＧＥ上に設けられている。絶縁膜４１は、例えばＳｉＯ２膜又はＡｌ２Ｏ３膜である。
ソース電極ＳＥは、絶縁膜４１上に設けられている。ソース電極ＳＥは、絶縁膜４１に設けられたコンタクトホールを通して、ソース引き出し領域１３１と不純物領域１４とに接している。これにより、縦型ＭＯＳＦＥＴのオン電流は、ソース領域１３、ソース引き出し領域１３１を通ってソース電極ＳＥに流れる。また、ウェル領域１２の電位は、不純物領域１４を介してソース電極ＳＥの電位に固定される。
ソース電極ＳＥは、ＡｌまたはＡｌ－Ｓｉの合金で構成されている。また、ソース電極５３は、ＧａＮ層１０の表面１０ａとの間にバリアメタル層を有してもよい。バリアメタル層はチタン（Ｔｉ）で構成されていてもよい。つまり、ソース電極５３は、Ｔｉ層及びＡｌ層の積層、または、Ｔｉ層及びＡｌ－Ｓｉの合金層の積層であってもよい。ソース電極ＳＥは、図示しないソースパッドを兼ねた電極であってもよいし、ソースパッドとは別に設けられた電極であってもよい。
以上説明したように、本発明の実施形態１に係るＧａＮ半導体装置１は、ＧａＮ層１０と、ＧａＮ層１０に設けられた複数のチャネルセルＣＳと、ＧａＮ層１０に設けられたＮ＋型のソース引き出し領域１３１と、ＧａＮ層１０の表面１０ａ側に設けられたソース電極ＳＥと、を備える。チャネルセルＣＳは、Ｐ型のウェル領域１２と、ウェル領域１２と接するＮ＋型のソース領域１３とを有する。ソース引き出し領域１３１は、ソース領域１３に接続している。複数のチャネルセルＣＳは、平面視でＸ軸方向に延設され、Ｘ軸方向と平面視で交差するＹ軸方向に並んでいる。ソース電極ＳＥは、Ｙ軸方向に並ぶ複数のチャネルセルＣＳの列から離れたソースコンタクト領域ＣＡで、ソース引き出し領域１３１と接している。
これによれば、ＧａＮ半導体装置１は、チャネルセルＣＳの上方や、Ｙ軸方向で隣り合うチャネルセルＣＳ間でソースコンタクトを取る必要はない。ＧａＮ半導体装置１は、チャネルセルＣＳのＹ軸方向の配置間隔ＰＣＳ（図４Ａ参照）を狭くすることができ、チャネルセルＣＳのＹ軸方向の配置密度を高めることができる。これにより、ＧａＮ半導体装置１は、縦型ＭＯＳＦＥＴのチャネル幅を大きくすることができ、縦型ＭＯＳＦＥＴのオン抵抗を低減することが可能となる。ドリフト領域の抵抗が低いＧａＮ半導体装置では、チャネル抵抗が相対的に大きいため、チャネル幅の拡大はオン抵抗の低減に特に効果がある。
また、チャネルセルＣＳの周辺でソースコンタクトを取る必要がないため、チャネルセルＣＳのＹ軸方向の配置間隔を小さくしても、ゲート－ソース間の短絡不良は発生しない。これにより、ＧａＮ半導体装置１は、微細化しても加工プロセスによる歩留まりの低下を抑制することができる。
また、ゲート電極ＧＥは、トレンチ２０内に電極部３１が配置された、トレンチゲート構造である。縦型ＭＯＳＦＥＴのチャネルはＧａＮ層１０の厚さ方向（Ｚ軸方向）に形成されるため、チャネルセルＣＳをＹ軸方向に密に配置することができる。これにより、チャネルセルＣＳの配置密度をさらに高めることができる。
（変形例１）
図５Ａから図５Ｃは、本発明の実施形態１の変形例１に係るＧａＮ半導体装置１Ａの構成を示す断面図である。図５Ａは、図１に示した平面図をＡ１－Ａ’１線で切断した断面に対応する図である。図５Ｂは、図１に示した平面図をＢ１－Ｂ’１線で切断した断面に対応する図である。図５Ｃは、図１に示した平面図をＣ１－Ｃ’１線で切断した断面に対応する図である。
図５Ａから図５Ｃに示すように、ＧａＮ半導体装置１Ａは、ＧａＮ層１０に設けられ、チャネルセルＣＳとドリフト領域１１との間に位置するＮ型の不純物領域１５（本発明の「第２不純物領域」の一例）を備える。不純物領域１５は、ドリフト領域よりもＮ型の不純物濃度（例えば、Ｎ型の不純物濃度からＰ型の不純物濃度を相殺した値）が高い。これによれば、チャネルセルＣＳ直下の広がり抵抗を低減することができる。チャネルセルＣＳからドリフト領域１１への電子の移動を広がり易くすることができる。
（変形例２）
図６は、本発明の実施形態１の変形例２に係るＧａＮ半導体装置１Ｂの構成を示す断面図である。図７Ａから図７Ｃは、本発明の実施形態１の変形例２に係るＧａＮ半導体装置１Ａの構成を示す断面図である。図７Ａは、図６に示す平面図をＡ６－Ａ’６線で切断した断面図である。図７Ｂは、図６に示す平面図をＢ６－Ｂ’６線で切断した断面図である。図７Ｃは、図６に示す平面図をＣ６－Ｃ’６線で切断した断面図である。
図６から図７Ｃに示すように、ＧａＮ半導体装置１Ｂは、ＧａＮ層１０においてトレンチ２０下に設けられたＰ＋型の不純物領域１６（本発明の「第３不純物領域」の一例）を備える。不純物領域１６は、ウェル領域１２よりもＰ型の不純物濃度（例えば、Ｐ型の不純物濃度からＮ型の不純物濃度を相殺した値）が高い。不純物領域１６は絶縁膜２２を介してゲート電極ＧＥの電極部３１と隣り合っている。
これによれば、ＧａＮ半導体装置１Ｂは、トレンチ２０内に設けられた電極部３１の下方における電界分布を緩やかにするができる。例えば、電極部３１の角部３１１近傍には電界が集中しやすいが、不純物領域１６が存在することによって角部３１１近傍における電界集中を抑制することができる。これにより、ゲート－ドレイン間に短絡不良が発生することを防ぐことができる。
なお、図６に示したように、不純物領域１６はＹ軸方向に延設されており、トレンチ２０と平行に配置されていることが好ましい。これにより、電極部３１の角部３１１と不純物領域１６との距離を一定にすることができる。また、不純物領域１６は、平面視でソースコンタクトと重ならない位置に配置されていることが好ましい。これにより、不純物領域１６がソース－ドレイン間の電流経路の妨げとなることを防ぐことができる。
また、図７Ａでは、Ｐ＋型の不純物領域１６がＰ型のウェル領域１２と接している場合を示したが、これはあくまで一例である。図７Ａにおいて、Ｐ＋型の不純物領域１６とＰ型のウェル領域１２との間には、Ｎ型の領域（例えば、Ｎ－型のドリフト領域１１）が配置されていてもよい。この場合、Ｐ＋型の不純物領域１６は、トレンチ２０の底面より下の位置に配置され、トレンチ２０の底面より上の位置には配置されていなくてもよい。このような場合でも、不純物領域１６は、図７Ｂに示す角部３１１近傍における電界集中を抑制することができる。
＜実施形態２＞
上記の実施形態１では、縦型ＭＯＳＦＥＴがトレンチゲート構造を有する場合を説明した。しかしながら、本発明はこれに限定されない。本発明の実施形態に係る窒化物半導体装置は、プレーナ構造の縦型ＭＯＳＦＥＴであってもよい。プレーナ構造は、ＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）構造であってもよい。
図８は、本発明の実施形態２に係るＧａＮ半導体装置１Ｃの構成例を示す平面図である。図９Ａから図９Ｃは、本発明の実施形態２に係るＧａＮ半導体装置１Ｃの構成例を示す断面図である。図９Ａは、図８に示す平面図をＡ８－Ａ’８線で切断した断面図である。図９Ｂは、図８に示す平面図をＢ８－Ｂ’８線で切断した断面図である。図９Ｃは、図８に示す平面図をＣ８－Ｃ’８線で切断した断面図である。
図８から図９Ｃに示すように、ＧａＮ半導体装置１Ｃは、ＤＭＯＳ構造を有する縦型ＭＯＳＦＥＴである。ＧａＮ半導体装置１Ｃにおいて、チャネルセルＣＳは、Ｐ型のウェル領域１２と、ウェル領域１２の内側に配置されたＮ＋型のソース領域１３とで構成されている。ウェル領域１２の表面及びその近傍であって、Ｙ軸方向においてソース領域１３の両側に位置する部分に縦型ＭＯＳＦＥＴのチャネルが形成される。
ＧａＮ半導体装置１Ｃにおいても、複数のチャネルセルＣＳは、Ｚ軸方向からの平面視でＹ軸方向に延設され、Ｚ軸方向に並んでいる。また、Ｎ＋型のソース引き出し領域１３１は、Ｙ軸方向に延設されている。ソース引き出し領域１３１は、ソース領域１３のＸ軸方向の端部に接続している。
ゲート絶縁膜２１は、チャネルセルＣＳを含むＧａＮ層１０の表面１０ａ上に設けられている。ゲート電極ＧＥは、ゲート絶縁膜２１上に設けられている。ソース電極ＳＥは、絶縁膜４１を介してゲート電極ＧＥ上に設けられている。ソース電極ＳＥは、Ｙ軸方向に並ぶ複数のチャネルセルＣＳの列から離れた位置でソース引き出し領域１３１に接続している。
ＧａＮ半導体装置１Ｃは、実施形態１で説明したＧａＮ半導体装置１と同様に、チャネルセルＣＳの上方や、Ｙ軸方向で隣り合うチャネルセルＣＳ間でソースコンタクトを取る必要はない。このため、ＧａＮ半導体装置１Ｃは、チャネルセルＣＳのＹ軸方向の配置間隔ＰＣＳ（図９Ａ参照）を狭くすることができ、チャネルセルＣＳのＹ軸方向の配置密度を高めることができる。これにより、ＧａＮ半導体装置１Ｃは、縦型ＭＯＳＦＥＴのチャネル幅を大きくすることができ、縦型ＭＯＳＦＥＴのオン抵抗を低減することが可能となる。
（変形例１）
図１０Ａから図１０Ｃは、本発明の実施形態２の変形例１に係るＧａＮ半導体装置１Ｄの構成を示す断面図である。図１０Ａは、図８に示した平面図をＡ８－Ａ’８線で切断した断面に対応する図である。図１０Ｂは、図８に示した平面図をＢ８－Ｂ’８線で切断した断面に対応する図である。図１０Ｃは、図８に示した平面図をＣ８－Ｃ’８線で切断した断面に対応する図である。
図１０Ａから図１０Ｃに示すように、ゲート絶縁膜２１において、ソース領域１３上に位置する部位は、他の部位と比べて厚く形成されていてもよい。例えば、ゲート絶縁膜２１は、ウェル領域１２上に位置する第１部位２１１と、ソース領域１３上に位置する第２部位２１２とを有する。第２部位２１２は第１部位２１１よりも膜厚が大きい。このような構成であれば、ソース・ゲート間の容量を低減することができる。
（変形例２）
図１１は、本発明の実施形態２の変形例２に係るＧａＮ半導体装置１Ｅの構成を示す断面図である。図１２Ａから図１２Ｃは、本発明の実施形態２の変形例２に係るＧａＮ半導体装置１Ｅの構成を示す断面図である。図１２Ａは、図１１に示す平面図をＡ１１－Ａ’ １１線で切断した断面図である。図１２Ｂは、図１１に示す平面図をＢ１１－Ｂ’１１ 線で切断した断面図である。図１２Ｃは、図１１に示す平面図をＣ１１－Ｃ’１１線で切断した断面図である。
図１１から図１２Ｃに示すように、ＧａＮ半導体装置１Ｅは、Ｙ軸方向に並ぶ複数のチャネルセルＣＳの列から離れたソースコンタクト領域ＣＡで、ドリフト領域１１上に設けられた金属膜５０を備える。例えば、ＧａＮ半導体装置１Ｅでは、ソースコンタクト領域ＣＡにＰ＋型の不純物領域１４は設けられていない。ソースコンタクト領域ＣＡでは、ＧａＮ層１０の表面１０ａにドリフト領域１１が現れている。このドリフト領域１１上に金属膜５０が設けられている。金属膜５０はＹ軸方向に延設されている。金属膜５０は、例えばＮｉまたはＮｉを含む合金等のショットキー金属で構成されている。
金属膜５０上にソース電極ＳＥが設けられている。金属膜５０は、ソース電極ＳＥとドリフト領域１１との間、及び、ソース電極ＳＥとウェル領域１２との間に介在している。ソース電極ＳＥは、金属膜５０を介して、ドリフト領域１１及びウェル領域１２と接続している。
ＧａＮ半導体装置１Ｅは、上記の構成を有することにより、金属膜５０とドリフト領域１１との間、及び、金属膜５０とウェル領域１２との間に、ショットキーバリアダイオードＳＢＤが形成される。ＧａＮ半導体装置１Ｅは、ＧａＮ層１０にショットキーバリアダイオードＳＢＤを内蔵することができる。
ＧａＮ半導体装置では、Ｐ型のウェル領域１２とＮ－型のドリフト領域１１との間にＰＮ接合ダイオードが形成されるが、このＰＮ接合ダイオードは順方向電圧が大きく、内蔵ダイオード特性が十分でない場合がある。しかしながら、ＧａＮ半導体装置１Ｅでは、金属膜５０とドリフト領域１１との間にショットキーバリアダイオードＳＢＤが形成される。ショットキーバリアダイオードＳＢＤは、金属膜５０の材料を選択することで順方向電圧を所望の値に合わせ込むことができ、例えば上記のＰＮ接合ダイオードよりも順方向電圧を低くすることができる。ＧａＮ半導体装置１Ｅは、ショットキーバリアダイオードＳＢＤを備えるため、内蔵ダイオード特性の改善が可能である。
また、ショットキーバリアダイオードＳＢＤは、Ｙ軸方向に並ぶ複数のチャネルセルＣＳの列から離れた位置に形成される。ショットキーバリアダイオードＳＢＤは、Ｙ軸方向で隣り合うチャネルセルＣＳ間に配置されない。このため、ＧａＮ半導体装置１Ｅは、チャネルセルＣＳの微細化や高密度化を損なうことなく、ショットキーバリアダイオードＳＢＤを内蔵することができる。
＜その他の実施形態＞
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、ゲート絶縁膜２１には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（ＳｉＮ）膜も使用可能である。また、ゲート絶縁膜２１には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜２１としてＳｉＯ２膜以外の絶縁膜を用いた縦型ＭＯＳＦＥＴは、縦型ＭＩＳＦＥＴと呼んでもよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴを含む、より包括的な絶縁ゲート型トランジスタを意味する。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
なお、本発明は以下のような構成も取ることができる。
（１）窒化物半導体層と、
前記窒化物半導体層に設けられ、第１導電型のウェル領域と、前記ウェル領域と接する第２導電型のソース領域とを有する複数のチャネルセルと、
前記窒化物半導体層に設けられ、前記ソース領域に接続する第２導電型のソース引き出し領域と、
前記窒化物半導体層の第１主面側に設けられたソース電極と、を備え、
前記複数のチャネルセルは、
前記第１主面の法線方向からの平面視で第１方向に延設され、前記第１方向と前記平面視で交差する第２方向に並び、
前記ソース電極は、前記第２方向に並ぶ前記複数のチャネルセルの列から離れた位置で前記ソース引き出し領域と接している、窒化物半導体装置。
（２）前記ソース引き出し領域は前記第２方向に延設されている、前記（１）に記載の窒化物半導体装置。
（３）前記第１主面側に設けられ、前記複数のチャネルセルに跨るように前記第２方向に延設されたゲート電極、をさらに備える前記（１）又は（２）に記載の窒化物半導体装置。
（４）前記窒化物半導体層に設けられ、前記複数のチャネルセル間に位置するトレンチと、
前記トレンチの側面に設けられたゲート絶縁膜と、をさらに備え、
前記ゲート電極は、
前記トレンチ内に設けられ、前記ゲート絶縁膜を介して前記チャネルセルと隣り合う電極部を有する、前記（３）に記載の窒化物半導体装置。
（５）前記窒化物半導体層に設けられ、前記ソース引き出し領域と接する第１導電型の第１不純物領域、をさらに備え、
前記第１不純物領域は、第１導電型の濃度が前記ウェル領域よりも高く、かつ、前記第１主面側からの深さが前記ウェル領域よりも深く、
前記ソース電極は、前記第２方向に並ぶ前記複数のチャネルセルの列から離れた位置で前記第１不純物領域と接している、前記（１）から（４）のいずれか１項に記載の窒化物半導体装置。
（６）前記窒化物半導体層に設けられた第２導電型のドリフト領域と、
前記窒化物半導体層に設けられ、前記チャネルセルと前記ドリフト領域との間に位置する第２導電型の第２不純物領域と、をさらに備え、
前記第２不純物領域は、前記第２導電型の不純物濃度が前記ドリフト領域よりも高い、前記（１）から（５）のいずれか１項に記載の窒化物半導体装置。
（７）前記トレンチの底面に設けられた第１絶縁膜と、
前記窒化物半導体層において前記トレンチ下に設けられた第１導電型の第３不純物領域と、をさらに備え、
前記第３不純物領域は前記第１絶縁膜を介して前記ゲート電極と隣り合う、前記（４）に記載の窒化物半導体装置。
（８）前記複数のチャネルセル上に設けられたゲート絶縁膜、をさらに備え、
前記ゲート電極は前記ゲート絶縁膜上に設けられている、前記（３）に記載の窒化物半導体装置。
（９）前記ゲート絶縁膜は、
前記ウェル領域上に位置する第１部位と、
前記ソース領域上に位置する第２部位とを有し、
前記第２部位は前記第１部位よりも膜厚が大きい、前記（８）に記載の窒化物半導体装置。
（１０）前記窒化物半導体層に設けられた第２導電型のドリフト領域と、
前記ドリフト領域上に設けられた金属膜と、を備え、
前記ソース電極は、前記第２方向に並ぶ前記複数のチャネルセルの列から離れた位置で前記金属膜と接している、前記（８）又は（９）に記載の窒化物半導体装置。
１ ＧａＮ半導体装置
１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ ＧａＮ半導体装置
２ ＧａＮ基板
２ａ、１０ａ 表面
２ｂ 裏面
１０ ＧａＮ層
１１ ドリフト領域
１２ ウェル領域
１３ ソース領域
１４、１５、１６ 不純物領域
２０ トレンチ
２１ ゲート絶縁膜
２２、４１ 絶縁膜
３１ 電極部
３２ 配線部
５０ 金属膜
５３ ソース電極
１３１ ソース引き出し領域
２１１ 第１部位
２１２ 第２部位
３１１ 角部
ＣＡ ソースコンタクト領域
ＣＳ チャネルセル
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＰＣＡ、ＰＣＳ 配置間隔
ＳＢＤ ショットキーバリアダイオード
Ｗ２０、ＷＣＡ、ＷＣＳ 幅

Claims (9)

  1. 窒化物半導体層と、
    前記窒化物半導体層に設けられ、第１導電型のウェル領域と、前記ウェル領域と接する第２導電型のソース領域とを有する複数のチャネルセルと、
    前記窒化物半導体層に設けられ、前記ソース領域に接続する第２導電型のソース引き出し領域と、
    前記窒化物半導体層の第１主面側に設けられたソース電極と、
    前記窒化物半導体層に設けられ、前記ソース引き出し領域と接する第１導電型の第１不純物領域と、を備え、
    前記複数のチャネルセルは、
    前記第１主面の法線方向からの平面視で第１方向に延設され、前記第１方向と前記平面視で交差する第２方向に並び、
    前記第１不純物領域は、第１導電型の濃度が前記ウェル領域よりも高く、かつ、前記第１主面側からの深さが前記ウェル領域よりも深く、
    前記ソース引き出し領域は前記第１不純物領域上まで延設されており、
    前記ソース電極は、前記第２方向に並ぶ前記複数のチャネルセルの列から離れた位置で前記ソース引き出し領域と前記第１不純物領域とに接している、窒化物半導体装置。
  2. 前記ソース引き出し領域の表面は前記第１不純物領域の表面と面一である、請求項１に記載の窒化物半導体装置。
  3. 前記第１主面側に設けられ、前記複数のチャネルセルに跨るように前記第２方向に延設されたゲート電極、をさらに備える請求項１に記載の窒化物半導体装置。
  4. 前記窒化物半導体層に設けられ、前記複数のチャネルセル間に位置するトレンチと、
    前記トレンチの側面に設けられたゲート絶縁膜と、をさらに備え、
    前記ゲート電極は、
    前記トレンチ内に設けられ、前記ゲート絶縁膜を介して前記チャネルセルと隣り合う電極部を有する、請求項３に記載の窒化物半導体装置。
  5. 前記窒化物半導体層に設けられた第２導電型のドリフト領域と、
    前記窒化物半導体層に設けられ、前記チャネルセルと前記ドリフト領域との間に位置する第２導電型の第２不純物領域と、をさらに備え、
    前記第２不純物領域は、前記第２導電型の不純物濃度が前記ドリフト領域よりも高い、請求項１に記載の窒化物半導体装置。
  6. 前記トレンチの底面に設けられた第１絶縁膜と、
    前記窒化物半導体層において前記トレンチ下に設けられた第１導電型の第３不純物領域と、をさらに備え、
    前記第３不純物領域は前記第１絶縁膜を介して前記ゲート電極と隣り合う、請求項４に記載の窒化物半導体装置。
  7. 前記複数のチャネルセル上に設けられたゲート絶縁膜、をさらに備え、
    前記ゲート電極は前記ゲート絶縁膜上に設けられている、請求項３に記載の窒化物半導体装置。
  8. 前記ゲート絶縁膜は、
    前記ウェル領域上に位置する第１部位と、
    前記ソース領域上に位置する第２部位とを有し、
    前記第２部位は前記第１部位よりも膜厚が大きい、請求項７に記載の窒化物半導体装置。
  9. 前記窒化物半導体層に設けられた第２導電型のドリフト領域と、
    前記ドリフト領域上に設けられた金属膜と、を備え、
    前記ソース電極は、前記第２方向に並ぶ前記複数のチャネルセルの列から離れた位置で前記金属膜と接している、請求項７に記載の窒化物半導体装置。
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