JP2023001343A - 半導体装置 - Google Patents

Abstract

【課題】コンタクト抵抗を減らすことができる半導体装置を提供する。【解決手段】半導体装置は、第１導電型のドリフト層２と、ドリフト層２の上方に設けられた、第２導電型のベース層６と、ベース層６のおもて面側に選択的に設けられた、第１導電型の第１半導体領域７と、ベース層６のおもて面側に選択的に設けられた、ベース層６よりも不純物濃度の高い第２導電型の第２半導体領域８と、第１半導体領域７および第２半導体領域８と接する第１電極１３と、ゲート絶縁膜９とゲート電極１０と有し第１方向に延びる第１トレンチ部１８と、導電層１５を有し導電層１５の少なくとも一部が第２半導体領域８と接する第２トレンチ部１９と、を備える。第２半導体領域８は、第１方向と直交する第２方向において第２トレンチ部１９の両隣に位置する第１領域を接続する第２領域を含む。【選択図】図１

Description

この発明は、半導体装置に関する。

従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナ構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。

トレンチゲート構造は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）に形成したトレンチ内にＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。

トレンチ型ＭＯＳＦＥＴにおいて、隣り合うゲートトレンチ間にショットキーダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）用トレンチを形成し、トレンチ側面にショットキー接合を形成した構造がある。図２０は、従来のトレンチ型炭化珪素半導体装置の構成を示す図２２のＡ－Ａ’断面図である。図２１は、従来のトレンチ型炭化珪素半導体装置の構成を示す図２２のＢ－Ｂ’断面図である。図２２は、従来のトレンチ型炭化珪素半導体装置の構成を示す上面図である。

図２０、図２１に示すように、従来のトレンチ型炭化珪素半導体装置は、ｎ⁺型炭化珪素基板１のおもて面に、トレンチ型のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造と、トレンチ型ＳＢＤを埋め込んだコンタクトトレンチ１９と、を備える。具体的には、ｎ⁺型炭化珪素基板１は、ドレイン層であるｎ⁺型炭化珪素基板１上にｎ^-型ドリフト層２となるｎ^-型層をエピタキシャル成長させてなる。ｎ⁺型炭化珪素基板１のおもて面（ｎ^-型ドリフト層２側の面）側に、ｎ型高濃度領域５、ｐ型ベース層６、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８、ゲート絶縁膜９およびゲート電極１０からなるＭＯＳゲート構造が設けられている。

ゲートトレンチ１８、コンタクトトレンチ１９の底部においてゲート絶縁膜９にかかる電界を緩和するため、ｐ⁺型ベース領域３が設けられている。メサ部には、ゲートトレンチ１８と同程度の深さでコンタクトトレンチ１９が設けられている。コンタクトトレンチ１９には、ｎ型高濃度領域５とショットキー接合を形成するショットキー電極が埋め込まれている。

ｎ⁺型ソース領域７は、隣り合うゲートトレンチ１８とコンタクトトレンチ１９との間において、ｐ型ベース層６の内部に選択的に設けられている。図２２に示すように、ｎ⁺型ソース領域７は、ゲートトレンチ１８と接するように設けられ、一部をコンタクトトレンチ１９側に延在し、コンタクトトレンチ１９と接続されている。

ｐ⁺型コンタクト領域８は、ｎ⁺型ソース領域７が設けられていないｐ型ベース層６の表面に設けられている。ｎ⁺型ソース領域７とｐ⁺型コンタクト領域８とは、層間絶縁膜１１を深さ方向に貫通するコンタクトホールに露出されている。コンタクトホールおよびコンタクトトレンチ１９に埋め込まれるようにおもて面電極としてソース電極１３が設けられ、ｐ⁺型コンタクト領域８およびｎ⁺型ソース領域７に接する。ｎ⁺型炭化珪素基板１の裏面（ｎ^-型ドリフト層２と反対の面）には、裏面電極としてドレイン電極１４が設けられている。

このような構造のトレンチ型ＭＯＳＦＥＴの内蔵ＳＢＤでは、ＭＯＳＦＥＴとドリフト領域を共用できるため外付けＳＢＤとＭＯＳＦＥＴとを合わせたチップ面積より小さくできる。また、外付けＳＢＤの場合は、ＳＢＤのＶＦ（順電圧）がＭＯＳＦＥＴのｐ型ベース層６とｎ^-型ドリフト層２とで形成されるボディダイオードのビルトイン電圧以上になると、ボディダイオードがオンになり、ボディダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、信頼性が低減する。

一方、内蔵ＳＢＤでは、外付けＳＢＤのカソードに相当するＭＯＳＦＥＴのドレインの電圧がボディダイオードのビルトイン電圧以上になってもボディダイオードを構成するｐｎ接合付近の電位差は、ドリフト領域で電圧を保持するため低くなっており、ボディダイオードに電流が流れ難い。このため大電流までボディダイオードに電流が流れず、バイポーラ動作による劣化を起こしにくい。

また、基板上面には複数のトレンチがストライプ状に形成され、第１コンタクトホールが、第１幅でトレンチと平行に伸びる開口形状を有し、第２コンタクトホールが、第１幅よりも広い第２幅の開口形状を有し、電極層が、第２コンタクトホール内でピラー領域とショットキー接触している半導体装置が公知である（例えば、下記特許文献１参照）。

特開２０１７－０５４９２８号公報

ここで、従来のトレンチ型炭化珪素半導体装置では、ゲートトレンチ１８はｎ⁺型ソース領域７を形成した後に形成される。このため、セルピッチの微細化が進むと、例えば、ゲートトレンチ１８を形成する際のマスクの形成位置がずれることにより、ｎ⁺型ソース領域７の領域を確保できない場合がある。このように、マスクの形成位置の許容度が小さいため、従来のトレンチ型炭化珪素半導体装置では、セルピッチを微細化することは困難であった。

この発明は、コンタクト抵抗を減らすことができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型のドリフト層の上方に、第２導電型のベース層が設けられる。前記ベース層のおもて面側に選択的に、第１導電型の第１半導体領域が設けられる。前記ベース層のおもて面側に選択的に、前記ベース層よりも不純物濃度の高い第２導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２半導体領域と接する第１電極が設けられる。ゲート絶縁膜とゲート電極とを有し、第１方向に延びる第１トレンチ部が設けられる。導電層を有し、前記導電層の少なくとも一部が前記第２半導体領域と接する第２トレンチ部が設けられる。前記第２半導体領域は、前記第１方向と直交する第２方向において前記第２トレンチ部の両隣に位置する第１領域と、２つの前記第１領域を接続する第２領域と、を含む。

また、この発明にかかる半導体装置は、上述した発明において、前記第１電極と前記導電層とが、前記第１方向において断続的に接続した接続部を含むことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチ部は、前記第１方向に延びるストライプ状であり、前記第１トレンチ部は、前記第１方向において、１つの前記接続部の長さよりも長く延びたストライプ状であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記接続部を含まない前記第２方向の断面において、前記第２半導体領域の前記第２領域が形成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の前記第１領域は、上面視で前記第１方向において、前記第１半導体領域と交互に設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第１トレンチ部に接し前記第１方向に延びる延伸部と、前記第１延伸部から前記第２方向に延びる延在部とを含むことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチ部の底部に接する第２導電型の第３半導体領域を備え、前記ベース層と前記第３半導体領域とが離れて設けられた前記第２方向の断面を含むことを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型のドリフト層の上方に、第２導電型のベース層が設けられる。前記ベース層のおもて面側に選択的に、第１導電型の第１半導体領域が設けられる。前記ベース層のおもて面側に選択的に、前記ベース層よりも不純物濃度の高い第２導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２半導体領域と接する第１電極が設けられる。ゲート絶縁膜とゲート電極とを有し、第１方向に延びる第１トレンチ部が設けられる。導電層を有し、前記導電層の少なくとも一部が前記第２半導体領域と接する第２トレンチ部が設けられる。前記第１電極と前記導電層とが、前記第１方向において断続的に接続している。

また、この発明にかかる半導体装置は、上述した発明において、当該半導体装置は、トレンチ型ＳｉＣ－ＭＯＳＦＥＴであることを特徴とする。

本発明にかかる半導体装置によれば、コンタクト抵抗を減らす効果を奏する。

実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＡ－Ａ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＢ－Ｂ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構成を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態２にかかる炭化珪素半導体装置の構成を示す図１２のＡ－Ａ’断面図である。 実施の形態２にかかる炭化珪素半導体装置の構成を示す図１２のＢ－Ｂ’断面図である。 実施の形態２にかかる炭化珪素半導体装置の構成を示す上面図である。 実施の形態３にかかる炭化珪素半導体装置の構成を示す図１６のＡ－Ａ’断面図である。 実施の形態３にかかる炭化珪素半導体装置の構成を示す図１６のＢ－Ｂ’断面図である。 実施の形態３にかかる炭化珪素半導体装置の構成を示す図１６のＣ－Ｃ’断面図である。 実施の形態３にかかる炭化珪素半導体装置の構成を示す上面図である。 実施の形態４にかかる炭化珪素半導体装置の構成を示す図１９のＡ－Ａ’断面図である。 実施の形態４にかかる炭化珪素半導体装置の構成を示す図１９のＢ－Ｂ’断面図である。 実施の形態４にかかる炭化珪素半導体装置の構成を示す上面図である。 従来のトレンチ型炭化珪素半導体装置の構成を示す図２２のＡ－Ａ’断面図である。 従来のトレンチ型炭化珪素半導体装置の構成を示す図２２のＢ－Ｂ’断面図である。 従来のトレンチ型炭化珪素半導体装置の構成を示す上面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＡ－Ａ’断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＢ－Ｂ’断面図である。図３は、実施の形態１にかかる炭化珪素半導体装置の構成を示す上面図である。

図１、図２に示す実施の形態１にかかる半導体装置は、半導体基体（半導体チップ）のおもて面側に、ゲートトレンチ（第１トレンチ）１８と、コンタクトトレンチ（第２トレンチ）１９と、を備えたトレンチ型ＳｉＣ－ＭＯＳＦＥＴである。ゲートトレンチ１８とは、ゲート絶縁膜９を介してゲート電極１０が埋め込まれたトレンチである。コンタクトトレンチ１９とは、後述するショットキー電極１５によるショットキー接合を有するＳＢＤを埋め込んだトレンチである。

具体的には、図１、図２に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ^-型ドリフト層（第１導電型の第１半導体層）２が堆積されている。

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ^-型ドリフト層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ^-型ドリフト層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域５が形成されている。ｎ型高濃度領域５は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型ドリフト層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。ｎ型高濃度領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。以下、ｎ⁺型炭化珪素基板１とｎ^-型ドリフト層２と後述するｐ型ベース層（第２導電型の第２半導体層）６とを併せて炭化珪素半導体基体とする。

また、ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（第２電極）１４が設けられている。裏面電極１４は、ドレイン電極を構成する。

炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、ゲートトレンチ１８、コンタクトトレンチ１９は、ｐ型ベース層６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５に達する。ゲートトレンチ１８の内壁に沿って、ゲートトレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、ゲートトレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ^-型ドリフト層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、ゲートトレンチ１８の上方（ソース電極パッド１４側）からソース電極パッド１４側に突出してもよい。

ｎ^-型ドリフト層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、ｐ⁺型ベース領域３が選択的に設けられている。ｐ⁺型ベース領域３は、ゲートトレンチ１８、コンタクトトレンチ１９の下に形成されており、ｐ⁺型ベース領域３の幅はゲートトレンチ１８、コンタクトトレンチ１９の幅よりも広い。ｐ⁺型ベース領域３は、例えばアルミニウムがドーピングされている。また、ｐ⁺型ベース領域３は、ｐ型ベース層６と離れて設けられる。

ｎ^-型ドリフト層２の基体第１主面側には、ｐ型ベース層６が設けられている。ｐ型ベース層６の内部には、基体第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）７およびｐ⁺型コンタクト領域（第２導電型の第２半導体領域）８が選択的に設けられている。ｎ⁺型ソース領域７はゲートトレンチ１８に接している。また、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８は互いに接する。

ゲートトレンチ１８は、奥行き方向（Ｘ－Ｘ’方向）に延びる平行したストライプ状の平面レイアウトに配置されている。また、コンタクトトレンチ１９は、隣り合うゲートトレンチ１８間に、ゲートトレンチ１８に平行に、かつゲートトレンチ１８と離して、Ｘ－Ｘ’方向に延びるストライプ状の平面レイアウトに配置されている。例えば、すべてのメサ部にコンタクトトレンチ１９を配置する場合、ゲートトレンチ１８およびコンタクトトレンチ１９は、Ｘ－Ｘ’方向と直交するＡ－Ａ’方向に互いに離して交互に繰り返し配置される。コンタクトトレンチ１９は、炭化珪素半導体基体の第１主面側からｐ型ベース層６を貫通してｎ型高濃度領域５に達する。コンタクトトレンチ１９の深さは、ゲートトレンチ１８の深さと同等程度である。

図３に示すように、コンタクトトレンチ１９は、断続的に設けられている。このため、Ｘ－Ｘ’方向には、コンタクトトレンチ１９が設けられていない部分がある。図１のＡ－Ａ’断面は、コンタクトトレンチ１９が設けられている部分の断面であり、図２のＢ－Ｂ’断面は、コンタクトトレンチ１９が設けられていない部分の断面である。

Ｘ－Ｘ’方向のコンタクトトレンチ１９が設けられていない部分は、ｎ⁺型ソース領域７の一部がコンタクトトレンチ１９側に延在した部分である。このため、Ｘ－Ｘ’方向のコンタクトトレンチ１９に挟まれた領域には、ｎ⁺型ソース領域７とｐ⁺型コンタクト領域８が設けられている。このような構造にすることにより、ゲートトレンチ１８と接する部分のｎ⁺型ソース領域７ａが、延在した部分のｎ⁺型ソース領域７ｂと接続するようになり、隣り合うゲートトレンチ１８と接する部分のｎ⁺型ソース領域７ａ同士が接続されるようになる。これにより、ｎ⁺型ソース領域７の面積が大きくなり、ゲートトレンチ１８を形成する際のマスクの形成位置がずれた場合でも、ｎ⁺型ソース領域７を確保できる。このため、マスクの形成位置の許容度が大きくなり、トレンチ型炭化珪素半導体装置を微細化することが可能になる。

図１では、１つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、ゲートトレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極（第１電極）１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド（不図示）が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するＴｉ又はＴｉＮ等を単層又は積層としたバリアメタルを設けてもよい。

炭化珪素半導体基体おもて面およびコンタクトトレンチ１９の内壁に沿って、例えばＴｉシリサイド（ＴｉＳｉ）からなるショットキー電極１５が設けられている。ショットキー電極１５は、異なる材料による電極を積層している構成としてもよい。ショットキー電極１５は、ソース電極１３とともにおもて面電極として機能する。ショットキー電極１５は、炭化珪素半導体基体おもて面からコンタクトトレンチ１９の側壁にわたってｐ⁺型コンタクト領域８に接する。

また、ショットキー電極１５は、コンタクトトレンチ１９の底部からコーナー部の全面にわたってｐ⁺型ベース領域３に接する。ショットキー電極１５は、コンタクトトレンチ１９の側壁においてｎ型高濃度領域５に接し、ｎ型高濃度領域５とのショットキー接合を形成する。これにより、コンタクトトレンチ１９内のショットキー電極１５と、ｎ型高濃度領域５とからなるショットキーバリアダイオードが形成される。また、ショットキー電極１５は、ｎ^-型ドリフト層２およびｎ型高濃度領域５とのヘテロ接合を形成する電極材料、例えば、ポリシリコンであってもよい。なお、ｎ型高濃度領域５を設けない場合は、コンタクトトレンチ１９の側壁においてｎ^-型ドリフト層２とのショットキー接合が形成され、コンタクトトレンチ１９内の導電層１５と、ｎ^-型ドリフト層２とからなるショットキーバリアダイオードが形成される。

（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図４～図９は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ^-型ドリフト層２を、エピタキシャル成長させる。ここまでの状態が図４に示されている。

次に、ｎ^-型ドリフト層２の表面上に、窒素等のｎ型の不純物をドーピングした、ｎ型高濃度領域５の一部である下部ｎ型高濃度領域５ａを形成する。次に、下部ｎ型高濃度領域５ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、ｐ⁺型ベース領域３を形成する。ここまでの状態が図５に示されている。

次に、イオン注入用マスクの一部を除去し、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた上部ｎ型高濃度領域５ｂを、下部ｎ型高濃度領域５ａの表面に形成する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図６に示されている。

次に、ｎ型高濃度領域５の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層６を形成する。次に、ｐ型ベース層６および露出したｎ^-型ドリフト層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ⁺型ソース領域７を形成する。ｎ⁺型ソース領域７の不純物濃度は、ｎ型高濃度領域５の不純物濃度より高くなるように設定する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺型コンタクト領域８を設ける。ｐ⁺型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。以下の製造方法の説明では、図１のＡ－Ａ’断面に対応するコンタクトトレンチ１９が設けられている部分の断面のみを記載する。ここまでの状態が図７に示されている。

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、ｐ⁺型ベース領域３、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５に達するゲートトレンチ１８、コンタクトトレンチ１９を形成する。この際、コンタクトトレンチ１９が断続的に形成されるようにマスクを形成する。ゲートトレンチ１８、コンタクトトレンチ１９の底部はｎ型高濃度領域５に形成されたｐ⁺型ベース領域３に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図８に示されている。

次に、ゲートトレンチ１８、コンタクトトレンチ１９の底部および開口部の角を丸めるためのアニールを行う。アニールを行う前にゲートトレンチ１８、コンタクトトレンチ１９のダメージを除去するための等方性エッチングを行ってもよい。

次に、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８の表面と、ゲートトレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理による熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

次に、犠牲酸化とＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）でフィールド酸化膜１７を形成する。フォトリソグラフィとエッチングでフィールド酸化膜１７をパターニングして、コンタクトトレンチ１９をフィールド酸化膜１７で埋める。

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はゲートトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、ゲートトレンチ１８内部に残すことによって、ゲート電極１０を形成する。

次に、ゲート絶縁膜９、ゲート電極１０、ゲートトレンチ１８およびフィールド酸化膜１７を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成する。その後コンタクトホール部のバリアメタルを除去する。

次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１３となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１３を残す。

次に、ｎ型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８およびｎ型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極１４を形成する。ここまでの状態が図９に示されている。

次に、コンタクトトレンチ１９上の層間絶縁膜１１およびコンタクトトレンチ１９内のフィールド酸化膜１７を除去し、ショットキーメタルとして、Ｔｉ、Ｗ（タングステン）、Ｎｉ、Ｍｏ（モリブデン）のいずれかを堆積する。この後、パターニングして、活性部以外のショットキーメタルを除去する。次に、４００℃～６００℃でアニールし、コンタクトトレンチ１９の底部および側壁に沿ってショットキー電極１５を形成する。

次に、ｎ⁺炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および活性部の層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッドを形成する。

次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１、図２に示す炭化珪素半導体装置が完成する。

以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、コンタクトトレンチは、断続的に設けられ、隣り合うゲートトレンチと接する部分のｎ⁺型ソース領域同士が接続されるようになる。これにより、ｎ⁺型ソース領域の面積が大きくなり、ゲートトレンチを形成する際のマスクの形成位置がずれた場合でも、ｎ⁺型ソース領域を確保できる。このため、マスクの形成位置の許容度が大きくなり、トレンチ型炭化珪素半導体装置を微細化することが可能になる。

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態２にかかる炭化珪素半導体装置の構成を示す図１２のＡ－Ａ’断面図である。図１１は、実施の形態２にかかる炭化珪素半導体装置の構成を示す図１２のＢ－Ｂ’断面図である。図１２は、実施の形態２にかかる炭化珪素半導体装置の構成を示す上面図である。

実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｐ型ベース層６が部分的に設けられて、コンタクトトレンチ１９と隔離していることである。

図１２に示すように、実施の形態２でも実施の形態１と同様にコンタクトトレンチ１９は、ゲートトレンチ１８に挟まれた領域に断続的に設けられる。図１０に示すように、コンタクトトレンチ１９が設けられるところでは、ｐ型ベース層６が部分的に設けられて、コンタクトトレンチ１９と隔離している。また、図１１に示すように、ｐ型ベース層６は、コンタクトトレンチ１９が設けられないところでは連続的に設けられる。

ｐ型ベース層６をコンタクトトレンチ１９と隔離することにより、コンタクトトレンチ１９がｎ型高濃度領域５と接する部分が増加する。具体的には、従来ｐ型ベース層６と接していた領域Ａの部分だけ接する部分が増加する。この部分にもショットキー接合が形成され、ショットキー接合面積を増加させることができる。

また、コンタクトトレンチ１９は、断続的に設けられているため、ｐ型ベース層６がコンタクトトレンチ１９と隔離しても、ｎ⁺型ソース領域７とｎ型高濃度領域５が短絡することが無い。

次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ型高濃度領域５を形成する工程まで行う（図６参照）。次に、ｎ型高濃度領域５の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この際、ｐ型ベース層６がコンタクトトレンチ１９と隔離されるようにマスクを形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、ｐ型ベース層６を形成する。この後、実施の形態１のｎ⁺型ソース領域７を形成する工程以降を行うことで、図１０、図１１に示す炭化珪素半導体装置が完成する。

また、ｐ型ベース層６はエピタキシャル成長により形成することも可能である。例えば、ｎ型高濃度領域５の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層６を形成し、この後、窒素等のｎ型の不純物を部分的にイオン注入することにより、ｐ型ベース層６の一部をｎ型に打ち返すことにより、コンタクトトレンチ１９と隔離したｐ型ベース層６を形成することも可能である。

以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、ｐ型ベース層が部分的に設けられて、コンタクトトレンチと隔離している。これにより、コンタクトトレンチがｎ型高濃度領域と接する部分が増加する。このため、この部分にもショットキー接合が形成され、ショットキー接合面積を増加させることができる。

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１３は、実施の形態３にかかる炭化珪素半導体装置の構成を示す図１６のＡ－Ａ’断面図である。図１４は、実施の形態３にかかる炭化珪素半導体装置の構成を示す図１６のＢ－Ｂ’断面図である。図１５は、実施の形態３にかかる炭化珪素半導体装置の構成を示す図１６のＣ－Ｃ’断面図である。図１６は、実施の形態３にかかる炭化珪素半導体装置の構成を示す上面図である。

実施の形態３にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、コンタクトトレンチ１９が、実施の形態２よりも細分化されていることである。図１６に示すように、コンタクトトレンチ１９に挟まれた領域には、ｎ⁺型ソース領域７とｐ⁺型コンタクト領域８を設けた領域と、ｐ⁺型コンタクト領域８のみを設けた領域とがある。

例えば、図１６の領域Ｓ１は、コンタクトトレンチ１９に挟まれた領域にｎ⁺型ソース領域７とｐ⁺型コンタクト領域８を設けた領域であり、領域Ｓ２は、コンタクトトレンチ１９に挟まれた領域にｐ⁺型コンタクト領域８のみを設けた領域である。また、図１４は、コンタクトトレンチ１９に挟まれた領域にｎ⁺型ソース領域７とｐ⁺型コンタクト領域を設けた領域の断面であり、図１５は、コンタクトトレンチ１９に挟まれた領域にｐ⁺型コンタクト領域８のみを設けた領域の断面である。また、ｎ⁺型ソース領域７とｐ⁺型コンタクト領域８を設けた領域と、ｐ⁺型コンタクト領域８のみを設ける領域とは、交互に設けることが好ましい。

このようにすることで、ｐ⁺型コンタクト領域８の面積が大きくなり、ゲートトレンチ１８を形成する際のマスクの形成位置がずれた場合でも、ｐ⁺型コンタクト領域８を確保できる。このため、マスクの形成位置の許容度が実施の形態１、２よりも大きくなり、トレンチ型炭化珪素半導体装置を実施の形態１、２よりも微細化することが可能になる。また、ｐ⁺型コンタクト領域８が大きくなることにより、コンタクト抵抗を減らすこともできる。

実施の形態３にかかる炭化珪素半導体装置は、実施の形態２にかかる炭化珪素半導体装置の製造方法において、コンタクトトレンチ１９をより細分化して、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８の形成位置を変えることにより製造することができる。

以上、説明したように、実施の形態３にかかる炭化珪素半導体装置によれば、コンタクトトレンチを、より細分化し、コンタクトトレンチに挟まれた領域には、ｎ⁺型ソース領域とｐ⁺型コンタクト領域を設けた領域と、ｐ⁺型コンタクト領域のみを設けた領域とを設けることができる。これにより、ｐ⁺型コンタクト領域の面積が大きくなり、ゲートトレンチを形成する際のマスクの形成位置がずれた場合でも、ｐ⁺型コンタクト領域を確保できる。このため、マスクの形成位置の許容度がより大きくなり、トレンチ型炭化珪素半導体装置をより微細化することが可能になる。

（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図１７は、実施の形態４にかかる炭化珪素半導体装置の構成を示す図１９のＡ－Ａ’断面図である。図１８は、実施の形態４にかかる炭化珪素半導体装置の構成を示す図１９のＢ－Ｂ’断面図である。図１９は、実施の形態４にかかる炭化珪素半導体装置の構成を示す上面図である。

実施の形態４にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、ｐ型ベース層６の表面にｎ⁺型ソース領域７よりも不純物濃度の低いｎ型ソース領域１６が設けられている点である。図１９に示すように、ｎ⁺型ソース領域７は、ゲートトレンチ１８に接するｎ⁺型ソース領域７ａと、コンタクトトレンチ１９に挟まれた領域に設けられたｎ⁺型ソース領域７ｃとからなり、ｎ⁺型ソース領域７ａとｎ⁺型ソース領域７ｃとの間にｎ型ソース領域１６が設けられている。

このようにｎ型ソース領域１６を設けることで、ソースフォロア効果とバックゲート効果により、少ないオン抵抗の増加で短絡時の電流を低減することができる。ｎ型ソース領域１６は、ｎ⁺型ソース領域７よりも温度特性が大きいので短絡時に大電流が流れると抵抗が上昇して電流を制限できるためである。

実施の形態４にかかる炭化珪素半導体装置は、実施の形態２にかかる炭化珪素半導体装置の製造方法において、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を形成する工程（図７参照）を、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８およびｎ型ソース領域１６を形成する工程とすることにより製造することができる。

以上、説明したように、実施の形態４にかかる炭化珪素半導体装置によれば、ゲートトレンチに接するｎ⁺型ソース領域と、コンタクトトレンチに挟まれた領域に設けられたｎ⁺型ソース領域との間にｎ型ソース領域が設けられている。これにより、短絡時に大電流が流れると抵抗が上昇して電流を制限できる。このため、少ないオン抵抗の増加で短絡時の電流を低減することができる。

上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の半導体装置に適している。

１ ｎ⁺型炭化珪素基板
２ ｎ^-型ドリフト層
３ ｐ⁺型ベース領域
５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６ ｐ型ベース層
７ ｎ⁺型ソース領域
８ ｐ⁺型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１３ ソース電極
１４ ドレイン電極
１５ ショットキー電極
１６ ｎ型ソース領域
１７ フィールド酸化膜
１８ ゲートトレンチ
１９ コンタクトトレンチ

Claims (9)

1. 第１導電型のドリフト層と、
   前記ドリフト層の上方に設けられた、第２導電型のベース層と、
   前記ベース層のおもて面側に選択的に設けられた、第１導電型の第１半導体領域と、
   前記ベース層のおもて面側に選択的に設けられた、前記ベース層よりも不純物濃度の高い第２導電型の第２半導体領域と、
   前記第１半導体領域および前記第２半導体領域と接する第１電極と、
   ゲート絶縁膜とゲート電極とを有し、第１方向に延びる第１トレンチ部と、
   導電層を有し、前記導電層の少なくとも一部が前記第２半導体領域と接する第２トレンチ部と、を備え、
   前記第２半導体領域は、前記第１方向と直交する第２方向において前記第２トレンチ部の両隣に位置する第１領域と、２つの前記第１領域を接続する第２領域と、を含むことを特徴とする半導体装置。
2. 前記第１電極と前記導電層とが、前記第１方向において断続的に接続した接続部を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記第２トレンチ部は、前記第１方向に延びるストライプ状であり、
   前記第１トレンチ部は、前記第１方向において、１つの前記接続部の長さよりも長く延びたストライプ状であることを特徴とする請求項２に記載の半導体装置。
4. 前記接続部を含まない前記第２方向の断面において、前記第２半導体領域の前記第２領域が形成されていることを特徴とする請求項２または３に記載の半導体装置。
5. 前記第２半導体領域の前記第１領域は、上面視で前記第１方向において、前記第１半導体領域と交互に設けられていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
6. 前記第１半導体領域は、前記第１トレンチ部に接し前記第１方向に延びる延伸部と、前記第１延伸部から前記第２方向に延びる延在部とを含むことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
7. 前記第２トレンチ部の底部に接する第２導電型の第３半導体領域を備え、
   前記ベース層と前記第３半導体領域とが離れて設けられた前記第２方向の断面を含むことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
8. 第１導電型のドリフト層と、
   前記ドリフト層の上方に設けられた、第２導電型のベース層と、
   前記ベース層のおもて面側に選択的に設けられた、第１導電型の第１半導体領域と、
   前記ベース層のおもて面側に選択的に設けられた、前記ベース層よりも不純物濃度の高い第２導電型の第２半導体領域と、
   前記第１半導体領域および前記第２半導体領域と接する第１電極と、
   ゲート絶縁膜とゲート電極とを有し、第１方向に延びる第１トレンチ部と、
   導電層を有し、前記導電層の少なくとも一部が前記第２半導体領域と接する第２トレンチ部と、を備え、
   前記第１電極と前記導電層とが、前記第１方向において断続的に接続していることを特徴とする半導体装置。
9. 当該半導体装置は、トレンチ型ＳｉＣ－ＭＯＳＦＥＴであることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。

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