WO2022091218A1 - 半導体装置、電力変換装置及び半導体装置の製造方法 - Google Patents

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trench
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梨菜 田中
英之 八田
基 吉田
裕 福井
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三菱電機株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present disclosure relates to a semiconductor device, a power conversion device to which the semiconductor device is applied, and a method for manufacturing the semiconductor device.
  • an insulated gate type semiconductor device such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor / metal oxide semiconductor field effect transistor) is widely used.
  • a trench gate type semiconductor device is being developed.
  • a trench gate type semiconductor device there is a MOSFET having a gate trench in which a gate electrode is formed and a Schottky trench in which a Schottky electrode is formed, and a built-in SBD (Schottky barrier diode) (for example). See Patent Document 1).
  • SBD Schottky barrier diode
  • a body region is formed adjacent to the gate trench and a body region is formed adjacent to the Schottky trench, so that a region in which a Schottky interface can be formed is formed. It was limited and was a constraint on increasing the Schottky current density.
  • the present disclosure has been made to solve the above-mentioned problems, and an object of the present disclosure is to obtain a semiconductor device capable of increasing the Schottky current density.
  • the semiconductor device includes a first conductive type drift layer, a second conductive type body region provided in a part of the drift layer, and a first conductive type source region provided on the body region.
  • a second conductive type well region formed in a direction shallower than the body region in the thickness direction of the drift layer, and a shot provided in a shot key trench penetrating the well region in the thickness direction of the drift layer. It is equipped with a key electrode and.
  • the semiconductor device according to the present disclosure has an effect that the Schottky current density can be increased in a MOSFET having a built-in SBD.
  • FIG. 1 is a 1st figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. It is a 2nd figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. It is a 3rd figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. It is a 4th figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. It is a figure which shows each process of another example of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. It is a 5th figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. It is a 6th figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. It is a 7th figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing which shows the cell region of the semiconductor device of Embodiment 2.
  • It is a 1st figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 2.
  • FIG. It is a figure which shows each process of another example of the manufacturing method of the semiconductor device of Embodiment 2.
  • FIG. It is a 2nd figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 2.
  • FIG. It is a 3rd figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 2.
  • FIG. It is a 4th figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 2.
  • FIG. It is a plane schematic diagram which shows the layout of the cell area of the semiconductor device of Embodiment 3.
  • FIG. It is sectional drawing which shows the cell region of the semiconductor device of Embodiment 3.
  • FIG. It is a figure which shows each process of the manufacturing method of the semiconductor device of Embodiment 3.
  • top, bottom, side, bottom, front, and back may be used to mean a specific position and direction.
  • the term is used for convenience in order to facilitate understanding of the contents of the embodiment, and has nothing to do with the direction in which it is actually implemented.
  • the conductive type of impurities the case where the first conductive type is n-type and the second conductive type is p-type will be described, but the first conductive type is p-type and the second conductive type is n-type. It doesn't matter.
  • the “impurity concentration” indicates the maximum value of impurities in each region.
  • the description of "n - type” indicates that the impurity concentration is lower than that of the description of "n-type", and the description of "n + type” is described as "n-type”. It shows that the impurity concentration is higher than that of the above.
  • the description "p - type” indicates that the impurity concentration is lower than that described as "p-type”
  • the description "p + type” is described as "p-type”. It shows that the impurity concentration is higher than that of the one.
  • MOS Metal-Oxide-Semiconductor
  • polycrystalline silicon has been adopted as the material for gate electrodes, mainly from the viewpoint of forming source and drain in a self-aligned manner. Further, from the viewpoint of improving the electrical characteristics, a material having a high dielectric constant is adopted as the material of the gate insulating film, but this material is not necessarily limited to the oxide.
  • MOS is not necessarily limited to the metal / oxide / semiconductor laminated structure, and the present specification does not presuppose such limitation. That is, in view of common general technical knowledge, "MOS” has a meaning not only as an abbreviation derived from the etymology but also broadly including a laminated structure of a conductor / insulator / semiconductor.
  • Embodiment 1 The semiconductor device of the first embodiment will be described with reference to FIGS. 1 to 12.
  • FIG. 1 is a schematic plan view schematically showing a top surface configuration of the entire semiconductor device 101 of the present embodiment.
  • FIG. 2 is an enlarged view of the region X shown in FIG. 1, and is a schematic plan view schematically showing the layout of MOSFET cells in the semiconductor device 101.
  • FIG. 3 is a cross-sectional view taken along the line AA'of FIG. 2, which is a schematic cross-sectional view showing a partial cross section of the active region 40 in the semiconductor device 101 of the present embodiment.
  • FIG. 2 corresponds to a top view of a lateral cross section at a certain depth between the body region 3 and the first bottom protection region 15 shown in FIG.
  • the semiconductor device 101 has a quadrangular outer shape, and in the central portion thereof, an active region 40 in which a plurality of minimum unit structures (MOSFET cells) of MOSFETs called “unit cells” are arranged. Is provided, and the outside of the active region 40 is surrounded by the terminal region 41.
  • a plurality of gate trenches 6 and a plurality of shot key trenches 11 are provided in parallel in the active region 40 at intervals from each other.
  • the plurality of gate trenches 6 are connected to the gate wiring provided in the active region 40, and the gate wiring is connected to the gate pad, but the illustration and description thereof will be omitted.
  • the gate trench 6 and the shot key trench 11 are formed in a striped shape in a plan view. Further, in a plan view, the extending direction of the gate trench 6 and the extending direction of the shot key trench 11 are formed to be the same direction.
  • the shotkey interface 22 is formed on the side surface of the shotkey trench 11 exposed to the drift layer 2.
  • the structure may be such that two MOS regions 19 sandwich two SBD regions 20, two gate trenches 6 in the MOS region 19, two shotkey trenches 11 in the SBD region 20, and a gate trench 6 in the MOS region 19.
  • the structure may be such that the arrangement of one shot key trench 11 in the SBD region 20 is repeated, and the structure is not limited to these examples.
  • a plurality of MOSFET cell structures as shown in FIG. 3 are repeatedly and periodically provided in the active region 40.
  • the characteristic configuration shown in the region X shown in FIG. 1 will be described as each embodiment and its modification, and FIG. 1 is common to each embodiment and its modification.
  • the semiconductor device 101 includes a substrate 1, a drift layer 2, a body region 3, a source region 4, a body contact region 5, a gate trench 6, a gate insulating film 7, a gate electrode 8, and an interlayer insulating film 9. It includes a well region 10, a shot key trench 11, a shot key electrode 12, a source electrode 13, a drain electrode 14, a first bottom protection region 15, and a contact region 17.
  • the MOS region 19 has a gate trench 6, a gate insulating film 7, a gate electrode 8, and an interlayer insulating film 9.
  • the SBD region 20 has a Schottky trench 11 and a Schottky electrode 12.
  • the semiconductor layer 21 includes a body region 3, a source region 4, a body contact region 5, a well region 10 and a first bottom protection region 15, which are an impurity region formed above or inside the drift layer 2 and the drift layer 2.
  • the substrate 1 is an n + type SiC (silicon carbide) semiconductor substrate, and has, for example, a 4H polytype.
  • the substrate 1 may be a (0001) surface having an off angle ⁇ inclined in the ⁇ 11-20> axial direction. In this case, the off angle ⁇ may be, for example, 10 ° or less.
  • n - type drift layer 2 having an n-type impurity concentration lower than that of the substrate 1 is provided on the substrate 1.
  • SiC silicon carbide
  • the drift layer 2 occupies most of the semiconductor layer 21 and constitutes a main part of the semiconductor layer 21.
  • the main surface of the substrate 1 is a (0001) surface having an off angle ⁇ inclined in the ⁇ 11-20> axial direction
  • the main surface of the drift layer 2 is also a (0001) surface having the same off angle ⁇ . That is, the drift layer 2 has a main surface provided with an off angle larger than 0 ° in the ⁇ 11-20> axial direction.
  • a p-shaped body region 3 is provided in the MOS region 19 on the upper part of the drift layer 2.
  • the body region 3 is provided adjacent to the gate trench 6.
  • the body region 3 is not provided in the SBD region 20.
  • An n + type source region 4 is selectively provided in the upper part of the body region 3.
  • the source region 4 is a semiconductor region in which the concentration of n-type impurities is higher than that of the drift layer 2.
  • a p + type body contact region 5 is selectively provided adjacent to the source region 4.
  • the body contact region 5 is a semiconductor region in which the concentration of p-type impurities is higher than that of the body region 3. That is, the body region 3, the source region 4, and the body contact region 5 are not provided in the SBD region 20, but are provided only in the MOS region 19.
  • a p + type well region 10 is provided in the SBD region 20, that is, a region of the upper layer of the drift layer 2, which is different from the region where the body region 3, the source region 4, and the body contact region 5 are provided.
  • the well region 10 is a semiconductor region having a higher p-type impurity concentration than the body region 3, and is provided adjacent to the Schottky trench 11.
  • the lower surface of the well region 10 is provided on the upper side of the lower surface of the body region 3, that is, on the front surface (first main surface) side on which the source electrode 13 of the semiconductor layer 21 is provided. In other words, the depth of the well region 10 is provided shallower than the depth of the body region 3.
  • FIG. 3 illustrates a structure in which the lower surface of the well region 10 is provided at the same position as the upper surface of the body region 3 and the lower surfaces of the source region 4 and the body contact region 5, but the structure is not limited to this.
  • the lower surface of the well region 10 may be provided on the source electrode 13 side of the lower surface of the body region 3. That is, the well region 10 may be provided shallower than the body region 3.
  • the MOS region 19 is provided with a gate trench 6 that penetrates the body region 3 in the thickness direction of the drift layer 2.
  • the gate trench 6 is formed so as to penetrate the source region 4 and the body region 3 from the surface of the semiconductor layer 21 and reach the drift layer 2.
  • the bottom of the gate trench 6 typically has a surface, but may have a tapered shape with a tapered tip. Further, the side surfaces of the gate trench 6 are typically substantially parallel, but may have a tapered shape that is inclined with respect to each other.
  • a gate insulating film 7 is provided on the bottom and side surfaces of the gate trench 6. Further, in the gate trench 6, a gate electrode 8 is provided so as to fill the inside of the gate trench 6 via the gate insulating film 7. The gate electrode 8 is provided so as to face the drift layer 2, the body region 3, and the source region 4 via the gate insulating film 7. An interlayer insulating film 9 is provided on the gate trench 6 so as to cover the gate electrode 8.
  • the SBD region 20 is provided with a shot key trench 11 that penetrates the well region 10 in the thickness direction of the drift layer 2.
  • the Schottky trench 11 is formed so as to penetrate the well region 10 from the surface of the semiconductor layer 21 and reach the drift layer 2.
  • the shot key trench 11 is formed so that the depth of the drift layer 2 in the thickness direction is the same as that of the gate trench 6.
  • the shot key trench 11 is formed so that the trench width in the direction orthogonal to the thickness direction of the drift layer 2 is the same as that of the gate trench 6.
  • the bottom of the shot key trench 11 typically has a surface, but may have a tapered shape with a tapered tip. Further, the side surfaces of the shot key trench 11 are typically substantially parallel, but may have a tapered shape that is inclined with respect to each other.
  • the shot key trench 11 is not limited to the one formed so that the depth of the drift layer 2 in the thickness direction is the same as that of the gate trench 6. Further, the shot key trench 11 is not limited to the one formed so that the trench width in the direction orthogonal to the thickness direction of the drift layer 2 is the same as that of the gate trench 6.
  • the gate trench 6 and the shot key trench 11 may have different depths in the thickness direction of the drift layer 2, or may have different trench widths in the direction orthogonal to the thickness direction of the drift layer 2. These trenches may have either a thick or narrow trench width or either deep or shallow depth, and differ depending on the specifications of each semiconductor device.
  • a shot key electrode 12 is provided in the shot key trench 11.
  • the shotkey electrode 12 is formed of a metal such as Ti (titanium) or Mo (molybdenum).
  • the shot key electrode 12 is in contact with the drift layer 2 and the well region 10 at the bottom or side surface of the shot key trench 11 and is electrically connected to these.
  • the Schottky electrode 12 forms a Schottky junction with the drift layer 2 on the side surface of the Schottky trench 11. That is, as shown in FIG. 2, the shot key electrode 12 forms a shot key interface 22 with the drift layer 2 on the side surface and the bottom surface of the shot key trench 11.
  • a parasitic Schottky barrier diode hereinafter, simply referred to as SBD
  • a contact region 17 is formed on the source region 4, the body contact region 5, and the well region 10.
  • the contact region 17 is a silicide of a metal such as Ni (nickel) or Ti (titanium) and the semiconductor layer 21, and is in contact with the source region 4, the body contact region 5 and the well region 10 to form ohmic contact with them. ..
  • a source electrode 13 is provided on the interlayer insulating film 9, the contact region 17, and the shotkey electrode 12 so as to cover them.
  • the source electrode 13 is an electrode made of a metal whose main component is Al (aluminum).
  • the source electrode 13 functions as a main electrode on the front surface side together with the contact region 17.
  • the source electrode 13 is electrically connected to the source region 4 and the body contact region 5 via the contact region 17. Further, in the SBD region 20, the source electrode 13 is connected to the Schottky electrode 12, and together with the Schottky electrode 12, constitutes the anode electrode of the SBD.
  • a drain electrode 14 containing a metal such as Ni (nickel) is provided on the surface of the substrate 1 opposite to the surface on which the source electrode 13 is provided.
  • the source electrode 13 is provided on the front surface (first main surface) side of the substrate 1 (semiconductor layer 21), and the drain electrode 14 faces the front surface of the substrate 1 (semiconductor layer 21). It is provided on the back surface (second main surface) side.
  • a p + -shaped first bottom protective region 15 is provided below the gate trench 6 (gate insulating film 7).
  • the first bottom protection region 15 is in contact with the bottom of the gate trench 6 and is provided so as to cover the entire bottom of the gate trench 6.
  • the first bottom protection region 15 is not limited to the one provided in contact with the bottom of the gate trench 6, and may be provided in the drift layer 2 below the bottom of the gate trench 6.
  • the first bottom protection area 15 is not limited to covering the entire bottom of the gate trench 6, and may be provided so as to cover at least a part of the bottom of the gate trench 6.
  • the first bottom protection region 15 is spaced along the extending direction of the gate trench 6 (the direction is defined for each of the longitudinal direction in a plan view in the case of a stripe shape and for each gate trench 6 in the case of a grid shape). It may be arranged periodically, or it may be provided so as to cover about half of the bottom of the gate trench 6 in a cross section orthogonal to the stretching direction.
  • the first bottom protected area 15 is configured so that the width of the first bottom protected area 15 is larger than the width of the gate trench 6 by covering the entire bottom so as to protrude in the width direction of the gate trench 6. You may.
  • the first bottom protection region 15 is not limited to the one provided along the extending direction of the gate trench 6, and is provided by extending in a direction orthogonal to the extending direction of the gate trench 6 so that the gate trench 6 is provided in the extending direction.
  • the bottom of the may be partially and periodically covered.
  • the concentration of n-type impurities in the drift layer 2 is 1.0 ⁇ 10 14 to 1.0 ⁇ 10 17 cm -3 , and is set based on the withstand voltage of the semiconductor device and the like.
  • the concentration of p-type impurities in the body region 3 is 1.0 ⁇ 10 14 to 1.0 ⁇ 10 18 cm -3 .
  • the concentration of n-type impurities in the source region 4 is 1.0 ⁇ 10 18 to 1.0 ⁇ 10 21 cm -3 .
  • the concentration of p-type impurities in the body contact region 5 is 1.0 ⁇ 10 18 to 1.0 ⁇ 10 21 cm -3 , and in order to reduce the contact resistance with the source electrode 13, it is more p-type than the body region 3.
  • the concentration of p-type impurities in the first bottom protection region 15 is preferably 1.0 ⁇ 10 14 or more and 1.0 ⁇ 10 20 cm -3 or less, and the concentration profile does not have to be uniform.
  • the p-type impurity concentration in the well region 10 is 1.0 ⁇ 10 14 to 1.0 ⁇ 10 20 cm -3 , and the p-type impurity concentration is set to be higher than that in the body region 3.
  • the operation of the semiconductor device 101 according to the first embodiment will be briefly described.
  • the conductive type is inverted in the body region 3, that is, an n-type channel is formed along the side surface of the gate trench 6.
  • the same conductive type (n type in the first embodiment) current path is formed between the source electrode 13 and the drain electrode 14, so that a current flows.
  • the state in which the voltage equal to or higher than the threshold voltage is applied to the gate electrode 8 in this way is the on state of the semiconductor device 101.
  • the semiconductor device 101 operates by switching between the on state and the off state by controlling the voltage applied to the gate electrode 8.
  • the semiconductor device 101 has a MOSFET structure composed of a gate electrode 8, a gate insulating film 7, a drift layer 2, a body region 3, a source region 4, a source electrode 13, a drain electrode 14, and the like. Has.
  • the gate trench 6 and the shot key trench 11 are formed so that their extension directions are parallel to the ⁇ 11-20> axial direction. This is because the side surfaces of the gate trench 6 and the Schottky trench 11 serve as current paths, so that when the semiconductor layer 21 has an off angle ⁇ inclined in the ⁇ 11-20> axial direction, both side surfaces facing each other of the trenches are off. This is to avoid a difference in characteristics on both side surfaces due to different crystal planes due to the influence of the angle.
  • the first bottom protection region 15 promotes the depletion of the n-type region of the drift layer 2 by the depletion layer extending from the first bottom protection region 15, and also to the bottom of the gate trench 6.
  • the electric field applied to the gate insulating film 7 is reduced, and the gate insulating film 7 is prevented from being destroyed.
  • the electric field concentration at the bottom of the gate trench 6 can be further relaxed.
  • a p-shaped connection region (not shown) in contact with the first bottom protection region 15 and the body region 3 may be formed on the side surface of the gate trench 6.
  • the potential of the first bottom protection region 15 is grounded by being electrically connected to the source electrode 13 via the connection region, the body region 3, and the source region 4. This electrical connection is provided, for example, through adjacent cells.
  • the connection region may have, for example, a p-type impurity concentration of 1.0 ⁇ 10 14 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the gate trench 6 is formed in a line shape, the gate trench 6 is formed by extending a low-concentration p-type connection region (p --- region) on the side surface of the longitudinal end portion of the gate trench 6.
  • the first bottom protection region 15 at the bottom of the gate trench 6 and the body region 3 above it can be electrically connected through the p-- region.
  • the gate trench 6 may be formed in a grid pattern, and in this case, the first bottom protection region 15 at the bottom of the gate trench 6 and the gate electrode 8 pass through the gate electrode 8 at the intersection of the gate electrodes 8.
  • the first bottom protection region 15 can be electrically connected to the body region 3 through the contact and the source electrode 13.
  • the elongation of the depletion layer is promoted from the first bottom protection region 15 toward the drift layer 2 when the semiconductor device 101 is turned off, and the electric field strength of the bottom surface of the gate trench 6 is increased. Can be reduced. Further, during the on / off operation of the semiconductor device 101, a current path for charging / discharging the pn junction formed by the first bottom protection region 15 and the drift layer 2 is secured, and the electric charge is drawn out to the source electrode 13 so that the semiconductor device 101 is depleted. The response of the layer becomes faster, and the switching loss can be reduced.
  • FIGS. 4 to 11 are diagrams showing each process of the manufacturing method of the semiconductor device 101 of the present embodiment.
  • a substrate 1 on which an n - type semiconductor layer 21 made of silicon carbide is formed is prepared. More specifically, the n - type semiconductor layer 21 may be formed by the epitaxial growth method on the substrate 1 which is an n + type silicon carbide substrate. Further, the n-type impurity concentration of the semiconductor layer 21 is formed so as to correspond to the n-type impurity concentration of the drift layer 2 described above.
  • a p-type body region 3 is formed by ion implantation in the MOS region 19 which is a part of the upper layer portion in the semiconductor layer 21 (drift layer 2), and the upper layer portion of the body region 3 is formed.
  • an n + type source region 4 and a p + type body contact region 5 are selectively formed by ion implantation.
  • p + so as to be adjacent to the body contact region 5 in the SBD region 20, which is a part of the upper layer portion of the semiconductor layer 21 (drift layer 2) and is a region different from the region provided with the body region 3.
  • the well region 10 of the mold is formed by ion implantation. At this time, the well region 10 is formed shallower than the body region 3.
  • ions such as N (nitrogen) and P (phosphorus) are implanted as donors when forming an n-type region, and Al (aluminum) and B are used as acceptors when forming a p-type region.
  • Inject ions such as (boron).
  • the impurity concentration in each region is formed so as to have the above-mentioned value. If the impurity concentrations of the body contact region 5 and the well region 10 are the same, the body contact region 5 and the well region 10 may be formed at the same time.
  • the order of forming the body region 3, the source region 4, the body contact region 5, and the well region 10 may be different, and all or some of the regions may be formed by epitaxial growth instead of ion implantation. ..
  • the body region 3, the source region 4, the body contact region 5, and the well region 10 are formed by epitaxial growth, each region is laminated on the drift layer 2.
  • forming the body region 3 on the upper part of the drift layer 2 means including those formed by any of the above-mentioned ion implantation or epitaxial growth manufacturing methods, and "the body region 3 is the drift layer.”
  • “Provided on 2” means that the region occupied by the body region 3 is the drift layer 2 in the finally completed semiconductor device 101 regardless of whether it is formed by the above-mentioned ion implantation or epitaxial growth manufacturing method. It shall mean that it is located on the area occupied by.
  • “forming the source region 4 on the upper part of the body region 3” means including those formed by any of the above-mentioned ion implantation or epitaxial growth manufacturing methods, and “the source region 4 is the body”.
  • “Provided on the region 3” means that the region occupied by the source region 4 is located on the region occupied by the body region 3 in the semiconductor device 101. The same applies to other areas.
  • the surface of the semiconductor layer 21 is penetrated through the source region 4 and the body region 3 to the drift layer 2 by reactive ion etching (RIE).
  • RIE reactive ion etching
  • the gate trench 6 that reaches the gate trench 6 and the shot key trench 11 that penetrates the well region 10 and reaches the drift layer 2 are formed.
  • the width of the gate trench 6 and the width of the shot key trench 11 may be different from each other.
  • a plurality of masks may be used to form the gate trench 6 in the MOS region 19 and the shot key trench 11 in the SBD region 20 by using individual etching steps. In this case, the depth of the gate trench 6 and the depth of the shot key trench 11 may be different from each other.
  • the second mask 52 is a mask provided so as to cover the shot key trench 11 and open only the gate trench 6. In this way, the p-type ion implantation is performed into the bottom of the gate trench 6 to form the p + -type first bottom protection region 15.
  • an n ⁇ type first drift layer 25 is formed on the substrate 1 by epitaxial growth, and then ions are implanted into the upper layer of the first drift layer 25 in advance. It may be selectively formed or embedded by epitaxial growth.
  • the n - type second drift layer 26 is formed on the first drift layer 25 and the first bottom protection region 15 by epitaxial growth, and then each semiconductor region or trench is formed. Will be formed.
  • the body region 3 is formed in the MOS region which is a part of the upper layer portion of the second drift layer 26, and the well region 10 is formed in the SBD region where the body region 3 is not formed.
  • the combination of the first drift layer 25 and the second drift layer 26 corresponds to the above drift layer 2.
  • the first bottom protection region 15 formed in this way projects toward the drift layer 2 side (direction orthogonal to the thickness direction of the drift layer 2) with respect to the side surface of the gate trench 6. ..
  • the side surface of the first bottom protection region 15 may not project toward the drift layer 2 side from the side surface of the gate trench 6.
  • the first bottom protection region 15 may be formed by epitaxial growth in the trench after forming the gate trench 6 extra deep by the thickness for forming the first bottom protection region 15.
  • the first mask 51 and the second mask 52 are removed by selective etching or the like using a resist mask or the like, and an insulating film is formed entirely on the semiconductor layer 21.
  • a gate insulating film 7 is formed on the bottom and side surfaces in the gate trench 6.
  • a third mask 53 having an opening at least above the gate trench 6 in the MOS region 19 is formed while covering the SBD region 20.
  • polysilicon Poly-Si
  • the gate electrode 8 is formed.
  • an interlayer insulating film 9 is formed so as to cover the gate electrode 8.
  • the fourth mask 54 is formed on the interlayer insulating film 9 covering the gate trench 6.
  • the gate insulating film 7 is also patterned together with the interlayer insulating film 9 to expose the surface of the semiconductor layer 21. As a result, a contact hole can be opened in the interlayer insulating film 9.
  • a metal such as Ni (nickel) is used on the surface of the semiconductor layer 21 exposed by the opening of the contact hole (the surface of the source region 4, the body contact region 5 and the well region 10).
  • the contact area 17 is formed.
  • the contact region 17 is a silicide of the metal and the semiconductor layer 21.
  • the insulating film formed on the bottom and side surfaces in the Schottky trench 11 is removed to expose the surface of the semiconductor layer 21.
  • a metal such as Ti (titanium) or Mo (molybdenum)
  • the shotkey electrode 12 is formed in the shotkey trench 11 in the SBD region 20.
  • the source electrode 13 is formed by depositing a metal such as Al (aluminum) on the shotkey electrode 12, the contact region 17, and the interlayer insulating film 9 so as to cover them. do.
  • the drain electrode 14 is formed so as to cover the back surface of the substrate 1.
  • the gate insulating film 7 and the interlayer insulating film 9 are typically both formed as an oxide film. Therefore, in FIG. 9 and the like, the portion of the gate insulating film 7 that overhangs the gate trench 6 (protrudes onto the surface of the semiconductor layer 21) is described as the same layer as the interlayer insulating film 9. ing.
  • the semiconductor device 101 is a switching element for electric power in which an SBD is built in antiparallel in a MOSFET, which is a unipolar type semiconductor device, as a unipolar type freewheeling diode. Therefore, the cost can be reduced as compared with the case where individual diodes are externally used.
  • the semiconductor device 101 is a MOSFET in which silicon carbide (SiC) is used as a base material for the substrate 1 and the semiconductor layer 21, the bipolar operation due to the parasitic pn diode can be suppressed by incorporating the SBD. This is because, in a semiconductor device using silicon carbide, the reliability of the device may be impaired due to the expansion of crystal defects caused by the carrier recombination energy due to the operation of the parasitic pn diode.
  • SiC silicon carbide
  • the semiconductor device 101 is a so-called trench gate type MOSFET having a gate electrode 8 in the gate trench 6 formed in the element. Therefore, as compared with the planar MOSFET having the gate electrode 8 on the surface of the element, the channel width density can be improved and the on-resistance can be reduced by the amount that the channel can be formed on the side wall portion of the gate trench 6.
  • the semiconductor device 101 is a trench gate type MOSFET, and has a structure in which a Schottky electrode 12 is embedded in the Schottky trench 11 in the SBD region 20 and a Schottky interface 22 is formed on the side surface of the Schottky trench 11. be. Therefore, since both the gate electrode 8 and the shot key electrode 12 are formed inside the gate trench 6 and the shot key trench 11, respectively, the distance between the trenches, that is, the cell pitch of each cell can be kept small, and a high current density can be obtained. can.
  • the semiconductor device 101 is a trench gate type MOSFET with a built-in SBD having the above characteristics.
  • the area of the Schottky interface that is, the portion exposed to the drift layer in the Schottky trench side wall is expanded with respect to the area of the active region of the semiconductor device.
  • the body region formed adjacent to the gate trench is also formed adjacent to the shot key trench, the area of the portion exposed to the drift layer on the side wall of the shot key trench is limited. Was there.
  • the body region 3 is not formed in the SBD region 20, and the well region 10 provided adjacent to the Schottky trench 11 in the SBD region 20 is the body region of the MOS region 19. Since it is formed shallower than 3, the Schottky current density can be increased even when the Schottky trench 11 is formed to have the same depth as the conventional one. That is, regardless of whether the Schottky trench 11 is deeper or shallower than the gate trench 6 or has the same depth, even if the depth of the Schottky trench 11 is not changed from the conventional semiconductor device, it is more than before. Also, the Schottky interface area can be expanded and the Schottky current density can be increased.
  • the shot key trench deeper.
  • the Schottky interface area formed on the side surface of the trench can be expanded, and the Schottky current density can be improved.
  • the deeper the Schottky trench the higher the electric field tends to be near the bottom, and the Schottky interface is formed near the bottom, which increases the reverse leakage current. It will be easier to do.
  • the body region 3 is not formed in the SBD region 20, and the well region 10 provided adjacent to the Schottky trench 11 in the SBD region 20 is the body region of the MOS region 19. Since it is formed shallower than 3, the Schottky interface area can be expanded without making the depth of the Schottky trench 11 larger than the depth of the gate trench 6, or even if the Schottky trench 11 is formed shallower. Can be done. Therefore, by forming the well region 10 shallower than the body region 3 of the MOS region 19 in the SBD region 20, the trade-off between the Schottky current density and the reverse leakage current can be improved. Further, by forming the depth of the Schottky trench 11 to be equal to or less than the depth of the gate trench 6, the reverse leakage current in the vicinity of the bottom of the Schottky trench 11 can be reduced.
  • the depth of the shot key trench 11 is not limited to being formed below the depth of the gate trench 6.
  • the Schottky trench 11 may be formed deeper than the gate trench 6. By forming the Schottky trench 11 deeper, the Schottky interface area can be further expanded and the Schottky current density can be further increased.
  • the semiconductor device 101 forms a first bottom protection region 15 below the gate trench 6 in the MOS region 19. Since a depletion layer is formed around the first bottom protection region 15, the electric field strength of the portion is reduced. Therefore, in the MOS region 19, it is possible to suppress the occurrence of dielectric breakdown of the gate insulating film 7 due to the electric field concentration at the bottom of the gate trench 6.
  • the drift layer 2 has a main surface having an off angle larger than 0 ° in the ⁇ 11-20> axial direction, and the gate trench 6 and the shot key trench 11 are provided. , ⁇ 11-20> Since it is provided parallel to the axial direction, it is possible to reduce the variation in characteristics due to the side surface of the trench and to obtain the effect of stabilizing the operation of the semiconductor device 101.
  • the p-type impurity concentration in the well region 10 through which the Schottky trench 11 penetrates is higher than the p-type impurity concentration in the body region 3 through which the gate trench 6 penetrates. Even if the same voltage is applied to each of them at the time of off, the extension of the depletion layer extending toward the source electrode 13 side in the well region 10 having a small thickness becomes smaller than that in the body region 3, which has an effect of preventing the occurrence of punch-through. ..
  • the gate trench 6 and the shot key trench 11 are formed in a striped shape in a plan view, but the present invention is not limited to this.
  • either the gate trench 6 or the shot key trench 11 may have a grid shape.
  • FIG. 12 is a schematic cross-sectional view showing a partial cross section of the active region 40 in the semiconductor device 201 of the present embodiment, corresponding to the cross-sectional view taken along the line AA'in FIG. 13 to 17 are diagrams showing each process of the manufacturing method of the semiconductor device 201 of the present embodiment.
  • the semiconductor device 201 of the present embodiment is different from the semiconductor device 101 of the first embodiment in that a second bottom protection region 16 is formed on the bottom surface of the shot key trench 11. Since the other configurations of the semiconductor device 201 of the present embodiment are the same as those of the semiconductor device 101 of the first embodiment, the differences from the semiconductor device 101 will be mainly described below.
  • a p + -shaped second bottom protection region 16 is provided below the Schottky trench 11 (Schottky electrode 12) along the stretching direction of the Schottky trench 11.
  • the second bottom protection area 16 is in contact with the bottom of the shot key trench 11 and is provided so as to cover the entire bottom of the shot key trench 11.
  • the second bottom protection area 16 is not limited to the one provided in contact with the bottom of the shot key trench 11, and is below the bottom of the shot key trench 11 in the drift layer 2. It may be provided apart from each other.
  • the second bottom protection area 16 is not limited to covering the entire bottom of the shot key trench 11, but is provided so as to cover at least a part of the bottom of the shot key trench 11. I just need to be there.
  • the second bottom protection region 16 is spaced along the stretching direction of the shot key trench 11 (the direction is defined for each longitudinal direction in a plan view in the case of a striped shape, and for each shot key trench 11 in the case of a grid shape). It may be arranged periodically with an opening, or it may be provided so as to cover about half of the bottom of the shot key trench 11 in a cross section orthogonal to the stretching direction.
  • the second bottom protected area 16 is configured so that the width of the second bottom protected area 16 is larger than the width of the shot key trench 11 by covering the entire bottom so as to protrude in the width direction of the shot key trench 11. It may have been done.
  • the second bottom protection region 16 is not limited to the one provided along the stretching direction of the shot key trench 11, and is stretched in a direction orthogonal to the stretching direction of the shot key trench 11.
  • the bottom portion of the shot key trench 11 may be partially and periodically covered.
  • the gate trench 6 and the Schottky trench 11 are formed as shown in FIG. 6 in the same manner as in the manufacturing method of the semiconductor device 101 described in the first embodiment, and then the first mask is formed as shown in FIG. Using 51, ion implantation is performed in an oblique direction slightly inclined from the vertical direction with respect to the surface of the semiconductor layer 21. In this way, the p-type ion implantation is performed at the bottom of the gate trench 6 to form the p + type first bottom protection region 15, and the p-type ion implantation is performed at the bottom of the shot key trench 11. A p + -shaped second bottom protection region 16 is formed.
  • an n ⁇ type first drift layer 25 is formed on the substrate 1 by epitaxial growth, and then the first drift layer 25 is formed in advance. It may be selectively formed by ion implantation in the upper layer portion or embedded by epitaxial growth. In this case, after the formation of the first bottom protected area 15 and the second bottom protected area 16, the n - type first is placed on the first drift layer 25, the first bottom protected area 15, and the second bottom protected area 16. After the 2 drift layer 26 is formed by epitaxial growth, each semiconductor region or trench is formed.
  • the body region 3 is formed in the MOS region which is a part of the upper layer portion of the second drift layer 26, and the well region 10 is formed in the SBD region where the body region 3 is not formed.
  • the combination of the first drift layer 25 and the second drift layer 26 corresponds to the above drift layer 2.
  • the first bottom protection region 15 and the second bottom protection region 16 formed in this way are on the drift layer 2 side (of the drift layer 2) with respect to the side surfaces of the gate trench 6 and the shot key trench 11. Overhangs in the direction orthogonal to the thickness direction).
  • the side surfaces of the first bottom protection region 15 and the second bottom protection region 16 project to the drift layer 2 side from the side surface of the gate trench 6. It may be configured without.
  • the first bottom protection region 15 and the second bottom protection region 16 are formed by epitaxial growth in the trench after forming the gate trench 6 and the Schottky trench 11 extra deeply by the thickness for forming them. May be.
  • the first mask 51 is removed by selective etching or the like using a resist mask or the like, and an insulating film is formed entirely on the semiconductor layer 21 to form a gate trench.
  • a gate insulating film 7 is formed on the bottom and side surfaces of the inside 6.
  • polysilicon Poly-Si
  • 8 is formed.
  • an interlayer insulating film 9 is formed so as to cover the gate electrode 8.
  • the fourth mask 54 is formed on the interlayer insulating film 9 that covers the gate trench 6 in the same manner as in the manufacturing method of the semiconductor device 101 described in the first embodiment.
  • the gate insulating film 7 is also patterned together with the interlayer insulating film 9 to expose the surface of the semiconductor layer 21 and open a contact hole in the interlayer insulating film 9.
  • a metal such as Ni (nickel) is used on the surface of the semiconductor layer 21 exposed by the opening of the contact hole (the surface of the source region 4, the body contact region 5 and the well region 10).
  • the contact area 17 is formed.
  • the Schottky electrode 12 is formed in the Schottky trench 11 in the same manner as in the manufacturing method of the semiconductor device 101 described in the first embodiment, and is placed on the Schottky electrode 12, the contact region 17, and the interlayer insulating film 9.
  • the source electrode 13 is formed in the above.
  • the drain electrode 14 is formed so as to cover the back surface of the substrate 1.
  • the semiconductor device 201 configured in this way has the same effect as the semiconductor device 101 of the first embodiment. Further, in the semiconductor device 201 of the present embodiment, in the SBD region 20, by forming the second bottom protection region 16 below the Schottky trench 11, the shot is made by the depletion layer spreading around the second bottom protection region 16. It has the effect of reducing the electric field at the key interface 22 and further suppressing the increase in the reverse leakage current.
  • FIG. 18 is an enlarged view of the region X shown in FIG. 1, and is a schematic plan view schematically showing the layout of MOSFET cells in the semiconductor device 301.
  • FIG. 19 is a cross-sectional view taken along the line BB'of FIG. 18 and is a schematic cross-sectional view showing a partial cross section of the active region 40 in the semiconductor device 301 of the present embodiment.
  • FIG. 18 corresponds to a top view of a lateral cross section at a certain depth between the body region 3 and the first bottom protection region 15 shown in FIG. 20 and 21 are diagrams showing the process of the manufacturing method of the semiconductor device 301 of the present embodiment.
  • the semiconductor device 301 of the present embodiment as shown in FIGS. 18 and 19, the first low resistance region 31 and the second low resistance region 32 are formed in the MOS region 19 and the SBD region 20, respectively. It is different from the semiconductor device 201 of the second embodiment. Since the other configurations of the semiconductor device 301 of the present embodiment are the same as those of the semiconductor device 201 of the second embodiment, the differences from the semiconductor device 201 will be mainly described below.
  • the first low resistance region 31 is an n + type semiconductor region provided along the gate trench 6 in the stretching direction of the gate trench 6 and having an n-type impurity concentration higher than that of the drift layer 2.
  • the first low resistance region 31 is provided on the side of the gate trench 6 as shown in FIGS. 18 and 19. More specifically, as shown in FIG. 18, the first low resistance region 31 is formed so as to be in contact with the entire region of the side surface of the gate trench 6 and cover the side surface of the gate trench 6 in the extending direction of the gate trench 6. .. Further, as shown in FIG. 19, the first low resistance region 31 is formed so as to be in contact with the body region 3 and the first bottom protection region 15.
  • the second low resistance region 32 is an n + type semiconductor region provided along the shot key trench 11 in the stretching direction of the shot key trench 11 and having an n-type impurity concentration higher than that of the drift layer 2.
  • the second low resistance region 32 is provided on the side of the shot key trench 11 as shown in FIGS. 18 and 19. More specifically, the second low resistance region 32 is formed so as to be in contact with the entire region of the side surface of the shot key trench 11 and to cover the side surface of the shot key trench 11 in the extending direction of the shot key trench 11. Further, as shown in FIG. 19, the second low resistance region 32 is formed so as to be in contact with the well region 10 and the second bottom protection region 16.
  • FIGS. 18 and 19 show a case where the first low resistance region 31 in the MOS region 19 and the second low resistance region 32 in the SBD region 20 are separated from each other. It may be in contact.
  • the first low resistance region 31 is not limited to being provided on both side surfaces facing each other of the gate trench 6, and may be formed on only one of the side surfaces. Further, the first low resistance region 31 may not be formed so as to be in contact with the entire region on the side surface of the gate trench 6 in the extending direction of the gate trench 6, or may be partially formed such as only a part of the region. ..
  • the second low resistance region 32 is not limited to being provided on both side surfaces facing each other of the shot key trench 11, and may be formed on only one of the side surfaces. Further, the second low resistance region 32 does not have to be formed so as to be in contact with the entire region on the side surface of the shot key trench 11 in the extending direction of the shot key trench 11, and is partially formed such as only a part of the region. May be good.
  • the first low resistance region 31 is not limited to the one provided in contact with the side surface of the gate trench 6, and may be provided at a position in the drift layer 2 away from the side surface of the gate trench 6.
  • the second low resistance region 32 is not limited to being provided in contact with the side surface of the shot key trench 11, and may be provided at a position in the drift layer 2 away from the side surface of the shot key trench 11.
  • the first low resistance region 31 is not limited to the one provided in contact with the body region 3 and the first bottom protection region 15, and may be provided at a position away from these regions in the drift layer 2.
  • the second low resistance region 32 is not limited to the one provided in contact with the well region 10 and the second bottom protection region 16, and may be provided at a position away from these regions in the drift layer 2. ..
  • the semiconductor device 301 has a first bottom protection region 15 and a first low resistance region 31 on the gate trench 6 side, and a second bottom protection region 16 and a second low on the shotkey trench 11 side.
  • the case where the resistance region 32 is provided will be described, but the present invention is not limited to this, and the semiconductor device 101 according to the first embodiment is further provided with only the first low resistance region 31, that is, the second bottom protection region 16. And the configuration may not have the second low resistance region 32.
  • the gate trench 6, the Schottky trench 11, the first bottom protection region 15, and the second bottom protection region 16 are formed in the same manner as in the manufacturing method of the semiconductor device 201 described in the second embodiment.
  • the first mask 51 is still formed, or the first mask 51 is removed as shown in FIG.
  • the n + type first low resistance region 31 and the second low resistance region 32 are formed by injecting gradient ions such as phosphorus).
  • the first low resistance region 31 and the second low resistance region 32 are formed so that the concentration of n-type impurities in these regions is lower than the concentration of p-type impurities in the body region 3. By doing so, it is possible to prevent the conductive type of the body region 3 from being inverted to the n type.
  • connection region When a p-type connection region (not shown) is formed on the side surface of the gate trench 6, the p-type impurity concentration in the connection region is formed to be higher than the n-type impurity concentration in the first low resistance region 31. By doing so, the conductive type of the region originally the first low resistance region 31 can be inverted to the p type to form the connection region. Since the connection region is usually set so that the concentration of p-type impurities is higher than that of the body region 3, the connection region is formed even in the region that was originally the body region 3.
  • the first low resistance region 31 can be formed so as to cover the side surface of the gate trench 6, and the second low resistance region 32 can be formed so as to cover the side surface of the shot key trench 11.
  • Other parts can be manufactured in the same manner as the semiconductor device 201 of the second embodiment.
  • the configuration does not have the second bottom protection region 16 and the second low resistance region 32, as shown in FIG. 7, the same as the manufacturing method of the semiconductor device 101 described in the first embodiment,
  • the first mask 51 is still formed with the first mask 51 and the second mask 52, or the first mask 51 is formed as shown in FIG.
  • the n + type first low resistance region 31 is formed by implanting inclined ions such as N (nitrogen) and P (phosphorus) from the inner walls of the gate trench 6 and the Schottky trench 11.
  • inclined ions such as N (nitrogen) and P (phosphorus
  • the semiconductor device 301 configured in this way has the same effect as the semiconductor device 201 of the second embodiment. Further, in the semiconductor device 301 of the present embodiment, since the first low resistance region 31 having a higher n-type impurity concentration than the drift layer 2 is formed adjacent to the first bottom protection region 15, the first is formed. The resistance around the bottom protection region 15 is reduced, and the on-resistance of the MOSFET can be reduced. Similarly, since the second low resistance region 32 having a higher n-type impurity concentration than the drift layer 2 is formed adjacent to the second bottom protection region 16, the periphery of the second bottom protection region 16 is formed during the operation of the SBD. The resistance is reduced and a high Schottky current can be obtained.
  • the first low resistance region 31 and the second low resistance region 32 are formed around the first bottom protection region 15 and the second bottom protection region 16, the first bottom protection region 15 and the second bottom protection region 15 are protected.
  • the concentration of n-type impurities around the region 16 is high. That is, the pn junction composed of the first bottom protection region 15 and the first low resistance region 31 and the pn junction composed of the second bottom protection region 16 and the second low resistance region 32 are the drift layer.
  • the potential of the n-type region of the pn junction increases as compared with the case of being composed of 2. As the potential of the n-type region of the pn junction increases, the built-in voltage of the body diode composed of the pn junction also increases, so that it becomes difficult for current to flow through the body diode.
  • the body diode made of a pn junction is composed of SiC (silicon carbide)
  • a current usually flows through the body diode at about 3.5 V from the band gap of silicon carbide.
  • the potential of the n-type region of the pn junction is high, the body diode does not turn on unless a bias corresponding to that is applied. Therefore, when a forward bias is applied to the body diode, in the pn junction of the first bottom protection region 15 and the second bottom protection region 16 adjacent to the first low resistance region 31 and the second low resistance region 32, more Bipolar operation is suppressed up to high voltage.
  • the SBD can be turned on by applying a bias due to the Schottky barrier, and is usually turned on at a voltage lower than that of the body diode made of a pn junction, such as about 1 to 2 V. Therefore, when the forward bias is applied, the Schottky current, which is the unipolar current due to the SBD, begins to flow first, and when the bias becomes higher, the bipolar current due to the body diode starts to flow.
  • the first low resistance region 31 and the second low resistance region 32 having a higher n-type impurity concentration than the drift layer 2 around the first bottom protection region 15 and the second bottom protection region 16. Since the potential of the n-type region of the pn junction can be increased and the operating voltage of the body diode composed of the pn junction can be increased, a higher maximum unipolar current can be obtained in the SBD.
  • FIG. 22 is a schematic cross-sectional view showing a partial cross section of the active region 40 in the semiconductor device 401 of the present embodiment, corresponding to the cross-sectional view taken along the line AA' in FIG.
  • FIG. 23 is a diagram showing each process of the manufacturing method of the semiconductor device 401 of the present embodiment.
  • the semiconductor device 201 of the present embodiment is different from the semiconductor device 201 of the second embodiment in that the current diffusion region 34 is formed in the lower part of the body region 3. Since the other configurations of the semiconductor device of the present embodiment are the same as those of the semiconductor device 201 of the second embodiment, the differences from the semiconductor device 201 will be mainly described below.
  • the current diffusion region 34 is an n + type semiconductor region formed in the lower part of the body region 3 so that the upper surface is in contact with the lower surface of the body region 3.
  • the current diffusion region 34 is formed only in the MOS region 19 in which the body region 3 is formed, and is not formed in the SBD region 20.
  • the concentration of n-type impurities in the current diffusion region 34 is higher than the concentration of n-type impurities in the drift layer 2. That is, the current diffusion region 34 has a lower resistance than the drift layer 2.
  • the manufacturing method of the semiconductor device 401 will be described with reference to FIG. 23, focusing on the differences from the manufacturing method of the semiconductor device 101 of the first embodiment or the manufacturing method of the semiconductor device 201 of the second embodiment.
  • the body region 3, the source region 4, and the body are formed as shown in FIG. 23 in the same manner as in the manufacturing method of the semiconductor device 101 described in the first embodiment.
  • the contact region 5, the well region 10, and the current diffusion region 34 are each formed by ion implantation. It should be noted that all or part of the region may be formed by epitaxial growth instead of ion implantation.
  • n + type current diffusion region 34 can be formed below the body region 3.
  • Other parts can be manufactured in the same manner as the semiconductor device 201 of the second embodiment.
  • the semiconductor device 401 configured in this way has the same effect as the semiconductor device 201 of the second embodiment. Further, in the semiconductor device 401 of the present embodiment, since the current diffusion region 34 is formed at the bottom of the body region 3, the JFET resistance between the body region 3 and the first bottom protection region 15 can be reduced. , It has the effect that the loss can be reduced by lowering the on-resistance.
  • the Schottky current also flows in the vicinity of the body region 3 during the reflux operation, the bipolar operation in which the current flows in the pn junction between the body region 3 and the drift layer 2 is suppressed. It has the effect that it can.
  • Embodiment 5 the semiconductor device according to any one of the above-described first to fourth embodiments is applied to a power conversion device.
  • the present disclosure is not limited to a specific power conversion device, the case where the present disclosure is applied to a three-phase inverter will be described below as the fifth embodiment.
  • FIG. 24 is a block diagram showing a configuration of a power conversion system to which the power conversion device according to the present embodiment is applied.
  • the power conversion system shown in FIG. 24 includes a power supply 500, a power conversion device 600, and a load 700.
  • the power supply 500 is a DC power supply, and supplies DC power to the power conversion device 600.
  • the power supply 500 can be configured with various things, for example, it can be configured with a DC system, a solar cell, a storage battery, or it can be configured with a rectifier circuit or an AC / DC converter connected to an AC system. May be good.
  • the power supply 500 may be configured by a DC / DC converter that converts the DC power output from the DC system into a predetermined power.
  • the power conversion device 600 is a three-phase inverter connected between the power supply 500 and the load 700, converts the DC power supplied from the power supply 500 into AC power, and supplies AC power to the load 700. As shown in FIG. 24, the power conversion device 600 converts the input DC power into AC power and outputs the main conversion circuit 601 and drives to output a drive signal for driving each switching element of the main conversion circuit 601. It includes a circuit 602 and a control circuit 603 that outputs a control signal for controlling the drive circuit 602 to the drive circuit 602.
  • the load 700 is a three-phase electric motor driven by AC power supplied from the power converter 600.
  • the load 700 is not limited to a specific application, and is an electric motor mounted on various electric devices.
  • the load 700 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 601 includes a switching element and a freewheeling diode (not shown), and by switching the switching element, the DC power supplied from the power supply 500 is converted into AC power and supplied to the load 700.
  • the main conversion circuit 601 is a two-level three-phase full bridge circuit, and has six switching elements and each switching element. It can consist of six freewheeling diodes connected in antiparallel.
  • a semiconductor device according to any one of the above-described embodiments 1 to 4 is applied to at least one of each switching element and each freewheeling diode of the main conversion circuit 601.
  • the MOSFET structure arranged in the MOS region 19 can be used as a switching element, and the SBD arranged in the SBD region 20 can be used as a freewheeling diode.
  • the six switching elements are connected in series for each of the two switching elements to form an upper and lower arm, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit. Then, the output terminals of each upper and lower arm, that is, the three output terminals of the main conversion circuit 601 are connected to the load 700.
  • the semiconductor device has an integrated structure in which a switching element and a freewheeling diode are built in one chip. Therefore, by using the MOSFET structure arranged in the MOS region 19 as the switching element of the main conversion circuit 601 and using the SBD arranged in the SBD region 20 as the freewheeling diode, the switching element and the freewheeling diode are formed separately.
  • the mounting area can be reduced as compared with the case of using two or more chips.
  • the drive circuit 602 generates a drive signal for driving the switching element of the main conversion circuit 601 and supplies it to the gate electrode of the switching element of the main conversion circuit 601. Specifically, according to the control signal from the control circuit 603 described later, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the gate electrode of each switching element.
  • the drive signal is a voltage signal (on signal) equal to or higher than the threshold voltage of the switching element
  • the drive signal is a voltage equal to or lower than the threshold voltage of the switching element. It becomes a signal (off signal).
  • the control circuit 603 controls the switching element of the main conversion circuit 601 so that the desired power is supplied to the load 700. Specifically, the time (on time) for each switching element of the main conversion circuit 601 to be in the on state is calculated based on the electric power to be supplied to the load 700.
  • the main conversion circuit 601 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output. Then, a control command (control signal) is output to the drive circuit 602 so that an on signal is output to the switching element that should be turned on at each time point and an off signal is output to the switching element that should be turned off.
  • the drive circuit 602 outputs an on signal or an off signal as a drive signal to the gate electrode of each switching element according to this control signal.
  • the semiconductor device according to any one of the first to fourth embodiments is applied as the switching element of the main conversion circuit 601. Therefore, the semiconductor device has high reliability in which bipolar deterioration is suppressed. By using it, the reliability of the power conversion device can be improved. Further, by applying the semiconductor device according to any one of the first to fourth embodiments as the switching element of the main conversion circuit 601 it is possible to reduce the mounting area, so that the size of the entire device can be reduced. can.
  • any of the semiconductor devices of the first to fourth embodiments can increase the Schottky current density. Therefore, the power conversion device according to the present embodiment can carry a larger return current without increasing the size of the device by applying the semiconductor device according to any one of the first to fourth embodiments. It works. If the return current is about the same as the conventional one, the size of the device can be reduced. Further, any of the semiconductor devices of the first to fourth embodiments can reduce the reverse leakage current. Therefore, the power conversion device according to the present embodiment has an effect that the withstand voltage can be improved and the reliability can be improved by applying the semiconductor device according to any one of the first to fourth embodiments. Play.
  • the present disclosure is not limited to this, and can be applied to various power conversion devices.
  • a two-level power conversion device is used, but a three-level or multi-level power conversion device may be used, and when power is supplied to a single-phase load, the present disclosure is disclosed to a single-phase inverter. You may apply it.
  • the present disclosure can be applied to a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the present disclosure is applied is not limited to the case where the above-mentioned load is an electric motor, and is, for example, a power supply device of a discharge machine, a laser machine, an induction heating cooker, or a non-contact power supply system. It can also be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.
  • the semiconductor material is silicon carbide
  • the semiconductor layer 21 including the substrate 1, the drift layer 2, the body region 3, the source region 4, the body contact region 5, and the like can be made of other semiconductor materials.
  • other semiconductor materials include so-called wide bandgap semiconductors, which have a wider bandgap than silicon.
  • the wide bandgap semiconductor other than silicon carbide include gallium nitride, aluminum nitride, aluminum gallium nitride, gallium oxide, and diamond. The same effect can be obtained even when these wide bandgap semiconductors are used.
  • each component may be described, but all of them are described. It is an example in the aspect of, and is not limited to the one in which each embodiment is described. Therefore, innumerable variations not illustrated are assumed within the scope of each embodiment. For example, it includes a case where an arbitrary component is modified, a case where it is added or omitted, and a case where at least one component in at least one embodiment is extracted and combined with a component in another embodiment. ..
  • each component is a conceptual unit, and includes a case where one component is composed of a plurality of structures and a case where one component corresponds to a part of a structure.

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Abstract

ＳＢＤを内蔵したＭＯＳＦＥＴにおいて、ショットキー電流密度を増大することができる半導体装置を提供する。　半導体装置（１０１）は、第１導電型のドリフト層（２）と、ドリフト層上の一部のＭＯＳ領域（１９）に設けられた第２導電型のボディ領域（３）と、ボディ領域上に設けられた第１導電型のソース領域（４）と、ゲートトレンチ（６）内に設けられたゲート絶縁膜（７）と、ゲートトレンチ内に設けられたゲート電極（８）と、ゲート絶縁膜の下方に設けられた第２導電型の第１底部保護領域（１５）と、ドリフト層上の一部であってボディ領域が設けられた領域とは異なる領域であるＳＢＤ領域（２０）に設けられ、ボディ領域よりも浅く形成された第２導電型のウェル領域（１０）と、ウェル領域を貫通するショットキートレンチ（１１）内に設けられたショットキー電極（１２）と、を備える。

Description

半導体装置、電力変換装置及び半導体装置の製造方法
　本開示は、半導体装置、半導体装置を適用した電力変換装置及び半導体装置の製造方法に関する。
　電力用スイッチング素子として、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ／金属酸化物半導体電界効果トランジスタ）等の絶縁ゲート型半導体装置が広く使用されている。絶縁ゲート型半導体装置としては、トレンチゲート型半導体装置について開発が進められている。
　このようなトレンチゲート型半導体装置として、ゲート電極が形成されたゲートトレンチと、ショットキー電極が形成されたショットキートレンチとを備え、ＳＢＤ（ショットキーバリアダイオード）を内蔵したＭＯＳＦＥＴがある（例えば、特許文献１参照）。
２０１９－２１６２２４号公報
　しかしながら、このような従来の半導体装置では、ゲートトレンチに隣接してボディ領域が形成されるとともに、ショットキートレンチにも隣接してボディ領域が形成されるため、ショットキー界面を形成可能な領域が限られ、ショットキー電流密度を増大させるうえでの制約になっていた。
　本開示は、上記した課題を解決するためになされたものであり、ショットキー電流密度を増大することができる半導体装置を得ることを目的とするものである。
　本開示に係る半導体装置は、第１導電型のドリフト層と、ドリフト層上の一部に設けられた第２導電型のボディ領域と、ボディ領域上に設けられた第１導電型のソース領域と、ボディ領域及びソース領域をドリフト層の厚さ方向に貫通するゲートトレンチ内に設けられたゲート絶縁膜と、ゲートトレンチ内に設けられ、ソース領域に対して、ゲート絶縁膜を介して対向するように設けられたゲート電極と、ゲート絶縁膜の下方に設けられた第２導電型の第１底部保護領域と、ドリフト層上の一部であってボディ領域が設けられた領域とは異なる領域に設けられ、ドリフト層の厚さ方向においてボディ領域よりも浅く形成された第２導電型のウェル領域と、ウェル領域を前記ドリフト層の厚さ方向に貫通するショットキートレンチ内に設けられたショットキー電極と、とを備える。
　本開示に係る半導体装置は、ＳＢＤを内蔵したＭＯＳＦＥＴにおいて、ショットキー電流密度を増大することができるという効果を有する。
実施の形態１の半導体装置の全体構成を示す平面模式図である。 実施の形態１の半導体装置のセル領域のレイアウトを示す平面模式図である。 実施の形態１の半導体装置のセル領域を示す断面模式図である。 実施の形態１の半導体装置の製造方法の各工程を示す第１の図である。 実施の形態１の半導体装置の製造方法の各工程を示す第２の図である。 実施の形態１の半導体装置の製造方法の各工程を示す第３の図である。 実施の形態１の半導体装置の製造方法の各工程を示す第４の図である。 実施の形態１の半導体装置の製造方法の別の例の各工程を示す図である。 実施の形態１の半導体装置の製造方法の各工程を示す第５の図である。 実施の形態１の半導体装置の製造方法の各工程を示す第６の図である。 実施の形態１の半導体装置の製造方法の各工程を示す第７の図である。 実施の形態２の半導体装置のセル領域を示す断面模式図である。 実施の形態２の半導体装置の製造方法の各工程を示す第１の図である。 実施の形態２の半導体装置の製造方法の別の例の各工程を示す図である。 実施の形態２の半導体装置の製造方法の各工程を示す第２の図である。 実施の形態２の半導体装置の製造方法の各工程を示す第３の図である。 実施の形態２の半導体装置の製造方法の各工程を示す第４の図である。 実施の形態３の半導体装置のセル領域のレイアウトを示す平面模式図である。 実施の形態３の半導体装置のセル領域を示す断面模式図である。 実施の形態３の半導体装置の製造方法の各工程を示す図である。 実施の形態３の半導体装置の変形例の製造方法の各工程を示す図である。 実施の形態４の半導体装置のセル領域を示す断面模式図である。 実施の形態４の半導体装置の製造方法の各工程を示す図である。 実施の形態５の電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　以下、図面に基づいて本開示の実施の形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の図面において同一又は相当する部分には同一の符号を付し、その説明は繰り返さない。
　また、各図面においては、特定の領域や各領域間の境界を示すために破線を図示している場合があるが、これらは説明の便宜上、又は図面の理解を容易にするために記載しているものであって、各実施の形態の内容を何ら限定するものではない。
　また、以下の説明では、「上」、「下」、「側」、「底」、「表」及び「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
　本開示において、構成要素の相互関係を「～上」や「～下」などの用語を用いて表現する場合、構成要素間に介在物が存在することを妨げるものではない。例えば、「Ａ上に設けられたＢ」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも、設けられていないものも含む。また、本開示において、「～上」や「～下」などの用語を用いて表現する場合、積層構造を念頭に置いた上下の概念も含む。例えば、「溝を覆うＡ上に設けられたＢ」と記載している場合、ＢはＡから見た溝面と逆方向に存在することの意味を含み、その意味の範囲内で横方向や斜め方向も含む。
　以下の記載では、不純物の導電型に関して、第１導電型をｎ型、第２導電型をｐ型とした場合について説明するが、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「不純物濃度」とは各領域における不純物の最高値を示すものとする。また、「ｎ－型」との記載は「ｎ型」と記載しているものよりも不純物濃度が低濃度であることを示し、「ｎ＋型」との記載は「ｎ型」と記載しているものよりも不純物濃度が高濃度であることを示す。同様に、「ｐ－型」との記載は「ｐ型」と記載しているものよりも不純物濃度が低濃度であることを示し、「ｐ＋型」との記載は「ｐ型」と記載しているものよりも不純物濃度が高濃度であることを示す。
　以下の記載において、ＭＯＳＦＥＴのドレインからソースに向けて流れる電流を順方向電流、その方向を順方向、またソースからドレインに向けて流れる電流を還流電流、その方向を逆方向などと呼ぶことにする。なお、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称する）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
　例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、この材料は必ずしも酸化物には限定されない。
　従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
実施の形態１．
　実施の形態１の半導体装置について、図１から図１２を用いて説明する。
　まず、実施の形態１の半導体装置の構成について、図１から図３を用いて説明する。図１は、本実施の形態の半導体装置１０１全体の上面構成を模式的に示す平面模式図である。図２は、図１に示す領域Ｘを拡大して示した図であり、半導体装置１０１におけるＭＯＳＦＥＴセルのレイアウトを模式的に示す平面模式図である。図３は、図２のＡ－Ａ’線での矢視断面図であり、本実施の形態の半導体装置１０１における活性領域４０の一部の断面を示す断面模式図である。なお、図２は、図３に示したボディ領域３と第１底部保護領域１５との間におけるある深さでの横方向の断面を上から見た図に相当する。
　図１に示すように、半導体装置１０１は四角形状の外形を有し、その中央部には、「ユニットセル」と呼称されるＭＯＳＦＥＴの最小単位構造（ＭＯＳＦＥＴセル）が複数配置された活性領域４０が設けられ、活性領域４０の外側は終端領域４１で囲まれている。活性領域４０には複数のゲートトレンチ６及び複数のショットキートレンチ１１が互いに間隔を開けて並列に設けられている。なお、複数のゲートトレンチ６は、活性領域４０内に設けられたゲート配線に接続され、ゲート配線はゲートパッドに接続されるが、これらの図示及び説明は省略する。
　図２に示すように、ゲートトレンチ６及びショットキートレンチ１１は、平面視においてストライプ状に形成されている。また、平面視において、ゲートトレンチ６の延伸方向とショットキートレンチ１１の延伸方向とは、同一の方向となるように形成されている。ＳＢＤ領域２０では、ドリフト層２に露出するショットキートレンチ１１の側面に、ショットキー界面２２が形成されている。
　図１及び図２においては、２つのＭＯＳ領域１９が１つのＳＢＤ領域２０を挟んだ構造を示しているが、各領域の配置はこれに限られない。例えば、２つのＭＯＳ領域１９が２つのＳＢＤ領域２０を挟む構造でもよいし、ＭＯＳ領域１９のゲートトレンチ６が２本、ＳＢＤ領域２０のショットキートレンチ１１が２本、ＭＯＳ領域１９のゲートトレンチ６が１本、ＳＢＤ領域２０のショットキートレンチ１１が１本、のような配置が繰り返される構造であってもよく、またこれらの例示に何ら限定されるものではない。
　半導体装置１０１は、図３に示すようなＭＯＳＦＥＴセルの構造が、活性領域４０において繰り返し周期的に複数設けられている。なお、以下においては、図１に示す領域Ｘに示される特徴的な構成を各実施の形態及びその変形例として説明し、図１は、各実施の形態及びその変形例において共通とする。
　図３に示すように、半導体装置１０１は、基板１、ドリフト層２、ボディ領域３、ソース領域４、ボディコンタクト領域５、ゲートトレンチ６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９、ウェル領域１０、ショットキートレンチ１１、ショットキー電極１２、ソース電極１３、ドレイン電極１４、第１底部保護領域１５、及びコンタクト領域１７を備えている。
　ＭＯＳ領域１９は、ゲートトレンチ６、ゲート絶縁膜７、ゲート電極８、及び層間絶縁膜９を有する。ＳＢＤ領域２０は、ショットキートレンチ１１、及びショットキー電極１２を有する。また、半導体層２１は、ドリフト層２とその上部又は内部に形成された不純物領域である、ボディ領域３、ソース領域４、ボディコンタクト領域５、ウェル領域１０及び第１底部保護領域１５を含む。
　基板１は、ｎ＋型のＳｉＣ（炭化珪素）半導体基板であり、例えば４Ｈのポリタイプを有する。基板１は、＜１１－２０＞軸方向に傾斜するオフ角θを有する（０００１）面としてもよい。この場合オフ角θとしては、例えば、１０°以下であれば良い。
　基板１上には、ｎ型の不純物濃度が基板１よりも低い、ｎ－型のドリフト層２が設けられている。ドリフト層２は、半導体材料としてＳｉＣ（炭化珪素）が用いられる。ドリフト層２は、半導体層２１の大部分を占めており、半導体層２１の主要部を構成する。基板１の主面が＜１１－２０＞軸方向に傾斜するオフ角θを有する（０００１）面である場合、ドリフト層２の主面も同様のオフ角θを有する（０００１）面となる。すなわち、ドリフト層２は、＜１１－２０＞軸方向に０°より大きいオフ角が設けられた主面を有することになる。
　ドリフト層２の上部には、ＭＯＳ領域１９にｐ型のボディ領域３が設けられている。ボディ領域３は、ゲートトレンチ６に隣接して設けられる。一方、ドリフト層２の上部のうち、ＳＢＤ領域２０には、ボディ領域３が設けられない。ボディ領域３の上部には、ｎ＋型のソース領域４が選択的に設けられている。ソース領域４は、ｎ型の不純物濃度がドリフト層２よりも高い半導体領域である。また、ボディ領域３の上部には、ソース領域４に隣接して、ｐ＋型のボディコンタクト領域５が選択的に設けられている。ボディコンタクト領域５は、ｐ型の不純物濃度がボディ領域３よりも高い半導体領域である。つまり、ボディ領域３、ソース領域４及びボディコンタクト領域５は、ＳＢＤ領域２０には設けられず、ＭＯＳ領域１９のみに設けられる。
　また、ＳＢＤ領域２０、すなわちドリフト層２の上層部のうちボディ領域３、ソース領域４及びボディコンタクト領域５が設けられた領域とは異なる領域には、ｐ＋型のウェル領域１０が設けられている。ウェル領域１０は、ｐ型の不純物濃度がボディ領域３よりも高い半導体領域であり、ショットキートレンチ１１に隣接して設けられる。また、ウェル領域１０の下面は、ボディ領域３の下面よりも上側、すなわち半導体層２１のソース電極１３が設けられる側であるおもて面（第１主面）側に設けられる。言い換えれば、ウェル領域１０の深さは、ボディ領域３の深さよりも浅く設けられる。
　なお、図３では、ウェル領域１０の下面が、ボディ領域３の上面並びにソース領域４及びボディコンタクト領域５の下面と同じ位置に設けられる構造を図示しているが、これに限られるものではなく、ウェル領域１０の下面は、ボディ領域３の下面よりもソース電極１３側に設けられればよい。つまり、ウェル領域１０は、ボディ領域３よりも浅く設けられればよい。
　ＭＯＳ領域１９には、ボディ領域３をドリフト層２の厚さ方向に貫通するゲートトレンチ６が設けられている。ゲートトレンチ６は、半導体層２１の表面からソース領域４、ボディ領域３を貫通してドリフト層２に達するように形成されている。ゲートトレンチ６の底部は、典型的には面をなしているが、先端が細く尖った先細り形状であってもよい。また、ゲートトレンチ６の側面は、典型的には実質的に平行であるが、互いに傾斜しているテーパ形状であってもよい。
　ゲートトレンチ６の底部及び側面には、ゲート絶縁膜７が設けられている。また、ゲートトレンチ６内には、ゲート絶縁膜７を介してゲートトレンチ６内を充填するようにゲート電極８が設けられている。ゲート電極８は、ドリフト層２、ボディ領域３、及びソース領域４に対して、ゲート絶縁膜７を介して対向するように設けられる。ゲートトレンチ６上には、ゲート電極８を覆うように層間絶縁膜９が設けられている。
　ＳＢＤ領域２０には、ウェル領域１０をドリフト層２の厚さ方向に貫通するショットキートレンチ１１が設けられている。ショットキートレンチ１１は、半導体層２１の表面からウェル領域１０を貫通してドリフト層２に達するように形成されている。ショットキートレンチ１１は、ドリフト層２の厚さ方向における深さがゲートトレンチ６と同じ深さになるように形成されている。ショットキートレンチ１１は、ドリフト層２の厚さ方向に直交する方向におけるトレンチ幅が、ゲートトレンチ６と同じ幅になるように形成されている。ショットキートレンチ１１の底部は、典型的には面をなしているが、先端が細く尖った先細り形状であってもよい。また、ショットキートレンチ１１の側面は、典型的には実質的に平行であるが、互いに傾斜しているテーパ形状であってもよい。
　なお、ショットキートレンチ１１は、ドリフト層２の厚さ方向における深さがゲートトレンチ６と同じ深さになるように形成されるものに限られない。また、ショットキートレンチ１１は、ドリフト層２の厚さ方向に直交する方向におけるトレンチ幅が、ゲートトレンチ６と同じ幅になるように形成されるものに限られない。ゲートトレンチ６とショットキートレンチ１１とは、ドリフト層２の厚さ方向における深さが異なっていてもよいし、ドリフト層２の厚さ方向に直交する方向におけるトレンチ幅が異なっていてもよい。これらのトレンチは、どちらのトレンチ幅が太くても細くてもよいし、どちらの深さが深くても浅くてもよく、各半導体装置の仕様によりそれぞれ異なる。
　ショットキートレンチ１１内には、ショットキー電極１２が設けられている。ショットキー電極１２は、Ｔｉ（チタン）やＭｏ（モリブデン）等の金属から形成される。ショットキー電極１２は、ショットキートレンチ１１の底部又は側面において、ドリフト層２及びウェル領域１０に接しており、これらに電気的に接続されている。
　ショットキー電極１２は、ショットキートレンチ１１の側面において、ドリフト層２とのショットキー接合を形成する。すなわち、ショットキー電極１２は、図２に示すように、ショットキートレンチ１１の側面及び底面にドリフト層２とのショットキー界面２２を形成する。これにより、ショットキートレンチ１１の側面及び底面には、ショットキー電極１２とドリフト層２との寄生ショットキーバリアダイオード（以下、単にＳＢＤと称する）が形成される。
　また、ソース領域４、ボディコンタクト領域５及びウェル領域１０の上には、コンタクト領域１７が形成されている。コンタクト領域１７は、Ｎｉ（ニッケル）やＴｉ（チタン）等の金属と半導体層２１とのシリサイドであり、ソース領域４、ボディコンタクト領域５及びウェル領域１０と接して、これらとオーミックコンタクトを形成する。
　層間絶縁膜９、コンタクト領域１７、及びショットキー電極１２の上には、これらを覆うようにソース電極１３が設けられている。ソース電極１３は、主成分がＡｌ（アルミニウム）である金属からなる電極である。ＭＯＳ領域１９において、ソース電極１３は、コンタクト領域１７とともにおもて面側の主電極として機能する。ソース電極１３は、コンタクト領域１７を介してソース領域４及びボディコンタクト領域５に電気的に接続されている。また、ＳＢＤ領域２０において、ソース電極１３は、ショットキー電極１２に接続されており、ショットキー電極１２とともにＳＢＤのアノード電極を構成する。
　基板１において、ソース電極１３が設けられた面とは反対側の面には、Ｎｉ（ニッケル）等の金属を含むドレイン電極１４が設けられている。ソース電極１３は、基板１（半導体層２１）のおもて面（第１主面）側に設けられており、ドレイン電極１４は、基板１（半導体層２１）のおもて面に対向する裏面（第２主面）側に設けられる。
　ゲートトレンチ６（ゲート絶縁膜７）の下方には、ゲートトレンチ６の延伸方向に沿ってｐ＋型の第１底部保護領域１５が設けられている。第１底部保護領域１５は、ゲートトレンチ６の底部に接しており、ゲートトレンチ６の底部全体を覆うように設けられている。
　なお、第１底部保護領域１５は、ゲートトレンチ６の底部に接して設けられるものに限られず、ドリフト層２内においてゲートトレンチ６の底部よりも下方に離れて設けられていてもよい。
　第１底部保護領域１５は、ゲートトレンチ６の底部全体を覆うものに限られず、ゲートトレンチ６の底部の少なくとも一部を覆うように設けられていればよい。例えば、第１底部保護領域１５は、ゲートトレンチ６の延伸方向（ストライプ形状のときは平面視における長手方向、格子形状のときはゲートトレンチ６ごとに方向が定義される）に沿って間隔をあけて周期的に配置されていてもよいし、延伸方向と直交する断面においてゲートトレンチ６の底部の半分程度を覆うように設けられていてもよい。又は、第１底部保護領域１５は、ゲートトレンチ６の幅方向にはみ出すように底部全体を覆うことによって、第１底部保護領域１５の幅がゲートトレンチ６の幅よりも大きくなるように構成されていてもよい。
　第１底部保護領域１５は、ゲートトレンチ６の延伸方向に沿って設けられるものに限られず、ゲートトレンチ６の延伸方向と直交する方向に延伸して複数設けられることによって、延伸方向においてゲートトレンチ６の底部を部分的に周期的に覆っていてもよい。
　次に、実施の形態１の半導体装置１０１における各半導体領域の不純物濃度について説明する。ドリフト層２のｎ型の不純物濃度は１．０×１０１４～１．０×１０１７ｃｍ－３であり、半導体装置の耐圧等に基づいて設定する。ボディ領域３のｐ型の不純物濃度は、１．０×１０１４～１．０×１０１８ｃｍ－３とする。ソース領域４のｎ型の不純物濃度は１．０×１０１８～１．０×１０２１ｃｍ－３とする。ボディコンタクト領域５のｐ型の不純物濃度は、１．０×１０１８～１．０×１０２１ｃｍ－３とし、ソース電極１３とのコンタクト抵抗を低減するため、ボディ領域３よりもｐ型の不純物濃度が高濃度となるように設定する。第１底部保護領域１５のｐ型の不純物濃度は、１．０×１０１４以上、１．０×１０２０ｃｍ－３以下とすることが好ましく、濃度プロファイルは均一でなくてもよい。ウェル領域１０のｐ型の不純物濃度は、１．０×１０１４～１．０×１０２０ｃｍ－３とし、ボディ領域３よりもｐ型の不純物濃度が高濃度となるように設定する。
　次に、実施の形態１に係る半導体装置１０１の動作について簡単に説明する。ＭＯＳ領域１９では、ゲート電極８に閾値電圧以上の電圧が印加されている場合、ボディ領域３において導電型が反転し、すなわち、ｎ型のチャネルがゲートトレンチ６の側面に沿って形成される。そうすると、ソース電極１３からドレイン電極１４までの間に同一導電型（実施の形態１においてはｎ型）の電流経路が形成されるため、電流が流れることとなる。このようにゲート電極８に閾値電圧以上の電圧が印加された状態が、半導体装置１０１のオン状態となる。
　一方、ゲート電極８に閾値電圧未満の電圧が印加されている場合、ボディ領域３にはチャネルが形成されないため、オン状態の場合のような電流経路が形成されない。そのため、ドレイン電極１４とソース電極１３との間に電圧を印加したとしても、ドレイン電極１４からソース電極１３へと電流がほとんど流れない。このようにゲート電極８の電圧が閾値電圧未満の状態が、半導体装置１０１のオフ状態となる。
　そして、半導体装置１０１は、ゲート電極８に印加する電圧を制御することで、オン状態とオフ状態とが切り換わり動作する。このように、半導体装置１０１は、ＭＯＳ領域１９において、ゲート電極８、ゲート絶縁膜７、ドリフト層２、ボディ領域３、ソース領域４、ソース電極１３、及びドレイン電極１４などから構成されるＭＯＳＦＥＴ構造を有する。
　一方、半導体装置１０１のオフ状態において、ＳＢＤ領域２０におけるＳＢＤに順方向電圧が印加された場合、ショットキー電極１２とドレイン電極１４間にユニポーラ電流が流れる。さらにバイアスをかけるとボディ領域３や第１底部保護領域１５等に形成された寄生ｐｎダイオードにバイポーラ電流が流れ始める。この寄生ｐｎダイオードがバイポーラ動作を始めるまでに得られる電流値が素子の最大ユニポーラ電流となる。
　なお、図１及び図２において、ゲートトレンチ６及びショットキートレンチ１１は、その延伸方向が＜１１－２０＞軸方向と平行となるように形成されることが望ましい。これは、ゲートトレンチ６及びショットキートレンチ１１の側面が電流経路となるため、半導体層２１が＜１１－２０＞軸方向に傾斜するオフ角θを有する場合において、各トレンチの向かい合う両側面がオフ角の影響により異なる結晶面となってしまい、両側面において特性に差が出ることを回避するためである。
　第１底部保護領域１５は、半導体装置１０１のオフ時において、第１底部保護領域１５から伸張する空乏層によりドリフト層２のｎ型領域の空乏化を促進するとともに、ゲートトレンチ６の底部への電界集中を緩和することによってゲート絶縁膜７に印加される電界を低減し、ゲート絶縁膜７の破壊を防止する。
　なお、第１底部保護領域１５をＭＯＳ領域１９のボディ領域３と電気的に接続させて、第１底部保護領域１５の電位を固定することにより、ゲートトレンチ６底部の電界集中の更なる緩和を図ることができる。例えば、ゲートトレンチ６の側面に、第１底部保護領域１５及びボディ領域３に接する図示しないｐ型の接続領域を形成してもよい。第１底部保護領域１５は、接続領域、ボディ領域３、及びソース領域４を介してソース電極１３と電気的に接続されることにより、その電位が接地される。この電気的接続は、例えば、隣接するセルなどを通じて設けられている。接続領域は、例えばｐ型の不純物濃度が１．０×１０１４以上、１．０×１０２０ｃｍ－３以下としてもよい。
　また、ゲートトレンチ６がライン状に形成されている場合、そのゲートトレンチ６の長手方向の端部の側面に低濃度のｐ型の接続領域（ｐ－－領域）を延在させることで、このｐ－－領域を通してゲートトレンチ６底部の第１底部保護領域１５と上方にあるボディ領域３とを電気的に接続させることができる。
　ゲートトレンチ６は、格子状に形成されていてもよく、この場合にはゲート電極８の交差部分に、当該ゲート電極８を貫通してゲートトレンチ６底部の第１底部保護領域１５とゲート電極８の上層のソース電極１３とを接続するコンタクトを設けることで、第１底部保護領域１５を、当該コンタクトとソース電極１３を通してボディ領域３に電気的に接続できる。
　第１底部保護領域１５をソース電位に接続することにより、半導体装置１０１のオフ時に第１底部保護領域１５からドリフト層２に向かって空乏層の伸びが促進され、ゲートトレンチ６底面の電界強度を低減できる。また、半導体装置１０１のオン、オフ動作時には、第１底部保護領域１５とドリフト層２により形成されるｐｎ接合の充放電用の電流経路が確保され、ソース電極１３へ電荷が引き抜かれるため、空乏層の応答が速くなり、スイッチング損失を低減できる。
　次に、実施の形態１に係る半導体装置の製造方法について、図４から図１１を用いて説明する。図４から図１１は、本実施の形態の半導体装置１０１の製造方法の各工程を示す図である。
　図４に示すように、まず、炭化珪素からなるｎ－型の半導体層２１が形成された基板１を用意する。より具体的には、ｎ＋型の炭化珪素基板である基板１上にｎ－型の半導体層２１をエピタキシャル成長法によって形成すればよい。また、半導体層２１のｎ型不純物濃度は、上述したドリフト層２のｎ型不純物濃度に対応するよう形成する。
　そして、図５に示すように、半導体層２１（ドリフト層２）内の上層部の一部であるＭＯＳ領域１９に、ｐ型のボディ領域３をイオン注入により形成し、ボディ領域３の上層部に、ｎ＋型のソース領域４とｐ＋型のボディコンタクト領域５とをイオン注入により選択的に形成する。また、半導体層２１（ドリフト層２）の上層部の一部であって、ボディ領域３が設けられた領域とは異なる領域であるＳＢＤ領域２０に、ボディコンタクト領域５に隣接するようにｐ＋型のウェル領域１０をイオン注入により形成する。このとき、ウェル領域１０は、ボディ領域３よりも浅く形成される。イオン注入は、ｎ型領域を形成する場合にはドナーとして例えばＮ（窒素）やＰ（リン）等のイオンを注入し、ｐ型領域を形成する場合にはアクセプタとして例えばＡｌ（アルミニウム）やＢ（ボロン）等のイオンを注入する。各領域における不純物濃度は、上述した値となるように形成する。なお、ボディコンタクト領域５及びウェル領域１０の不純物濃度が同じであれば、ボディコンタクト領域５とウェル領域１０とを同時に形成してもよい。
　なお、ボディ領域３、ソース領域４、ボディコンタクト領域５、及びウェル領域１０を形成する順序は前後してもよく、全て又は一部の領域についてイオン注入に代えてエピタキシャル成長によって形成することとしてもよい。ボディ領域３、ソース領域４、ボディコンタクト領域５、及びウェル領域１０をエピタキシャル成長によって形成する場合は、各領域はドリフト層２上に積層される。
　以上を踏まえ、「ドリフト層２の上部にボディ領域３を形成する」とは、上述したイオン注入又はエピタキシャル成長のいずれの製造方法によって形成されるものも含む意味であり、「ボディ領域３がドリフト層２上に設けられる」とは、上述したイオン注入又はエピタキシャル成長のいずれの製造方法によって形成されるかを問わず、最終的に完成する半導体装置１０１において、ボディ領域３の占める領域が、ドリフト層２の占める領域上に位置することを意味するものとする。また、同様に、「ボディ領域３の上部にソース領域４を形成する」とは、上述したイオン注入又はエピタキシャル成長のいずれの製造方法によって形成されるものも含む意味であり、「ソース領域４がボディ領域３上に設けられる」とは、半導体装置１０１において、ソース領域４の占める領域が、ボディ領域３の占める領域上に位置することを意味するものとする。その他の領域についても同様である。
　次に、図６に示すように、第１のマスク５１を用いて、反応性イオンエッチング（ＲＩＥ）によって、半導体層２１の表面からソース領域４及びボディ領域３を貫通してドリフト層２へと達するゲートトレンチ６、並びにウェル領域１０を貫通してドリフト層２へと達するショットキートレンチ１１を形成する。このとき、ゲートトレンチ６の幅とショットキートレンチ１１の幅はそれぞれ異なっていてもよい。また、複数のマスクを利用して、ＭＯＳ領域１９におけるゲートトレンチ６とＳＢＤ領域２０におけるショットキートレンチ１１とを個別のエッチング工程を用いて形成してもよい。この場合、ゲートトレンチ６の深さとショットキートレンチ１１の深さはそれぞれ異なっていてもよい。
　そして、図７に示すように、第１のマスク５１及び第２のマスク５２を用いて、半導体層２１の表面に対して垂直方向から少し傾斜した斜め方向（例えば、１０～５０°の傾斜角）にイオン注入を行う。なお、第２のマスク５２は、ショットキートレンチ１１を覆い、ゲートトレンチ６のみ開口するように設けられたマスクである。このようにして、ゲートトレンチ６の底部にｐ型のイオン注入を行うことでｐ＋型の第１底部保護領域１５を形成する。
　あるいは、図８に示すように、第１底部保護領域１５は、基板１上にｎ－型の第１ドリフト層２５をエピタキシャル成長により形成した後、あらかじめ第１ドリフト層２５の上層部にイオン注入により選択的に形成、又はエピタキシャル成長によって埋め込み形成することとしてもよい。この場合、第１底部保護領域１５の形成後、第１ドリフト層２５及び第１底部保護領域１５の上に、ｎ－型の第２ドリフト層２６をエピタキシャル成長により形成した後に、各半導体領域やトレンチを形成することとなる。例えば、ボディ領域３は、第２ドリフト層２６の上層部の一部であるＭＯＳ領域に形成され、ボディ領域３が形成されないＳＢＤ領域にはウェル領域１０が形成される。なお、第１ドリフト層２５と第２ドリフト層２６とを合わせたものが上記のドリフト層２に相当する。
　このようにして形成される第１底部保護領域１５は、図７に示すように、ゲートトレンチ６の側面よりもドリフト層２側（ドリフト層２の厚さ方向に直交する方向）に張り出している。なお、半導体層２１の表面に対して垂直方向にイオン注入を行うことで、第１底部保護領域１５の側面がゲートトレンチ６の側面よりもドリフト層２側に張り出していない構成としてもよい。また、第１底部保護領域１５は、これを形成するための厚み分だけゲートトレンチ６を余分に深く形成した後、トレンチ内にエピタキシャル成長により形成してもよい。
　次に、図９に示すように、レジストマスク等を用いた選択的なエッチング等により第１のマスク５１及び第２のマスク５２を除去して、半導体層２１上に全面的に絶縁膜を形成することで、ゲートトレンチ６内の底部及び側面にゲート絶縁膜７を形成する。その後、ＳＢＤ領域２０上を覆うとともに、ＭＯＳ領域１９において少なくともゲートトレンチ６の上方に開口を有する第３のマスク５３を形成する。当該第３のマスク５３を用いて、ゲート絶縁膜７を介してゲートトレンチ６を埋め込むように、例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）を充填して、ゲート電極８を形成する。
　その後、図１０に示すように、ゲート電極８を覆うように、層間絶縁膜９を形成する。そして、レジストマスク等を用いた選択的なエッチング等により第３のマスク５３を除去した後、ゲートトレンチ６を覆う層間絶縁膜９上に第４のマスク５４を形成する。当該第４のマスク５４を用いて、層間絶縁膜９とともにゲート絶縁膜７もパターニングして、半導体層２１の表面を露出させる。これにより、層間絶縁膜９にコンタクトホールを開口することができる。
　次に、図１１に示すように、コンタクトホールの開口により露出した半導体層２１の表面（ソース領域４、ボディコンタクト領域５及びウェル領域１０の表面）に、Ｎｉ（ニッケル）等の金属を用いてコンタクト領域１７を形成する。コンタクト領域１７は、金属と半導体層２１とのシリサイドである。
　その後、ショットキートレンチ１１内の底部及び側面に形成された絶縁膜を除去し、半導体層２１の表面を露出させる。そして、露出した半導体層２１上にＴｉ（チタン）やＭｏ（モリブデン）等の金属を堆積することで、ＳＢＤ領域２０において、ショットキートレンチ１１内にショットキー電極１２を形成する。ＳＢＤ領域２０及びＭＯＳ領域１９において、ショットキー電極１２、コンタクト領域１７、及び層間絶縁膜９の上に、これらを覆うようにＡｌ（アルミニウム）等の金属を堆積することで、ソース電極１３を形成する。そして、基板１の裏面を覆うようにドレイン電極１４を形成する。以上の工程により、図１から図３に示す半導体装置１０１を作製できる。
　なお、ゲート絶縁膜７と層間絶縁膜９とは、典型的にはともに酸化膜として形成される。そのため、図９等において、ゲート絶縁膜７のうちゲートトレンチ６の外へ張り出している（半導体層２１の表面に乗り出している）部分については、層間絶縁膜９と同一層のようにして記載している。
　このように構成された実施の形態１に係る半導体装置１０１の特徴及び効果について説明する。
　半導体装置１０１は、ユニポーラ型の半導体装置であるＭＯＳＦＥＴに、ユニポーラ型の還流ダイオードとしてＳＢＤを逆並列に内蔵させた電力用のスイッチング素子である。そのため、個別のダイオードを外付けして使用する場合に比べてコストを低減できる。
　また、半導体装置１０１は、炭化珪素（ＳｉＣ）を基板１や半導体層２１の母材として用いたＭＯＳＦＥＴであるため、ＳＢＤを内蔵することにより、寄生ｐｎダイオードによるバイポーラ動作を抑制できる。これは、炭化珪素を用いた半導体装置においては、寄生ｐｎダイオード動作によるキャリアの再結合エネルギーに起因する結晶欠陥の拡張により、素子の信頼性が損なわれることがあるからである。
　また、半導体装置１０１は、素子に形成されたゲートトレンチ６内にゲート電極８を有する、いわゆるトレンチゲート型のＭＯＳＦＥＴである。そのため、素子表面にゲート電極８を有するプレーナ型ＭＯＳＦＥＴに比べ、ゲートトレンチ６の側壁部分にチャネルを形成できる分、チャネル幅密度を向上でき、オン抵抗を低減できる。
　さらに、半導体装置１０１は、トレンチゲート型のＭＯＳＦＥＴであり、かつ、ＳＢＤ領域２０におけるショットキートレンチ１１内にショットキー電極１２を埋め込み、ショットキートレンチ１１の側面にショットキー界面２２を形成した構造である。そのため、ゲート電極８とショットキー電極１２の両者がそれぞれゲートトレンチ６とショットキートレンチ１１の内部に形成されるので、トレンチ間距離、すなわち各セルのセルピッチを小さく保ち、高い電流密度を得ることができる。
　半導体装置１０１は、以上のような特徴を有するＳＢＤを内蔵したトレンチゲート型のＭＯＳＦＥＴである。このような半導体装置においてショットキー電流密度をさらに向上するためには、半導体装置の活性領域の面積に対して、ショットキー界面、すなわちショットキートレンチ側壁におけるドリフト層に露出した部分の面積を拡大する必要がある。この点、従来の半導体装置では、ゲートトレンチに隣接して形成されるボディ領域がショットキートレンチにも隣接して形成されていたため、ショットキートレンチ側壁におけるドリフト層に露出した部分の面積が限られていた。
　そこで、本実施の形態の半導体装置１０１では、ＳＢＤ領域２０にボディ領域３が形成されず、ＳＢＤ領域２０においてショットキートレンチ１１に隣接して設けられたウェル領域１０が、ＭＯＳ領域１９のボディ領域３よりも浅く形成されるため、ショットキートレンチ１１の深さを従来と同一の深さに形成した場合でもショットキー電流密度を増大することができる効果を奏する。つまり、ショットキートレンチ１１がゲートトレンチ６よりも深い若しくは浅い、又は同じ深さであるかを問わず、ショットキートレンチ１１の深さを従来の半導体装置から変更しない場合であっても、従来よりもショットキー界面面積を拡大することができ、ショットキー電流密度を増大させることができる。
　ここで、ショットキートレンチ側壁におけるドリフト層に露出した部分の面積を拡大するためには、ショットキートレンチをより深く形成することも考えられる。ショットキートレンチを深く形成することで、トレンチ側面に形成されるショットキー界面面積を拡大することができ、ショットキー電流密度を向上することができる。しかしながら、ＳＢＤを内蔵したトレンチゲート型のＭＯＳＦＥＴである半導体装置では、ショットキートレンチが深いほど底部近辺が高電界となりやすく、底部近辺にショットキー界面が形成されることで、逆方向リーク電流が増大しやすくなる。つまり、逆方向リーク電流を低減するためには、ショットキートレンチをより深く形成することは好ましくないため、ショットキー界面面積を拡大してショットキー電流密度を増大させることの制約となっていた。以上のように、ショットキー電流密度の増大と逆方向リーク電流の低減にはトレードオフの関係があり、このトレードオフを改善することが求められていた。
　そこで、本実施の形態の半導体装置１０１は、ＳＢＤ領域２０にボディ領域３が形成されず、ＳＢＤ領域２０においてショットキートレンチ１１に隣接して設けられたウェル領域１０が、ＭＯＳ領域１９のボディ領域３よりも浅く形成されるため、ショットキートレンチ１１の深さをゲートトレンチ６の深さよりも大きくすることなく、或いはショットキートレンチ１１をさらに浅く形成したとしても、ショットキー界面面積を拡大することができる。したがって、ＳＢＤ領域２０においてウェル領域１０をＭＯＳ領域１９のボディ領域３よりも浅く形成することで、ショットキー電流密度と逆方向リーク電流とのトレードオフを改善することができる効果を奏する。また、ショットキートレンチ１１の深さをゲートトレンチ６の深さ以下に形成することで、ショットキートレンチ１１の底部近辺における逆方向リーク電流を低減することができる。
　なお、本実施の形態の半導体装置１０１において、ショットキートレンチ１１の深さは、ゲートトレンチ６の深さ以下に形成されることに限られるものではない。半導体装置１０１において、ショットキー電流密度の増大のほうが逆方向リーク電流の低減よりも重要な場合には、ショットキートレンチ１１をゲートトレンチ６よりも深く形成してもよい。ショットキートレンチ１１をより深く形成することで、ショットキー界面面積をさらに拡大し、ショットキー電流密度をさらに増大できる効果を奏する。
　また、上述したように、トレンチ型のデバイス構造では、半導体装置のオフ状態において高い電圧が印加された際に、トレンチ底部において電界集中が発生することが問題となる。特に、トレンチ型の炭化珪素半導体装置では、ＳｉＣが高い絶縁破壊強度を有するため、ＭＯＳ領域については、ドリフト層内でのアバランシェ破壊よりも先に、トレンチ底部の電界集中に起因するゲート絶縁膜破壊が生じやすい問題があり、ＳＢＤ領域についてはトレンチ側面及び底面のショットキー界面が高電界となることによる逆方向リーク電流が増大しやすい問題がある。
　これに対し、実施の形態１に係る半導体装置１０１は、ＭＯＳ領域１９において、ゲートトレンチ６の下方に第１底部保護領域１５を形成している。第１底部保護領域１５の周辺には、空乏層が形成されるため、当該部分の電界強度が低下する。そのため、ＭＯＳ領域１９において、ゲートトレンチ６底部の電界集中に起因するゲート絶縁膜７の絶縁破壊の発生を抑制できる効果を奏する。
　また、実施の形態１の半導体装置１０１は、ドリフト層２が、＜１１－２０＞軸方向に０°より大きいオフ角が設けられた主面を有し、ゲートトレンチ６及びショットキートレンチ１１が、＜１１－２０＞軸方向に平行に設けられているため、トレンチ側面による特性のばらつきを低減し、半導体装置１０１の動作を安定させることができる効果を奏する。
　さらに、実施の形態１の半導体装置１０１は、ショットキートレンチ１１が貫通するウェル領域１０のｐ型の不純物濃度が、ゲートトレンチ６が貫通するボディ領域３のｐ型の不純物濃度よりも高いため、オフ時にそれぞれに同じ電圧がかかったとしても、厚さが小さいウェル領域１０においてソース電極１３側へと伸びる空乏層の延びがボディ領域３よりも小さくなり、パンチスルーの発生を防止できる効果を奏する。
　なお、上記の実施の形態１において、ゲートトレンチ６及びショットキートレンチ１１は、平面視においてストライプ状に形成されるものとしたが、これに限られるものではない。例えば、ゲートトレンチ６やショットキートレンチ１１のどちらかが格子形状であってもよい。
実施の形態２．
　実施の形態２の半導体装置及び半導体装置の製造方法について、図１２から図１７を用いて説明する。図１２は、図２のＡ－Ａ’線での矢視断面図に対応し、本実施の形態の半導体装置２０１における活性領域４０の一部の断面を示す断面模式図である。また、図１３から図１７は、本実施の形態の半導体装置２０１の製造方法の各工程を示す図である。
　本実施の形態の半導体装置２０１は、図１２に示すように、ショットキートレンチ１１の底面に第２底部保護領域１６が形成されている点で、実施の形態１の半導体装置１０１と異なる。本実施の形態の半導体装置２０１のその他の構成は、実施の形態１の半導体装置１０１と同様であるため、以下では半導体装置１０１と異なる点を中心に説明する。
　半導体装置２０１において、ショットキートレンチ１１（ショットキー電極１２）の下方には、ショットキートレンチ１１の延伸方向に沿ってｐ＋型の第２底部保護領域１６が設けられている。第２底部保護領域１６は、ショットキートレンチ１１の底部に接しており、ショットキートレンチ１１の底部全体を覆うように設けられている。
　なお、第１底部保護領域１５と同様に、第２底部保護領域１６は、ショットキートレンチ１１の底部に接して設けられるものに限られず、ドリフト層２内においてショットキートレンチ１１の底部よりも下方に離れて設けられていてもよい。
　また、第１底部保護領域１５と同様に、第２底部保護領域１６は、ショットキートレンチ１１の底部全体を覆うものに限られず、ショットキートレンチ１１の底部の少なくとも一部を覆うように設けられていればよい。例えば、第２底部保護領域１６は、ショットキートレンチ１１の延伸方向（ストライプ形状のときは平面視における長手方向、格子形状のときはショットキートレンチ１１ごとに方向が定義される）に沿って間隔をあけて周期的に配置されていてもよいし、延伸方向と直交する断面においてショットキートレンチ１１の底部の半分程度を覆うように設けられていてもよい。或いは、第２底部保護領域１６は、ショットキートレンチ１１の幅方向にはみ出すように底部全体を覆うことによって、第２底部保護領域１６の幅がショットキートレンチ１１の幅よりも大きくなるように構成されていてもよい。
　また、第１底部保護領域１５と同様に、第２底部保護領域１６は、ショットキートレンチ１１の延伸方向に沿って設けられるものに限られず、ショットキートレンチ１１の延伸方向と直交する方向に延伸して複数設けられることによって、延伸方向においてショットキートレンチ１１の底部を部分的に周期的に覆っていてもよい。
　次に、半導体装置２０１の製造方法について、図１３から図１７を用いて、実施の形態１の半導体装置１０１の製造方法と異なる点を中心に説明する。
　まず、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、図６に示すようにゲートトレンチ６及びショットキートレンチ１１を形成した後、図１３に示すように、第１のマスク５１を用いて、半導体層２１の表面に対して垂直方向から少し傾斜した斜め方向にイオン注入を行う。このようにして、ゲートトレンチ６の底部にｐ型のイオン注入を行うことでｐ＋型の第１底部保護領域１５を形成し、ショットキートレンチ１１の底部にｐ型のイオン注入を行うことでｐ＋型の第２底部保護領域１６を形成する。
　あるいは、図１４に示すように、第１底部保護領域１５及び第２底部保護領域１６は、基板１上にｎ－型の第１ドリフト層２５をエピタキシャル成長により形成した後、あらかじめ第１ドリフト層２５の上層部にイオン注入により選択的に形成、又はエピタキシャル成長によって埋め込み形成することとしてもよい。この場合、第１底部保護領域１５及び第２底部保護領域１６の形成後、第１ドリフト層２５、及び第１底部保護領域１５、及び第２底部保護領域１６の上に、ｎ－型の第２ドリフト層２６をエピタキシャル成長により形成した後に、各半導体領域やトレンチを形成することとなる。例えば、ボディ領域３は、第２ドリフト層２６の上層部の一部であるＭＯＳ領域に形成され、ボディ領域３が形成されないＳＢＤ領域にはウェル領域１０が形成される。なお、第１ドリフト層２５と第２ドリフト層２６とを合わせたものが上記のドリフト層２に相当する。
　このようにして形成される第１底部保護領域１５及び第２底部保護領域１６は、図１３に示すように、ゲートトレンチ６及びショットキートレンチ１１の側面よりもドリフト層２側（ドリフト層２の厚さ方向に直交する方向）に張り出している。なお、半導体層２１の表面に対して垂直方向にイオン注入を行うことで、第１底部保護領域１５及び第２底部保護領域１６の側面がゲートトレンチ６の側面よりもドリフト層２側に張り出していない構成としてもよい。また、第１底部保護領域１５及び第２底部保護領域１６は、これらを形成するための厚み分だけゲートトレンチ６及びショットキートレンチ１１を余分に深く形成した後、トレンチ内にエピタキシャル成長によりそれぞれ形成してもよい。
　次に、図１５に示すように、レジストマスク等を用いた選択的なエッチング等により第１のマスク５１を除去して、半導体層２１上に全面的に絶縁膜を形成することで、ゲートトレンチ６内の底部及び側面にゲート絶縁膜７を形成する。その後、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、ゲート絶縁膜７を介してゲートトレンチ６を埋め込むように、例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）を充填して、ゲート電極８を形成する。
　その後、図１６に示すように、ゲート電極８を覆うように、層間絶縁膜９を形成する。そして、実施の形態１で説明した半導体装置１０１の製造方法と同様にゲートトレンチ６を覆う層間絶縁膜９上に第４のマスク５４を形成する。当該第４のマスク５４を用いて、層間絶縁膜９とともにゲート絶縁膜７もパターニングして、半導体層２１の表面を露出させ、層間絶縁膜９にコンタクトホールを開口する。
　次に、図１７に示すように、コンタクトホールの開口により露出した半導体層２１の表面（ソース領域４、ボディコンタクト領域５及びウェル領域１０の表面）に、Ｎｉ（ニッケル）等の金属を用いてコンタクト領域１７を形成する。
　その後、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、ショットキートレンチ１１内にショットキー電極１２を形成し、ショットキー電極１２、コンタクト領域１７、及び層間絶縁膜９の上に、ソース電極１３を形成する。そして、基板１の裏面を覆うようにドレイン電極１４を形成する。以上の工程により、図１２に示す半導体装置２０１を作製できる。
　このように構成された半導体装置２０１であっても、実施の形態１の半導体装置１０１と同様の効果を奏する。さらに、本実施の形態の半導体装置２０１は、ＳＢＤ領域２０において、ショットキートレンチ１１の下方に第２底部保護領域１６を形成することで、第２底部保護領域１６の周辺に広がる空乏層によりショットキー界面２２の電界を低減し、逆方向リーク電流の増大をさらに抑制できる効果を奏する。
実施の形態３．
　実施の形態３の半導体装置及び半導体装置の製造方法について、図１８から図２１を用いて説明する。図１８は、図１に示す領域Ｘを拡大して示した図であり、半導体装置３０１におけるＭＯＳＦＥＴセルのレイアウトを模式的に示す平面模式図である。図１９は、図１８のＢ－Ｂ’線での矢視断面図であり、本実施の形態の半導体装置３０１における活性領域４０の一部の断面を示す断面模式図である。なお、図１８は、図１９に示したボディ領域３と第１底部保護領域１５との間におけるある深さでの横方向の断面を上から見た図に相当する。また、図２０及び図２１は、本実施の形態の半導体装置３０１の製造方法の工程を示す図である。
　本実施の形態の半導体装置３０１は、図１８及び図１９に示すように、ＭＯＳ領域１９とＳＢＤ領域２０において第１低抵抗領域３１及び第２低抵抗領域３２がそれぞれ形成されている点で、実施の形態２の半導体装置２０１と異なる。本実施の形態の半導体装置３０１のその他の構成は、実施の形態２の半導体装置２０１と同様であるため、以下では半導体装置２０１と異なる点を中心に説明する。
　第１低抵抗領域３１は、ゲートトレンチ６の延伸方向において、ゲートトレンチ６に沿って設けられ、ｎ型の不純物濃度がドリフト層２よりも高い、ｎ＋型の半導体領域である。第１低抵抗領域３１は、図１８及び図１９に示すように、ゲートトレンチ６の側方に設けられている。より詳しくは、図１８に示すように、第１低抵抗領域３１は、ゲートトレンチ６の延伸方向において、ゲートトレンチ６側面の全領域に接して、ゲートトレンチ６の側面を覆うように形成される。また、第１低抵抗領域３１は、図１９に示すように、ボディ領域３及び第１底部保護領域１５に接するように形成されている。
　第２低抵抗領域３２は、ショットキートレンチ１１の延伸方向において、ショットキートレンチ１１に沿って設けられ、ｎ型の不純物濃度がドリフト層２よりも高い、ｎ＋型の半導体領域である。第２低抵抗領域３２は、図１８及び図１９に示すように、ショットキートレンチ１１の側方に設けられている。より詳しくは、第２低抵抗領域３２は、ショットキートレンチ１１の延伸方向において、ショットキートレンチ１１側面の全領域に接して、ショットキートレンチ１１の側面を覆うように形成される。また、第２低抵抗領域３２は、図１９に示すように、ウェル領域１０及び第２底部保護領域１６に接するように形成されている。
　なお、図１８及び図１９においては、ＭＯＳ領域１９内の第１低抵抗領域３１とＳＢＤ領域２０内の第２低抵抗領域３２とが互いに離れている場合を図示しているが、これらは互いに接していてもよい。
　また、第１低抵抗領域３１は、ゲートトレンチ６の向かい合う両側面にそれぞれ設けられるものに限られず、いずれか一方の側面のみに形成されていてもよい。また、第１低抵抗領域３１は、ゲートトレンチ６の延伸方向においてゲートトレンチ６側面の全領域に接するように形成されなくてもよく、一部の領域のみなど部分的に形成されていてもよい。
　同様に、第２低抵抗領域３２も、ショットキートレンチ１１の向かい合う両側面にそれぞれ設けられるものに限られず、いずれか一方の側面のみに形成されていてもよい。また、第２低抵抗領域３２は、ショットキートレンチ１１の延伸方向においてショットキートレンチ１１側面の全領域に接するように形成されなくてもよく、一部の領域のみなど部分的に形成されていてもよい。
　第１低抵抗領域３１は、ゲートトレンチ６の側面に接して設けられるものに限られず、ドリフト層２内においてゲートトレンチ６の側面から離れた位置に設けられていてもよい。同様に、第２低抵抗領域３２も、ショットキートレンチ１１の側面に接して設けられるものに限られず、ドリフト層２内においてショットキートレンチ１１の側面から離れた位置に設けられていてもよい。
　第１低抵抗領域３１は、ボディ領域３及び第１底部保護領域１５に接して設けられるものに限られず、ドリフト層２内においてこれらの領域から離れた位置に設けられていてもよい。同様に、第２低抵抗領域３２も、ウェル領域１０及び第２底部保護領域１６に接して設けられるものに限られず、ドリフト層２内においてこれらの領域から離れた位置に設けられていてもよい。
　なお、本実施の形態では、半導体装置３０１がゲートトレンチ６側に第１底部保護領域１５及び第１低抵抗領域３１を有し、ショットキートレンチ１１側に第２底部保護領域１６及び第２低抵抗領域３２を有する場合について説明するが、これに限られるものではなく、実施の形態１に記載の半導体装置１０１にさらに第１低抵抗領域３１のみを設けたもの、すなわち第２底部保護領域１６及び第２低抵抗領域３２を有しない構成であってもよい。
　次に、半導体装置３０１の製造方法について、図２０を用いて、実施の形態２の半導体装置２０１の製造方法と異なる点を中心に説明する。
　まず、実施の形態２で説明した半導体装置２０１の製造方法と同様にして、図１３に示すようにゲートトレンチ６、ショットキートレンチ１１、第１底部保護領域１５、及び第２底部保護領域１６を形成した後、第１のマスク５１を形成したまま、もしくは図２０に示すように第１のマスク５１を除去してから、ゲートトレンチ６及びショットキートレンチ１１の内壁からＮ（窒素）やＰ（リン）等の傾斜イオン注入によりｎ＋型の第１低抵抗領域３１及び第２低抵抗領域３２を形成する。ここで、第１低抵抗領域３１及び第２低抵抗領域３２は、これらの領域におけるｎ型の不純物濃度がボディ領域３のｐ型の不純物濃度よりも低くなるように形成する。このようにすることで、ボディ領域３の導電型がｎ型に反転されないようにすることができる。
　なお、ゲートトレンチ６の側面に図示しないｐ型の接続領域を形成する場合、接続領域におけるｐ型の不純物濃度が第１低抵抗領域３１のｎ型の不純物濃度よりも高くなるように形成する。このようにすることで、元々第１低抵抗領域３１であった領域の導電型をｐ型に反転させて、接続領域を形成することができる。なお、接続領域は、通常ボディ領域３よりもｐ型の不純物濃度が高くなるように設定されるため、元々ボディ領域３であった領域においても接続領域が形成されることになる。
　このようにすることで、ゲートトレンチ６の側面を覆うように第１低抵抗領域３１を、ショットキートレンチ１１の側面を覆うように第２低抵抗領域３２を、それぞれ形成することができる。その他の部分については、実施の形態２の半導体装置２０１と同様にして製造することができる。
　なお、第２底部保護領域１６及び第２低抵抗領域３２を有しない構成とする場合には、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、図７に示すように、ゲートトレンチ６、ショットキートレンチ１１、及び第１底部保護領域１５を形成した後、第１のマスク５１及び第２のマスク５２を形成したまま、もしくは図２１に示すように第１のマスク５１を一部除去してから、ゲートトレンチ６及びショットキートレンチ１１の内壁からＮ（窒素）やＰ（リン）等の傾斜イオン注入によりｎ＋型の第１低抵抗領域３１を形成する。その他の部分については、実施の形態１の半導体装置１０１と同様にして製造することができる。
　このように構成された半導体装置３０１であっても、実施の形態２の半導体装置２０１と同様の効果を奏する。さらに、本実施の形態の半導体装置３０１は、第１底部保護領域１５に隣接して、ドリフト層２よりもｎ型の不純物濃度が高い第１低抵抗領域３１が形成されているため、第１底部保護領域１５周辺の抵抗が低減され、ＭＯＳＦＥＴのオン抵抗を低減できる。同様に、第２底部保護領域１６に隣接して、ドリフト層２よりもｎ型の不純物濃度が高い第２低抵抗領域３２が形成されているため、ＳＢＤの動作時に第２底部保護領域１６周辺の抵抗が低減され、高いショットキー電流を得ることができる。
　さらに、第１底部保護領域１５及び第２底部保護領域１６の周辺に第１低抵抗領域３１及び第２低抵抗領域３２が形成されていることにより、第１底部保護領域１５及び第２底部保護領域１６の周辺のｎ型の不純物濃度が高くなっている。すなわち、第１底部保護領域１５と第１低抵抗領域３１とから構成されるｐｎ接合部、及び第２底部保護領域１６と第２低抵抗領域３２とから構成されるｐｎ接合部は、ドリフト層２とから構成される場合よりもｐｎ接合部のｎ型領域のポテンシャルが増大する。ｐｎ接合部のｎ型領域のポテンシャルが増大することにより、当該ｐｎ接合部からなるボディダイオードのビルトイン電圧も増加するため、ボディダイオードに電流が流れにくくなる
　ここで、ｐｎ接合からなるボディダイオードがＳｉＣ（炭化珪素）から構成されている場合、ボディダイオードには、炭化珪素のバンドギャップから通常３．５Ｖ程度で電流が流れる。しかし、ｐｎ接合部のｎ型領域のポテンシャルが高い場合には、その分高いバイアスを印加しなければ、ボディダイオードがオンしない。そのため、ボディダイオードに順方向バイアスが印加された際、第１低抵抗領域３１及び第２低抵抗領域３２に隣接する第１底部保護領域１５及び第２底部保護領域１６のｐｎ接合においては、より高い電圧までバイポーラ動作が抑制されることとなる。
　一方、ＳＢＤは、ショットキー障壁によるバイアスを印加することでオンでき、通常１～２Ｖ程度など、ｐｎ接合からなるボディダイオードよりも低い電圧でオンする。そのため、順方向バイアス印加時には、まずＳＢＤによるユニポーラ電流であるショットキー電流が流れ始め、より高いバイアスになるとボディダイオードによるバイポーラ電流が流れ始めることとなる。
　したがって、第１底部保護領域１５及び第２底部保護領域１６の周辺に、ドリフト層２よりもｎ型の不純物濃度が高い第１低抵抗領域３１及び第２低抵抗領域３２を形成することで、ｐｎ接合部のｎ型領域のポテンシャルを増大でき、ｐｎ接合からなるボディダイオードの動作電圧を増大させることができるので、ＳＢＤにおいてより高い最大ユニポーラ電流を得ることができる。
実施の形態４．
　実施の形態４の半導体装置及び半導体装置の製造方法について、図２２及び図２３を用いて説明する。図２２は、図２のＡ－Ａ’線での矢視断面図に対応し、本実施の形態の半導体装置４０１における活性領域４０の一部の断面を示す断面模式図である。また、図２３は、本実施の形態の半導体装置４０１の製造方法の各工程を示す図である。
　本実施の形態の半導体装置２０１は、図２２に示すように、ボディ領域３の下部に電流拡散領域３４が形成されている点で、実施の形態２の半導体装置２０１と異なる。本実施の形態の半導体装置のその他の構成は、実施の形態２の半導体装置２０１と同様であるため、以下では半導体装置２０１と異なる点を中心に説明する。
　電流拡散領域３４は、ボディ領域３の下部に、ボディ領域３の下面に上面が接するように形成されるｎ＋型の半導体領域である。電流拡散領域３４は、ボディ領域３が形成されているＭＯＳ領域１９にのみ形成され、ＳＢＤ領域２０には形成されない。電流拡散領域３４のｎ型の不純物濃度は、ドリフト層２のｎ型の不純物濃度よりも高い。つまり、電流拡散領域３４は、ドリフト層２よりも低抵抗である。
　次に、半導体装置４０１の製造方法について、図２３を用いて、実施の形態１の半導体装置１０１の製造方法又は実施の形態２の半導体装置２０１の製造方法と異なる点を中心に説明する。
　まず、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、図４に示すようにドリフト層２を形成した後に、図２３に示すように、ボディ領域３、ソース領域４、ボディコンタクト領域５、ウェル領域１０、及び電流拡散領域３４を、それぞれイオン注入により形成する。なお、全て又は一部の領域についてイオン注入に代えてエピタキシャル成長によって形成することとしてもよい。
　このようにすることで、ボディ領域３の下方にｎ＋型の電流拡散領域３４を形成することができる。その他の部分については、実施の形態２の半導体装置２０１と同様にして製造することができる。
　このように構成された半導体装置４０１であっても、実施の形態２の半導体装置２０１と同様の効果を奏する。さらに、本実施の形態の半導体装置４０１は、ボディ領域３の底部に電流拡散領域３４が形成されているため、ボディ領域３と第１底部保護領域１５の間のＪＦＥＴ抵抗を低減することができ、オン抵抗を低下することで損失を減少することができる効果を奏する。
　また、本実施の形態の半導体装置４０１は、還流動作時にボディ領域３近辺にもショットキー電流が流れるので、ボディ領域３とドリフト層２との間のｐｎ接合に電流が流れるバイポーラ動作を抑制することができる効果を奏する。
　実施の形態５．
　本実施の形態は、上述した実施の形態１から４のいずれかにかかる半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本開示を適用した場合について説明する。
　図２４は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図２４に示す電力変換システムは、電源５００、電力変換装置６００、負荷７００から構成される。電源５００は、直流電源であり、電力変換装置６００に直流電力を供給する。電源５００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源５００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置６００は、電源５００と負荷７００の間に接続された三相のインバータであり、電源５００から供給された直流電力を交流電力に変換し、負荷７００に交流電力を供給する。電力変換装置６００は、図２４に示すように、入力される直流電力を交流電力に変換して出力する主変換回路６０１と、主変換回路６０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路６０２と、駆動回路６０２を制御する制御信号を駆動回路６０２に出力する制御回路６０３とを備えている。
　負荷７００は、電力変換装置６００から供給された交流電力によって駆動される三相の電動機である。なお、負荷７００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
　以下、電力変換装置６００の詳細を説明する。主変換回路６０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源５００から供給される直流電力を交流電力に変換し、負荷７００に供給する。主変換回路６０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路６０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続された６つの還流ダイオードから構成することができる。主変換回路６０１の各スイッチング素子と各還流ダイオードの少なくともいずれかに、上述した実施の形態１から４のいずれかにかかる半導体装置を適用する。このうち、ＭＯＳ領域１９に配置されたＭＯＳＦＥＴ構造をスイッチング素子として、ＳＢＤ領域２０に配置されたＳＢＤを還流ダイオードとして、それぞれ使用できる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路６０１の３つの出力端子は、負荷７００に接続される。
　なお、実施の形態１から４にかかる半導体装置は、スイッチング素子と還流ダイオードが１つのチップ内に内蔵された一体構造となっている。そのため、主変換回路６０１のスイッチング素子としてＭＯＳ領域１９に配置されたＭＯＳＦＥＴ構造を用い、還流ダイオードとしてＳＢＤ領域２０に配置されたＳＢＤを用いることで、スイッチング素子と還流ダイオードが別個に形成された異なる２つ以上のチップを用いるときと比較して、実装面積を縮小できる。
　駆動回路６０２は、主変換回路６０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路６０１のスイッチング素子のゲート電極に供給する。具体的には、後述する制御回路６０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子のゲート電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路６０３は、負荷７００に所望の電力が供給されるよう主変換回路６０１のスイッチング素子を制御する。具体的には、負荷７００に供給すべき電力に基づいて主変換回路６０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路６０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路６０２に制御指令（制御信号）を出力する。駆動回路６０２は、この制御信号に従い、各スイッチング素子のゲート電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路６０１のスイッチング素子として実施の形態１から４のいずれかにかかる半導体装置を適用するため、バイポーラ劣化が抑制された信頼性の高い半導体装置の使用により、電力変換装置の信頼性向上を実現することができる。また、主変換回路６０１のスイッチング素子として実施の形態１から４のいずれかにかかる半導体装置を適用することで、実装面積の縮小が可能となるため、装置全体の大きさを小型化することができる。
　さらに、実施の形態１から４のいずれの半導体装置も、ショットキー電流密度の増大をすることができる。したがって、本実施の形態に係る電力変換装置は、実施の形態１から４のいずれかにかかる半導体装置を適用することで、装置サイズを大きくすることなく、より大きな還流電流を通電することができる効果を奏する。還流電流を従来と同程度とするのであれば、装置サイズを小型化することができる。また、実施の形態１から４のいずれの半導体装置も、逆方向リーク電流を低減することができる。したがって、本実施の形態に係る電力変換装置は、実施の形態１から４のいずれかにかかる半導体装置を適用することで、耐圧を向上することができ、信頼性を向上することができるという効果を奏する。
　本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。
　また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
　以上説明した本開示に係る実施の形態１から５においては、半導体材料が炭化珪素である場合について説明したが、その他の半導体材料を用いてもよい。すなわち、基板１、及びドリフト層２、ボディ領域３、ソース領域４、ボディコンタクト領域５などを含む半導体層２１は、その他の半導体材料から構成することができる。その他の半導体材料としては、例えば、シリコンと比べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体が挙げられる。炭化珪素以外のワイドバンドギャップ半導体としては、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、酸化ガリウム、ダイヤモンドなどが挙げられる。これらのワイドバンドギャップ半導体を用いた場合であっても同様の効果を得ることができる。
　なお、本明細書で説明した上記の各実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係又は実施の条件等について記載している場合があるが、これらは全ての局面において例示であって、各実施の形態が記載されたものに限られることはない。よって、例示されていない無数の変形例が、各実施の形態の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合又は省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
　また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていても良い。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物で構成される場合、及び１つの構成要素がある構造物の一部に対応する場合を含む。
　また、本明細書における説明は、何れも、従来技術であると認めるものではない。
　なお、各実施の形態を、適宜、組み合わせたり、変形や省略することも、本開示の範囲に含まれる。
１　基板、２　ドリフト層、３　ボディ領域、４　ソース領域、５　ボディコンタクト領域、６　ゲートトレンチ、７　ゲート絶縁膜、８　ゲート電極、９　層間絶縁膜、１０　ウェル領域、１１　ショットキートレンチ、　１２　ショットキー電極、１３　ソース電極、１４　ドレイン電極、１５　第１底部保護領域、１６　第２底部保護領域、１７　コンタクト領域、１９　ＭＯＳ領域、２０　ＳＢＤ領域、２１　半導体層、２２　ショットキー界面、２５　第１ドリフト層、２６　第２ドリフト層、３１　第１低抵抗領域、３２　第２低抵抗領域、３４　電流拡散領域、４０　活性領域、４１　終端領域、
１０１、２０１、３０１、４０１　半導体装置、
５００　電源、６００　電力変換装置、６０１　主変換回路、６０２　駆動回路、６０３　制御回路、７００　負荷

Claims (12)

  1. 　第１導電型のドリフト層と、
    　前記ドリフト層上の一部に設けられた第２導電型のボディ領域と、
    　前記ボディ領域上に設けられた第１導電型のソース領域と、
    　前記ボディ領域及び前記ソース領域を前記ドリフト層の厚さ方向に貫通するゲートトレンチ内に設けられたゲート絶縁膜と、
    　前記ゲートトレンチ内に設けられ、前記ソース領域に対して、前記ゲート絶縁膜を介して対向するように設けられたゲート電極と、
    　前記ゲート絶縁膜の下方に設けられた第２導電型の第１底部保護領域と、
    　前記ドリフト層上の一部であって前記ボディ領域が設けられた領域とは異なる領域に設けられ、前記ドリフト層の厚さ方向において前記ボディ領域よりも浅く形成された第２導電型のウェル領域と、
    　前記ウェル領域を前記ドリフト層の厚さ方向に貫通するショットキートレンチ内に設けられたショットキー電極と、
    　を備えた半導体装置。
  2. 　前記ウェル領域の第２導電型の不純物濃度は、前記ボディ領域の第２導電型の不純物濃度よりも高いこと
    　を特徴とする請求項１に記載の半導体装置。
  3. 　前記ショットキートレンチの深さは、前記ゲートトレンチの深さ以下に形成されていること
    　を特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記ショットキー電極の下方に設けられた第２導電型の第２底部保護領域をさらに備えること
    　を特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記ショットキートレンチの側方に設けられ、第１導電型の不純物濃度が前記ドリフト層よりも高い第１導電型の第２低抵抗領域をさらに備えること
    　を特徴とする請求項４に記載の半導体装置。
  6. 　前記ゲートトレンチの側方に設けられ、第１導電型の不純物濃度が前記ドリフト層よりも高い第１導電型の第１低抵抗領域をさらに備えること
    　を特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　前記ボディ領域の下方に設けられ、第１導電型の不純物濃度が前記ドリフト層よりも高い第１導電型の電流拡散領域をさらに備えること
    　を特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  8. 　前記ドリフト層は、＜１１－２０＞軸方向に０°より大きいオフ角が設けられた主面を有し、
    　前記ゲートトレンチ及び前記ショットキートレンチは、延伸方向が＜１１－２０＞軸方向に平行に形成されていること
    　を特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記ドリフト層は、半導体材料としてワイドバンドギャップ半導体が用いられること
    　を特徴とする請求項１から８のいずれか１項に記載の半導体装置。
  10. 　請求項１から９のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記半導体装置に駆動信号を出力する駆動回路と、
    　前記駆動回路に制御信号を出力する制御回路と、
    　を備えた電力変換装置。
  11. 　第１導電型のドリフト層の上部の一部に第２導電型のボディ領域を形成する工程と、
    　前記ボディ領域の上部に選択的に第１導電型のソース領域を形成する工程と、
    　前記ドリフト層の上部の一部であって前記ボディ領域が形成された領域と異なる領域に、前記ドリフト層の厚さ方向において前記ボディ領域よりも浅い第２導電型のウェル領域を形成する工程と、
    　前記ソース領域及び前記ボディ領域を貫通して前記ドリフト層へと達するゲートトレンチを形成する工程と、
    　前記ウェル領域を貫通して前記ドリフト層へと達するショットキートレンチを形成する工程と、
    　前記ゲートトレンチの下方に第２導電型の第１底部保護領域を形成する工程と、
    　前記ゲートトレンチの底部及び側面にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介して前記ゲートトレンチを埋め込むようにゲート電極を形成する工程と、
    　前記ショットキートレンチ内にショットキー電極を形成する工程と、
    　を含む半導体装置の製造方法。
  12. 　第１導電型の第１ドリフト層の上部に、第２導電型の第１底部保護領域を選択的に形成する工程と、
    　前記第１ドリフト層及び前記第１底部保護領域の上に、第１導電型の第２ドリフト層をエピタキシャル成長により形成する工程と、
    　前記第２ドリフト層の上部の一部に第２導電型のボディ領域を形成する工程と、
    　前記ボディ領域の上部に選択的に第１導電型のソース領域を形成する工程と、
    　前記第２ドリフト層の上部の一部であって前記ボディ領域が形成された領域と異なる領域に、前記第２ドリフト層の厚さ方向において前記ボディ領域よりも浅い第２導電型のウェル領域を形成する工程と、
    　前記ソース領域及び前記ボディ領域を貫通して前記第１底部保護領域へと達するゲートトレンチを形成する工程と、
    　前記ウェル領域を貫通して前記第２ドリフト層へと達するショットキートレンチを形成する工程と、
    　前記ゲートトレンチの底部及び側面にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介して前記ゲートトレンチを埋め込むようにゲート電極を形成する工程と、
    　前記ショットキートレンチ内にショットキー電極を形成する工程と、
    　を含む半導体装置の製造方法。
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