JP2019068011A - 半導体装置 - Google Patents

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Abstract

【課題】本発明が解決しようとする課題は、高温環境下で電流量を制御することが可能である半導体装置を提供することにある。【解決手段】本発明の半導体装置は、第１の面と前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の前記第１の面にある、ゲート電極とソース電極と、前記半導体層の前記第２の面にあるドレイン電極と、前記半導体層と前記ゲート電極の間にある絶縁層と、前記半導体層に含まれ、第１の導電型である第１の領域と、前記第１の領域と前記ソース電極との間にある第２の導電型である第２の領域と、前記第２の領域と前記ソース電極との間にある第１の導電型である第３の領域と、前記第３の領域と前記ソース電極との間にある第２の導電型である第４の領域と、前記第３の領域と前記ソース電極との間にあって、前記第４の領域と隣接し、かつ第１の導電型である第５の領域と、を備える。【選択図】図１

Description

半導体装置に関する。
ダイヤモンドはその優れた機械的、化学的および熱的特性に加え、優れた半導体特性を持つことから、半導体デバイス材料として注目されている。特に、室温で約５．５ｅＶのバンドギャップを持ち絶縁破壊耐性が高いため、パワーデバイス用材料として期待される。さらに、堅牢な結晶性から、特に高温や放射線などの過酷な環境下で用いられる耐環境性デバイス材料としても期待される。
ダイヤモンドのパワーデバイスは近年盛んに開発が行われている。例えば、ショットキー接合を有するショットキーバリアダイオード、ＰＩＮ構造のデバイス、ショットキー接合にＰＮ接合を組み合わせたデバイス等に関する報告がなされている。
他の半導体と比べて、ダイヤモンド半導体に含まれる不純物のイオン化エネルギーは大きい。そのため、温度上昇によるキャリア密度の増大が著しく、抵抗が減少して電力損失が低減する傾向が強い。これは、大電流の制御や高温環境下でダイヤモンド半導体装置の利点となる。一方で、ダイヤモンド半導体装置の大電流用途において、ダイヤモンド半導体素子を並列に接続して使用する場合に、偶発的に温度が上昇したダイヤモンド半導体素子に流れる電流が増加してしまい、さらに温度が上昇すると熱暴走を引き起こす恐れがある。そのため、高温環境下でダイヤモンド半導体装置に流れる電流量を制御する必要がある。
国際公開第２００５／１２２２７３号
本発明が解決しようとする課題は、高温環境下で電流量を制御することが可能である半導体装置を提供することにある。
本発明の半導体装置は、第１の面と前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の前記第１の面にある、ゲート電極とソース電極と、前記半導体層の前記第２の面にあるドレイン電極と、前記半導体層と前記ゲート電極の間にある絶縁層と、前記半導体層に含まれ、第１の導電型である第１の領域と、前記半導体層に含まれ、前記第１の領域と前記ソース電極との間にあり、第２の導電型である第２の領域と、前記半導体層に含まれ、前記第２の領域と前記ソース電極との間にあり、第１の導電型である第３の領域と、前記半導体層に含まれ、前記第３の領域と前記ソース電極との間にあり、第２の導電型である第４の領域と、前記半導体層に含まれ、前記第３の領域と前記ソース電極との間にあって、前記第４の領域と隣接し、かつ第１の導電型である第５の領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の回路図。 実施形態の半導体装置の製造工程を示す図。 実施形態の半導体装置の製造工程を示す図。 実施形態の半導体装置の製造工程を示す図。 実施形態の半導体装置の製造工程を示す図。 実施形態の半導体装置の製造工程を示す図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の回路図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中、ｉ型の半導体とは、真性半導体を意味する。いいかえれば、積極的にｎ型またはｐ型のドーパントを導入していない半導体を意味する。半導体の製造に伴い不可避的に導入されるドーパントについては、これを許容する。
（第１の実施形態）
図１に半導体装置１００の模式断面図を示す。
半導体装置１００は、半導体層としてダイヤモンド半導体を用いた、上下電極構造の電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。
半導体装置１００は、ソース電極８側に、第４の領域４（ｎ型半導体領域）、第３の領域３（ｐ型半導体領域）、第２の領域２（ｎ型半導体領域）を具備するＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する。
半導体層装置１００では、通常時、ゲート電極１０に電圧を印加すると、ソース電極８からドレイン電極９に向かう方向に電流が流れるチャネルが形成される。電流は、ソース電極８から、半導体層である第５の領域５（ｐ＋型領域）、第３の領域３（ｐ型領域）、第２の領域２（ｎ型領域）、第４の領域４、第３の領域３を順次通り、さらにドリフト層である第１の領域１（ｐ−領域）、第３の領域３（ｐ＋領域）を経て、ドレイン電極９に流れる。
一方、高温環境下で半導体装置１００の電流量が過大となった場合、ＪＦＥＴが動作して、第２の領域２と第３の領域３の間のｐｎ接合と、第３の領域３と第４の領域４の間のｐｎ接合に逆バイアスが印加され空乏層が広がる。空乏層により、第３の領域３にあるチャネルが狭くなるため、電流量が抑制される。
したがって、高温環境下に置かれた場合、半導体装置１００の電流量が制御され、半導体装置１００の熱暴走も防ぐことができる。また、半導体装置１００はダイヤモンド半導体を用いており、高耐圧でより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。さらに、電子と正孔の両方の移動度が高く低オン抵抗であるため、エネルギー損失なくより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。
以下、縦型ＭＯＳＦＥＴ（ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例にして、さらに詳細に説明する。
半導体装置１００は、半導体層７、ソース電極８、ゲート電極１０、絶縁層６０及びドレイン電極９を備える。半導体層７は、第１の領域１、第２の領域２、第３の領域３、第４の領域４、第５の領域５、第６の領域６を含む。
半導体層７は、例えば、ダイヤモンドである。半導体層７は、第１の面１ａと、第１の面１ａに対向する第２の面１ｂを有する。半導体層７の厚さは、例えば、０．１μｍ以上３０００μｍ以下である。半導体層７は、第１の領域１、第２の領域２、第３の領域３、第４の領域４、第５の領域５、第６の領域６を具備する。
ソース電極８は、半導体層７の第１の面１ａに設けられる。ソース電極８は、第２の領域２、第３の領域３、第４の領域４、第５の領域５のそれぞれに接する。ソース電極８は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
ゲート電極１０は、半導体層７の第１の面１ａのトレンチ内に設けられる。トレンチは、たとえば、第３の領域３、第２の領域２を貫通し、底部は第１の領域１にある。
ゲート電極１０は、凸部１０ａを有する。凸部１０ａは半導体層７のトレンチに埋め込まれている。凸部１０ａの先端は半導体層７の第１の領域１に位置している。
ゲート電極１０は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
ドレイン電極９は、半導体層７の第２の面１ｂに設けられる。ドレイン電極９は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
絶縁層６０は、半導体層７とゲート電極１０の間に設けられる。絶縁層６０は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化マグネシウム、窒化ホウ素などである。
第１の領域１は、第１の導電型を有する。第１の導電型は、例えば、ｐ型である。第１の領域１は、意図的にドープせずとも微量に混入する不純物によりｐ型となっていてもよい。第１の領域１は、耐圧を得るために弱いｐ型伝導とすることが望ましく、図１中ではｐ−と示す。第１の領域１の導電型の不純物濃度は、例えば、１０１４ｃｍ−３以上１０１９ｃｍ−３以下である。
第２の領域２は、第１の領域１とソース電極８の間に設けられる。第２の領域２は、第２の導電型を有する。第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。第２の領域２の不純物濃度は、例えば、１０１６ｃｍ−３以上１０１８ｃｍ−３以下である。半導体層７の第１の面１ａから第１の領域１に向かう方向における第２の領域２の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
第３の領域３は、第２の領域２とソース電極８の間に設けられる。第３の領域３は、第１の導電型を有する。第３の領域３の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第３の領域３の不純物濃度は、例えば、１０１６ｃｍ−３以上１０２０ｃｍ−３以下である。半導体層７の第１の面から第１の領域１に向かう方向における第３の領域３の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
第４の領域４は、第３の領域３とソース電極８の間に設けられる。第４の領域４は第２の導電型を有する。第４の領域４の第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。第４の領域４の不純物濃度は、１０１６ｃｍ−３以上１０２０ｃｍ−３以下である。第４の領域４の厚さは、半導体層の第１の面１ａから第１の領域１に向かう方向において、例えば、０．００３μｍ以上１０μｍ以下である。
第５の領域５は、第３の領域３とソース電極８の間に設けられる。また、第５の領域５は、第２の面１ｂとは水平な方向において、第４の領域４と隣接して設けられる。第５の領域５は第１の導電型を有する。第５の領域５の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第５の領域５とソース電極８の間の接合でショットキー障壁ができないようにするため、第５の領域５の不純物濃度は半導体層７の他の領域よりも高濃度にする。高濃度であるｐ型領域を図１中でｐ＋と示す。第５の領域５の不純物濃度は、例えば、１０１９ｃｍ−３以上１０２２ｃｍ−３以下である。第５の領域５の厚さは、半導体層７の第１の面から第１の領域１に向かう方向において、例えば、０．００３μｍ以上１０μｍ以下である。
第６の領域６は、半導体層７に含まれ、半導体層７の第２の面１ｂ側に設けられる。第６の領域６は第１の導電型を有する。第６の領域６の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第６の領域６とドレイン電極９の間の接合でショットキー障壁ができないようにするため、第６の領域６の不純物濃度は半導体層７の他の領域よりも高濃度にする。高濃度であるｐ形を図１中でｐ＋と示す。第６の領域６の不純物濃度は、例えば、１０１９ｃｍ−３以上１０２２ｃｍ−３以下である。第６の領域６の厚さは、半導体層の第１の面から第１の領域１に向かう方向において、例えば、０．０１μｍ以上３０００μｍ以下である。
なお、第２の領域２と第４の領域４において、半導体層に含まれる炭素の置換のし易さを考慮して、ｎ型不純物はリン（Ｐ）が好ましいが、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、または硫黄（Ｓ）等を適用することも可能である。また、第１の領域１、第３の領域３、第６の領域６において、半導体層に含まれる炭素の置換のし易さを考慮して、ｐ型不純物はボロン（Ｂ）が好ましいが、アルミニウム（Ａｌ）等を適用することも可能である。
以下に、半導体装置１００の動作について説明する。
半導体装置１００では、第５の領域５、第３の領域３、第２の領域２の一部、ドリフト層である第１の領域１、および第６の領域６に電流が流れるチャネルが形成される。（図１の点線で示した矢印方向に電流が流れる。）
チャネルに電流を流すために、ゲート電極１０に負の電圧を印加する。ゲート電極１０に負の電圧を印加すると、第２の領域４と絶縁層６０の界面にキャリアとなる正孔が存在するようになり、電流が流れるようになる。
ここで、半導体装置１００が高温環境下にあり、半導体装置１００の電流量が過大となった場合を考える。ソース電極８側に内蔵されたＪＦＥＴにより、第２の領域２と第３の領域３の間のｐｎ接合と、第３の領域３と第４の領域４の間のｐｎ接合に逆バイアスが印加される。逆バイアスが印加されると、第２の領域２と第３の領域３の間のｐｎ接合と、第３の領域３と第４の領域４の間のｐｎ接合に空乏層が形成される。空乏層により第３の領域３にあるチャネルが狭くなるため、電流量が抑制される。したがって、高温環境下であっても、半導体装置１００の電流量を制御すること可能であり、半導体装置１００の熱暴走も防ぐことができる。
ゲート電極１０に印加する電圧は、ゲート電極１０を構成する金属の仕事関数、絶縁層６０の誘電率、絶縁層６０の厚み、半導体層７に含まれるドナーやアクセプタの濃度、および半導体層７の表面ポテンシャルで決める。
図２（ａ）に半導体装置１００の等価回路図、図２（ｂ）にＪＦＥＴの電圧と電流の関係を示す。
図２（ａ）の等価回路図に示すように半導体装置１００では、ＪＦＥＴとＭＯＳＦＥＴは直列に接続されている。半導体装置１００におけるソース８、ドレイン９、ゲート１０はそれぞれＳ’、Ｄ’、Ｇ’で示す。ＪＦＥＴとＭＯＳＦＥＴのそれぞれにおけるソース、ドレイン、ゲートはそれぞれＳ、Ｄ、Ｇで示す。半導体装置１００において、ソースＳ’に流入する電流をＩ（Ａ）、ソースＳ‘とドレインＤ’の間に印加される電圧をＶ（Ｖ）とする。
ＪＦＥＴは、半導体装置１００のソース側に接続されている。ＪＦＥＴのドレインＤとＭＯＳＦＥＴのソースＳは接続されている。ＪＦＥＴのソースＳとゲートＧは接続し短絡させている。ＪＦＥＴのドレインＤとＭＯＳＦＴのソースＳは接続されている。
ここで、ソースＳ’に流入する電流をＩ（Ａ）、ソースＳ’とドレインＤ’の間に印加される電圧をＶ（Ｖ）、ＪＦＥＴ部分とＭＯＳＦＥＴ部分での電圧降下分をそれぞれＶＪ、ＶＭＯＳ、ＭＯＳＦＥＴ部分の抵抗をＲＭＯＳ、ＪＦＥＴ部分の電流電圧特性をＩＪ（ＶＪ）とする。この場合、（１）式、（２）式が成り立つ。
Ｖ＝ＶＪ＋ＶＭＯＳ・・・（１）
Ｉ＝ＩＪ（ＶＪ）＝ＶＭＯＳ／ＲＭＯＳ・・・（２）
さらに（１）式と（２）式から（３）式が得られる。
Ｉ＝ＩＪ（ＶＪ）＝（Ｖ−ＶＪ）／ＲＭＯＳ・・・（３）
図２（ｂ）は、（３）式の関係を横軸ＶＪ（Ｖ）に、縦軸Ｉ（Ａ）にとして示したものである。図２（ｂ）に、Ｉ＝ＩＪ（ＶＪ）曲線と、常温時のＩ＝（Ｖ−ＶＪ）／ＲＭＯＳ直線と、高温時のＩ＝（Ｖ−ＶＪ）／ＲＭＯＳ直線を示す。
常温時において、Ｉ＝ＩＪ（ＶＪ）曲線とＩ＝（Ｖ−ＶＪ）／ＲＭＯＳ直線の交点Ａが、半導体装置１００が動作する際の電流値Ｉ（Ａ）を示している。
温度上昇が上昇して高温になると、ＭＯＳＦＥＴの抵抗、つまりＲＭＯＳが減少する。そのため、Ｉ＝（Ｖ−ＶＪ）／ＲＭＯＳ直線の傾きが大きくなる。よって、Ｉ＝ＩＪ（ＶＪ）曲線とＩ＝（Ｖ−ＶＪ）／ＲＭＯＳ直線の交点Ｂが、半導体装置１００が動作する際の電流値Ｉ（Ａ）となるため、常温時と比べて、高温時の半導体装置１００の電流値Ｉ（Ａ）は高くなる。しかしながら、高温時の半導体装置１００では、ＪＦＥＴが動作して空乏層が形成され、第２の領域２と第４の領域４の間の第３の領域３にあるチャネルが狭くなるため、電流量が抑制される。その結果、図２（ｂ）のＩ＝ＩＪ（ＶＪ）曲線が飽和特性を示すようになり、温度が上昇し相対的にＲＭＯＳが減少した場合、つまりＶＪ（Ｖ）の値が上昇した場合であってもＩ（Ａ）の値の上昇は抑えられる。
したがって、高温環境下で半導体装置１００の電流量が過大となった場合であっても、半導体装置１００のＪＦＥＴが動作して空乏層が形成されることにより、半導体装置１００の電流量は制御することが可能であり、半導体装置１００の熱暴走も防ぐことができる。
また、半導体装置１００はダイヤモンド半導体を用いており、高耐圧でより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。さらに、電子と正孔の両方の移動度が高く低オン抵抗であるため、エネルギー損失なくより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。
以下、半導体装置１００の作製方法について述べる。
半導体層７はダイヤモンドとする。半導体層中の第１〜６の領域１〜６は、メタン（ＣＨ３）等の炭化水素を炭素原料ガスとして用いたＣＶＤ法により形成される。
ｐ型の領域を形成する際は、必要に応じてジボラン（Ｂ２Ｈ６）等のホウ素原料ガスを炭素原料ガスに添加することで、ホウ素を不純物として含むダイヤモンド層を形成する。
ｎ型の領域を形成する際には、フォスフィン（ＰＨ３）等のリン原料ガスを炭素原料ガスに添加することで、リンを不純物として含むダイヤモンド層を形成する。ｎ型の領域については、リンが取り込まれやすさを考慮して、（１１１）面に積層するとよい。
各領域の形状については、積層の前にフォトリソグラフィー等によって金属マスクをダイヤモンド表面に形成させてからダイヤモンドのＣＶＤを行うことで、ダイヤモンドが成長する領域を制限してもよいし、積層後にフォトリソグラフィー等によって金属マスクをダイヤモンド表面に形成させてから酸素プラズマ等によってドライエッチングを行ってもよい。金属マスクは酸処理等により除去する。
例えば、以下のような手順で半導体装置１００の作製が可能である。
図３（ａ）のように、図示しない基板上に、ＣＶＤ法により高ドープのｐ型ダイヤモンド基板を第６の領域６とする。第６の領域６の図示しない基板と接している面が第２の面１ｂである。
図３（ｂ）のように、第６の領域６上面に、ＣＶＤ法により第１の領域１を積層する。
図３（ｃ）のように、第１の領域１の上面の一部に、フォトリソグラフィーにより金属マスク層を形成し、図３（ｄ）のように、ＣＶＤ法により第２の領域２を積層する。
図３（ｅ）のように、第２の領域２の一部に、フォトリソグラフィーにより金属マスク層を形成する。
図３（ｆ）のように、第２の領域２の上面に、ＣＶＤ法により第３の領域３を積層する。
図４（ｇ）のように、さらに第３の領域３の一部に、フォトリソグラフィーにより金属マスク層を形成する。
図４（ｈ）のように、第３の領域３の上面に、ＣＶＤ法により第５の領域５を積層する。
図４（ｉ）のように、酸処理により金属マスクを除去する。
図４（ｊ）のように、第３の領域３の一部を除いて、フォトリソグラフィーにより金属マスク層を形成する。
図５（ｋ）のように、第３の領域３の上面に、ＣＶＤ法により第４の領域４を形成する。
図５（ｌ）のように、酸処理により金属マスクを除去する。
図５（ｍ）のように、第１の領域１の上面を除いて、フォトリソグラフィーによりレジストマスク層を形成する。さらに、酸素プラズマを照射する。
図５（ｎ）のように、酸素プラズマを照射して第１の領域１の上面を削り、凹部を形成する。
図６（ｏ）のように、ＣＶＤにより第１の領域１の凹部に絶縁層を形成する。さらに第１の領域１の凹部に、スパッタリングによりゲート電極１０を成膜する。
図６（ｐ）のように、レジストマスク層を有機溶媒により除去する。
図６（ｑ）のように、ゲート電極１０の上面、第３の領域３の上面、第４の領域４の上面の一部のそれぞれに、フォトリソグラフィーによりレジストマスク層を形成する。
図６（ｒ）のように、スパッタリングによりソース電極層８を成膜する。
図７（ｓ）のように、レジストマスク層を有機溶媒により除去する。
図７（ｔ）のように、第６の領域６の第２の面１ｂ側にある図示しない基板を取り除き、第６の領域６の第２の面１ｂ側にスパッタリングによりドレイン電極９を形成する。以上の製造工程にて、半導体装置１００が形成可能である。
なお、半導体装置１００の半導体層７としてダイヤモンド半導体を用いた場合を説明したが、半導体層７は炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）のいずれかであっても良い。
（第２の実施形態）
図８に半導体装置１０１を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０１は、半導体装置１００と異なり、ドレイン電極９側にＪＦＥＴを備えている。
以下、半導体装置１０１を詳細に説明する。
半導体層４０は、例えば、ダイヤモンドである。半導体層４０は、第１の面１ａと、第１の面１ａに対向する第２の面１ｂを有する。半導体層４０の厚さは、例えば、０．１μｍ以上３０００μｍ以下である。
半導体層４０は、第１の領域１１、第２の領域１２、第３の領域１３、第４の領域１４、第５の領域１５、第６の領域１６、第７の領域１７を具備する。
第１の領域１１は、第１の導電型を有する。第１の導電型は、例えば、ｐ型である。第１の領域１１は、意図的にドープせずとも微量に混入する不純物によりｐ型となっていてもよい。第１の領域１１は、耐圧を得るために弱いｐ型伝導とすることが望ましく、図８中ではｐ−と示す。第１の領域１１の導電型の不純物濃度は、例えば、１０１４ｃｍ−３以上１０１９ｃｍ−３以下である。
第２の領域１２は、第１の領域１１とソース電極８の間に設けられる。第２の領域１２は、第２の導電型を有する。第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。第２の領域１２の不純物濃度は、例えば、１０１６ｃｍ−３以上１０１８ｃｍ−３以下である。半導体層４０の第１の面１ａから第１の領域１１に向かう方向における第２の領域１２の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
第３の領域１３は、第２の領域１２とソース電極８の間に設けられる。第３の領域１３は第１の導電型を有する。第３の領域１３の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第３の領域１３とソース電極８の間の接合でショットキー障壁ができないようにするため、第３の領域１３の不純物濃度は半導体層４０の他の領域よりも高濃度にする。高濃度であるｐ形を図８中でｐ＋と示す。第３の領域１３の不純物濃度は、例えば、１０１９ｃｍ−３以上１０２２ｃｍ−３以下である。第３の領域１３の厚さは、半導体層４０の第１の面１ａから第１の領域１に向かう方向において、例えば、０．００３μｍ以上１０μｍ以下である。
第４の領域１４は、第１の領域１１とドレイン電極９の間に設けられる。第４の領域１４は、第１の導電型を有する。第４の領域１４の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第４の領域１４の不純物濃度は、例えば、１０１６ｃｍ−３以上１０２２ｃｍ−３以下である。半導体層４０の第２の面１ｂから第１の領域１に向かう方向における第４の領域１４の厚さは、例えば、０．０１μｍ以上３０００μｍ以下である。
半導体装置１０１は、ドレイン電極９側に、２つの第５の領域１５（ｎ型半導体領域）と第６の領域１６（ｐ型半導体領域）を具備するＪＦＥＴを備えている。
第５の領域１５は、第４の領域１４とドレイン電極９との間に設けられる。第５の領域１５は、第２の導電型を有する。第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。第５の領域１５の不純物濃度は、例えば、１０１６ｃｍ−３以上１０２０ｃｍ−３以下である。半導体層４０の第２の面１ｂから第１の領域１に向かう方向における第５の領域１５の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
第６の領域１６は、第５の領域１５とドレイン電極９の間に設けられる。また、第６の領域１６の一部は、第４の領域１４とドレイン電極９の間に設けられる。第６の領域１６は、第１の導電型を有する。第６の領域１６の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第６の領域１６の不純物濃度は、例えば、１０１６ｃｍ−３以上１０２０ｃｍ−３以下である。半導体層４０の第２の面１ｂからドレイン電極９に向かう方向における第６の領域１６の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
第７の領域１７は、第６の領域１６とドレイン電極９の間に設けられる。第７の領域１７は第１の導電型を有する。第７の領域１７の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第７の領域１７とドレイン電極９の間の接合でショットキー障壁ができないようにするため、第７の領域１７の不純物濃度は第６の領域１６よりも高濃度にする。高濃度であるｐ形を図８中でｐ＋と示す。第７の領域１７の不純物濃度は、例えば、１０１９ｃｍ−３以上１０２２ｃｍ−３以下である。また、第６の領域１６からドレイン電極９に向かう方向に、第６の領域１６と第７の領域１７と順番に、第１の導電型の濃度が大きくなるように制御することで、第６の領域１６とドレイン電極９の間で低抵抗な接合を実現することができる。第７の領域１７の厚さは、半導体層４０の第１の面１ｂから第７の領域１７に向かう方向において、例えば、０．００３μｍ以上１０μｍ以下である。
電極５０は、半導体層７の第２の面１ｂに設けられる。電極５０は、ＪＦＥＴの、ゲートとドレインにつながっている。電極５０は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。なお、電極５０は半導体装置１０１の外面に設けられているが、半導体装置１０１の内部に設けられていてもよい。
以下に、半導体装置１０１の動作について説明する。
第３の領域１３、第２の領域１２の一部、第１の領域１１、第４の領域１４、第６の領域１６、および第７の領域１７に電流が流れるチャネルが形成される。図８の点線で示した矢印方向に電流が流れる
通常時、チャネルに電流を流すために、ゲート電極１０に負の電圧を印加する。ゲート電極１０に負の電圧を印加すると、第２の領域１２と絶縁層６０の界面にキャリアとなる正孔が存在するようになり、電流が流れるようになる。そして、電流は、第１の領域１１、第４の領域１４、第６の領域１６、第７の領域１７を経由して、ドレイン電極９に流れ込む。
一方で、半導体装置１０１が高温環境下にあり、半導体装置１０１の電流量が過大となった場合を考える。ドレイン電極９側に内蔵されたＪＦＥＴにより、第６の領域１６と第５の領域１５の間のｐｎ接合に逆バイアスが印加される。逆バイアスが印加されると、第６の領域１６と第５の領域１５の間のｐｎ接合に空乏層が形成される。空乏層により、２つの第５の領域１５の間の第６の領域１６にあるチャネルが狭くなるため、電流量が抑制される。したがって、高温環境下であっても、半導体装置１０１の電流量を制御すること可能であり、半導体装置１０１の熱暴走も防ぐことができる。
図９に半導体装置１０１の等価回路図を示す。
図９の回路図は半導体装置１０１を示している。図９の回路図でＪＦＥＴとＭＯＳＦＥＴは直列に接続されている。半導体装置１０１におけるソース８、ドレイン９、ゲート１０はそれぞれＳ’、Ｄ’、Ｇ’で示す。ＪＦＥＴとＭＯＳＦＥＴのそれぞれにおけるソース、ドレイン、ゲートはそれぞれＳ、Ｄ、Ｇで示す。半導体装置１０１において、ソースＳ’に流入する電流をＩ（Ａ）、ソースＳ’とドレインＤ’の間に印加される電圧をＶ（Ｖ）とする。
ＪＦＥＴは、半導体装置１００と異なり、半導体装置１０１のドレイン側に接続されている。ＪＦＥＴのソースＳとＭＯＳＦＴのドレインＤは接続されている。ＪＦＥＴのドレインＤとゲートＧは接続し短絡させている。
したがって、高温環境下で半導体装置１０１の電流量が過大となった場合であっても、半導体装置１０１のＪＦＥＴが動作して空乏層が形成されることにより、２つの第５の領域１５の間の第６の領域１６にあるチャネルが狭くなるため電流量が抑制される。よって、高温環境下であっても、半導体装置１０１の電流量は制御することが可能であり、半導体装置１０１の熱暴走も防ぐことができる。
また、半導体装置１０１はダイヤモンド半導体を用いており、高耐圧でより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。さらに、電子と正孔の両方の移動度が高く低オン抵抗であるため、エネルギー損失なくより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。
（第３の実施形態）
図１０に半導体装置１０２を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０２は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。
半導体装置１０２は、半導体層１９、基板２０、エミッタ電極５１、コレクタ電極５２を備え、半導体装置１０２は、エミッタ電極５１側に、第４の領域４（ｎ型半導体領域）、第３の領域３（ｐ型半導体領域）、第２の領域２（ｎ型半導体領域）を具備するＪＦＥＴを有する。半導体層１９は、例えば、ダイヤモンドである。半導体層１９は、第１の面１ａと、第１の面１ａに対向する第２の面１ｂを有する。半導体層１９の厚さは、例えば、０．１μｍ以上３０００μｍ以下である。半導体層１９は、第１の領域１、第２の領域２、第３の領域３、第４の領域４、第５の領域５、基板２０を具備する。
基板２０は、第１の領域１とコレクタ電極５２の間に設けられる。基板２０は第２の導電型を有する。第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。基板２０とコレクタ電極５２の間の接合でショットキー障壁ができないようにするため、基板２０の不純物濃度は半導体層１９の他の領域よりも高濃度にする。高濃度であるｎ形を図１０中でｎ＋と示す。基板２０の不純物濃度は、例えば、１０１９ｃｍ−３以上１０２２ｃｍ−３以下である。基板２０の厚さは、コレクタ電極５２から第１の領域１に向かう方向において、例えば、０．０１μｍ以上３０００μｍ以下である。
エミッタ電極５１は、半導体層１９の第１の面１ａに設けられる。エミッタ電極５１は、第１の領域２、第３の領域３、第４の領域４、および第５の領域５に接している。
エミッタ電極５１は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
コレクタ電極５２は、基板２０の半導体層２０と接している側とは反対側に設けられる。コレクタ電極５２は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
以下に、半導体装置１０２の動作について説明する。
第５の領域５、第３の領域３、第２の領域２の一部、第１の領域１、および基板２０に電流が流れるチャネルが形成される。図１０の点線で示した矢印方向に電流が流れる。
通常時、チャネルに電流を流すために、ゲート電極１０に負の電圧を印加する。ゲート電極１０に負の電圧を印加すると、第２の領域２と絶縁層６０の界面にキャリアとなる正孔が存在するようになり、電流が流れるようになる。そして、電流は、第１の領域１、基板２０を経由して、コレクタ電極５２に流れ込む。
一方で、半導体装置１０２が高温環境下にあり、半導体装置１０２の電流量が過大となった場合を考える。エミッタ電極５１側に内蔵されたＪＦＥＴにより、第２の領域２と第３の領域３の間のｐｎ接合と、第３の領域３と第４の領域４の間のｐｎ接合に逆バイアスが印加される。逆バイアスが印加されると、第２の領域２と第３の領域３の間のｐｎ接合と、第３の領域３と第４の領域４の間のｐｎ接合に空乏層が形成される。空乏層により第３の領域３にあるチャネルが狭くなるため、電流量が抑制される。したがって、高温環境下であっても、半導体装置１０２の電流量を制御すること可能であり、半導体装置１０２の熱暴走も防ぐことができる。
また、半導体装置１０２はダイヤモンド半導体を用いており、高耐圧でより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。さらに、電子と正孔の両方の移動度が高く低オン抵抗であるため、エネルギー損失なくより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。
（第４の実施形態）
図１１に半導体装置１０３を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０３は、バイポーラトランジスタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。
半導体装置１０３は、半導体層７０、エミッタ電極２７、ベース電極２８、コレクタ電極２９を備え、半導体装置１０３は、エミッタ電極２７側に、２つの第４の領域２４（ｎ型半導体領域）、第３の領域２３（ｐ型半導体領域）を具備するＪＦＥＴを有する。半導体層７０は、例えば、ダイヤモンドである。半導体層７０は、第１の面１ａと、第１の面１ａに対向する第２の面１ｂを有する。半導体層７０の厚さは、例えば、０．１μｍ以上３０００μｍ以下である。半導体層７０は、第１の領域２１、第２の領域２２、第３の領域２３、第４の領域２４、第５の領域２５、第６の領域２６を具備する。
第１の領域２１は、第１の導電型を有する。第１の導電型は、例えば、ｐ型である。第１の領域２１は、意図的にドープせずとも微量に混入する不純物によりｐ型となっていてもよい。第１の領域２１は、耐圧を得るために弱いｐ型伝導とすることが望ましく、図１１中ではｐ−と示す。第１の領域２１の導電型の不純物濃度は、例えば、１０１４ｃｍ−３以上１０１９ｃｍ−３以下である。
第２の領域２２は、第１の領域２１とソース電極８の間に設けられる。第２の領域２２は、第２の導電型を有する。第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。第２の領域２２の不純物濃度は、例えば、１０１６ｃｍ−３以上１０１８ｃｍ−３以下である。半導体層７０の第１の面１ａから第１の領域２１に向かう方向における第２の領域２２の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
ベース電極２８は、半導体層７０の第２の領域２２がある側に設けられる。ベース電極２８は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
エミッタ電極２７は、半導体層７０の第１の面１ａに設けられる。エミッタ電極２７は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
第３の領域２３は、第２の領域２２とエミッタ電極２７の間に設けられる。第３の領域２３は、第１の導電型を有する。第３の領域２３の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第３の領域２３の不純物濃度は、例えば、１０１６ｃｍ−３以上１０２０ｃｍ−３以下である。半導体層７０の第１の面から第１の領域２１に向かう方向における第３の領域２３の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
第４の領域２４は、エミッタ電極２７と第３の領域２３の間に設けられる。第４の領域２４は２つ設けられている。水平方向において、２つの第４の領域２４は間に第３の領域２３を挟んで設けられる。第４の領域２４は第２の導電型を有する。第４の領域２４の第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。第４の領域２４の不純物濃度は、１０１６ｃｍ−３以上１０２０ｃｍ−３以下である。第４の領域２４の厚さは、半導体層２６の第１の面１ａから第１の領域２１に向かう方向において、例えば、０．００３μｍ以上１０μｍ以下である。
第５の領域２５は、水平方向において２つの第４の領域２４の間にあって、積層方向において第３の領域２３とエミッタ電極２７の間に設けられる。第５の領域２５は第１の導電型を有する。第５の領域２５の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第５の領域２５上にあるエミッタ電極２７と第５の領域２５の間の接合でショットキー障壁ができないようにするため、第５の領域２５の不純物濃度は半導体層２６の他の領域よりも高濃度にする。高濃度であるｐ型を図１１中でｐ＋と示す。第５の領域２５の不純物濃度は、例えば、１０１９ｃｍ−３以上１０２２ｃｍ−３以下である。第５の領域２５の厚さは、半導体層７０の第１の面１ａから第１の領域２１に向かう方向において、例えば、０．００３μｍ以上１０μｍ以下である。
コレクタ電極２９は、半導体層７０の第２の面１ｂに設けられる。コレクタ電極２９は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
以下に、半導体装置１０３の動作について説明する。
第５の領域２５、第３の領域２３、第２の領域２２の一部、第１の領域２１、および第６の領域２６に電流が流れるチャネルが形成される。図１１の点線で示した矢印方向に電流が流れる。
通常時、チャネルに電流を流すために、ベース電極２８に負の電圧を印加する。ベース電極２８に負の電圧を印加すると第２の領域２２の電位が下がり、エミッタ電極２７から第５の領域２５、第３の領域２３を経由して第２の領域２２に流入する拡散電流が増加し、エミッタ電極２７とコレクタ電極２９の間を流れる電流が増加する。
一方で、半導体装置１０３が高温環境下にあり、半導体装置１０３の電流量が過大となった場合を考える。エミッタ電極２７側に内蔵されたＪＦＥＴにより、２つの、第３の領域２３と第４の領域２４の間のｐｎ接合に逆バイアスが印加される。逆バイアスが印加されると、２つの、第３の領域２３と第４の領域２４の間のｐｎ接合に空乏層が形成される。空乏層により、２つの第４の領域２４の間の第３の領域２３にあるチャネルが狭くなるため、電流量が抑制される。したがって、高温環境下であっても、半導体装置１０３の電流量を制御すること可能であり、半導体装置１０３の熱暴走も防ぐことができる。
また、半導体装置１０３はダイヤモンド半導体を用いており、高耐圧でより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。さらに、電子と正孔の両方の移動度が高く低オン抵抗であるため、エネルギー損失なくより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。
（第５の実施形態）
図１２に半導体装置１０４を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０４は、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
半導体装置１０４は、半導体層３０、ソース電極４６、ゲート電極４７、ドレイン電極４８を備え、ソース電極４６側に、２つの第４の領域３４（ｎ型半導体領域）、第３の領域３３（ｐ型半導体領域）を具備するＪＦＥＴを有する。半導体層３０は、例えば、ダイヤモンドである。半導体層３０は、第１の面１ａと、第１の面１ａに対向する第２の面１ｂを有する。半導体層３０の厚さは、例えば、０．１μｍ以上３０００μｍ以下である。半導体層３０は、第１の領域３１、第２の領域３２、第３の領域３３、第４の領域３４、第５の領域３５、第６の領域３６を具備する。
ソース電極４６は、半導体層３０の第１の面１ａ側に設けられる。ソース電極４６は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
ゲート電極４７は、半導体層３０の第１の面１ａ側に設けられる。ゲート電極４７は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
第１の領域３１は、第１の導電型を有する。第１の導電型は、例えば、ｐ型である。第１の領域３１は、意図的にドープせずとも微量に混入する不純物によりｐ型となっていてもよい。第１の領域３１は、耐圧を得るために弱いｐ型伝導とすることが望ましく、図１２中ではｐ−と示す。第１の領域３１の導電型の不純物濃度は、例えば、１０１４ｃｍ−３以上１０１９ｃｍ−３以下である。
第２の領域３２は、第１の領域３１とゲート電極４７の間に設けられる。第２の領域３２は２つ設けられ、水平方向において、２つの第２の領域３２は間に第１の領域３１を挟んで設けられる。第２の領域３２は、第２の導電型を有する。第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。第２の領域３２の不純物濃度は、例えば、１０１６ｃｍ−３以上１０１８ｃｍ−３以下である。半導体層３０の第１の面から第１の領域１に向かう方向における第２の領域３２の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
第３の領域３３は、第１の領域３１とソース電極４６の間に設けられる。第３の領域３３は、第１の導電型を有する。第３の領域３３の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。第３の領域３３の不純物濃度は、例えば、１０１６ｃｍ−３以上１０２０ｃｍ−３以下である。半導体層３０の第１の面１ａから第１の領域３１に向かう方向における第３の領域３３の厚さは、例えば、０．００３μｍ以上１０μｍ以下である。
第４の領域３４は、ソース電極４６と第３の領域３３の間に設けられる。第４の領域３４は２つ設けられ、水平方向において、２つの第４の領域３４は間に第３の領域３３を挟んで設けられる。第４の領域３４は第２の導電型を有する。第４の領域３４の第２の導電型は、例えば、ｎ型である。ｎ型の不純物は、例えば、リン（Ｐ）である。第４の領域３４の不純物濃度は、１０１６ｃｍ−３以上１０２０ｃｍ−３以下である。第４の領域３４の厚さは、半導体層３０の第１の面１ａから第１の領域３１に向かう方向において、例えば、０．００３μｍ以上１０μｍ以下である。
第５の領域３５は、水平方向において２つの第４の領域３４の間にあって、積層方向において第３の領域３３とソース電極４６の間に設けられる。第５の領域３５は第１の導電型を有する。第５の領域３５の第１の導電型は、例えば、ｐ型である。ｐ型の不純物は、例えば、ホウ素（Ｂ）である。ソース電極４６と第５の領域３５の間の接合でショットキー障壁ができないようにするため、第５の領域３５の不純物濃度は半導体層３０の他の領域よりも高濃度にする。高濃度であるｐ型を図１２中でｐ＋と示す。第５の領域３５の不純物濃度は、例えば、１０１９ｃｍ−３以上１０２２ｃｍ−３以下である。第５の領域３５の厚さは、半導体層３０の第１の面１ａから第１の領域３１に向かう方向において、例えば、０．００３μｍ以上１０μｍ以下である。
ドレイン電極４８は、半導体層３０の第２の面１ｂに設けられる。ドレイン電極４８は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、金（Ａｕ）のいずれか１つ以上の元素を含む。
以下に、半導体装置１０４の動作について説明する。
第５の領域３５、第３の領域３３、第１の領域３１、および第６の領域３６に電流が流れるチャネルが形成される。図１２の点線で示した矢印方向に電流が流れる。
通常時、チャネル電流を変化させるために、ゲート電極４７に電圧を印加する。ゲート電極４７に正の電圧を印加すると、第２の領域３２と第１の領域３１の界面に存在する空乏層が広がる。これにより、２つの第２の領域３２の間の第１の領域３１にあるチャネルが狭くなるため、電流量が減少する。また、ゲート電極４７に負の電圧を印加すると、第２の領域３２と第１の領域３１の界面に存在する空乏層が狭まる。これにより、２つの第２の領域３２の間の第１の領域３１にあるチャネルが広くなるため、電流量が増加する。そして、電流は第６の領域３６を経由してドレイン電極４８に流れ込む。
一方で、半導体装置１０４が高温環境下にあり、半導体装置１０４の電流量が過大となった場合を考える。この場合、ゲート電極４７に正の電圧を印加して、空乏層により２つの第２の領域３２の間の第１の領域３１にあるチャネルを狭め、さらに、ソース電極４６側に内蔵されたＪＦＥＴにより、２つの、第３の領域３３と第４の領域３４の間のｐｎ接合に逆バイアスが印加される。逆バイアスが印加されると、２つの、第３の領域３３と第４の領域３４の間のｐｎ接合に空乏層が形成される。空乏層により、２つの第４の領域３４の間の第３の領域３３にあるチャネルが狭くなるため、電流量が抑制される。したがって、高温環境下であっても、半導体装置１０４の電流量を制御すること可能であり、半導体装置１０４の熱暴走も防ぐことができる。
また、半導体装置１０４はダイヤモンド半導体を用いており、高耐圧でより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。さらに、電子と正孔の両方の移動度が高く低オン抵抗であるため、エネルギー損失なくより大きな電流を流すことが可能であるため、制御可能な電流値の範囲が大きい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 第１の領域
１ａ 第１の面
１ｂ 第２の面
２ 第２の領域
３ 第３の領域
４ 第４の領域
５ 第５の領域
６ 第６の領域
７ 半導体層
８ ソース電極
９ ドレイン電極
１０ ゲート電極
１０ａ 凸部
１１ 第１の領域
１２ 第２の領域
１３ 第３の領域
１４ 第４の領域
１５ 第５の領域
１６ 第６の領域
１７ 第７の領域
１９ 半導体層
２０ 基板
２１ 第１の領域
２２ 第２の領域
２３ 第３の領域
２４ 第４の領域
２５ 第５の領域
２６ 第６の領域
２７ エミッタ
２８ ベース
２９ コレクタ
３０ 半導体層
３１ 第１の領域
３２ 第２の領域
３３ 第３の領域
３４ 第４の領域
３５ 第５の領域
３６ 第６の領域
４０ 半導体層
４６ ソース電極
４７ ゲート電極
４８ ドレイン電極
５０ 電極
５１ エミッタ
５２ コレクタ
６０ 絶縁層
７０ 半導体層
１００〜１０４ 半導体装置

Claims (15)

  1. 第１の面と前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の前記第１の面にある、ゲート電極とソース電極と、
    前記半導体層の前記第２の面にあるドレイン電極と、
    前記半導体層と前記ゲート電極の間にある絶縁層と、
    前記半導体層に含まれ、第１の導電型である第１の領域と、
    前記半導体層に含まれ、前記第１の領域と前記ソース電極との間にあり、第２の導電型である第２の領域と、
    前記半導体層に含まれ、前記第２の領域と前記ソース電極との間にあり、第１の導電型である第３の領域と、
    前記半導体層に含まれ、前記第３の領域と前記ソース電極との間にあり、第２の導電型である第４の領域と、
    前記半導体層に含まれ、前記第３の領域と前記ソース電極との間にあって、前記第４の領域と隣接し、かつ第１の導電型である第５の領域と、
    を備える半導体装置。
  2. 第１の面と前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の前記第１の面にある、ベース電極とエミッタ電極と、
    前記半導体層の前記第２の面にあるコレクタ電極と、
    前記半導体層に含まれ、第１の導電型である第１の領域と、
    前記半導体層に含まれ、前記第１の領域と前記ベース電極との間、および前記第１の領域と前記エミッタ電極との間にあり、第２の導電型である第２の領域と、
    前記半導体層に含まれ、前記第２の領域と前記エミッタ電極との間にあり、第１の導電型である第３の領域と、
    前記半導体層に含まれ、前記第３の領域と前記エミッタ電極との間にあり、第２の導電型である第４の領域と、
    前記半導体層に含まれ、前記第３の領域と前記エミッタ電極との間にあって、前記第４の領域と隣接し、かつ第１の導電型である第５の領域と、
    を備える半導体装置。
  3. 第１の面と前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の前記第１の面にある、ゲート電極とソース電極と、
    前記半導体層の前記第２の面にあるドレイン電極と、
    前記半導体層に含まれ、第１の導電型である第１の領域と、
    前記半導体層に含まれ、前記第１の領域と前記ゲート電極との間にあり、第２の導電型である第２の領域と、
    前記半導体層に含まれ、前記第１の領域と前記ソース電極との間にあり、第１の導電型である第３の領域と、
    前記半導体層に含まれ、前記第３の領域と前記ソース電極との間にあり、第２の導電型である第４の領域と、
    前記半導体層に含まれ、前記第３の領域と前記ソース電極との間にあって、前記第４の領域と隣接し、かつ第１の導電型である第５の領域と、
    を備える半導体装置。
  4. 前記半導体層に含まれ、前記第２面側にあり、第１の導電型である第６の領域をさらに備え、前記第６の領域は前記第１の領域よりも高濃度の第１の導電型である請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 第１の面と前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の前記第１の面にある、ゲート電極とエミッタ電極と、
    前記半導体層の前記第２の面にあるコレクタ電極と、
    前記半導体層と前記ゲート電極の間にある絶縁層と、
    前記半導体層に含まれ、第１の導電型である第１の領域と、
    前記半導体層に含まれ、前記第１の領域と前記エミッタ電極との間にあり、第２の導電型である第２の領域と、
    前記半導体層に含まれ、前記第２の領域と前記エミッタ電極との間にあり、第１の導電型である第３の領域と、
    前記半導体層に含まれ、前記第３の領域と前記エミッタ電極との間にあり、第２の導電型である第４の領域と、
    前記半導体層に含まれ、前記第３の領域と前記エミッタ電極との間にあって、前記第４の領域と隣接し、かつ第１の導電型である第５の領域と、
    を備える半導体装置。
  6. 前記半導体層の前記第２の面側にあり、第２の導電型である基板をさらに備え、前記基板は前記第２の領域よりも高濃度の第２の導電型である請求項５に記載の半導体装置。
  7. 第１の面と前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の前記第１の面にあるゲート電極と
    前記半導体層の前記第１の面にあるソース電極と、
    前記半導体層の前記第２の面にあるドレイン電極と、
    前記半導体層と前記ゲート電極の間にある絶縁層と、
    前記半導体層に含まれ、第１の導電型である第１の領域と、
    前記半導体層に含まれ、前記第１の領域と前記ソース電極との間にあり、第２の導電型である第２の領域と、
    前記半導体層に含まれ、前記第２の領域と前記ソース電極との間にあり、第１の導電型である第３の領域と、
    前記半導体層に含まれ、前記第１の領域と前記ドレイン電極との間にあり、第１の導電型である第４の領域と、
    前記半導体層に含まれ、前記第４の領域と前記ドレイン電極との間にあり、第２の導電型である第５の領域と、
    前記半導体層に含まれ、前記第５の領域と前記ドレイン電極の間にあり、第１の導電型である第６の領域と、
    を備える半導体装置。
  8. 前記半導体層に含まれ、前記第２の面側にあり、第１の導電型である前記第７の領域をさらに備え、前記第７の領域は前記第１の領域よりも高濃度の第１の導電型である請求項７に記載の半導体装置。
  9. 前記第５の領域は前記第１の領域よりも高濃度の第１の導電型である請求項１ないし請求項５のいずれか１項に記載の半導体装置。
  10. 前記第５の領域の導電型の不純物濃度は１０１９ｃｍ−３以上１０２２ｃｍ−３以下である請求項９に記載の半導体装置。
  11. 前記第６の領域の導電型の不純物濃度は１０１９ｃｍ−３以上１０２２ｃｍ−３以下である請求項４に記載の半導体装置。
  12. 前記第７の領域は１０１９ｃｍ−３以上１０２２ｃｍ−３以下である請求項８に記載の半導体装置。
  13. 前記ゲート電極は凸部を有し、前記凸部の先端は前記第１の領域に位置している請求項１または請求項２に記載の半導体装置。
  14. 前記半導体層はダイヤモンドである請求項１ないし請求項１３のいずれか１項に記載の半導体装置。
  15. 前記第１の導電型はｐ型であり、前記第２の導電型はｎ型である請求項１ないし請求項１４のいずれか１項に記載の半導体装置。
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