CN209087850U - 一种多次外延的超结终端结构 - Google Patents

Abstract

本实用新型属于半导体器件的制造技术领域，涉及一种多次外延的超结终端结构，包括第一导电类型外延层，在终端区内，第一导电类型外延层内设有若干个规则排布呈环形的第二导电类型圆形区，且相邻第二导电类型圆形区可邻接或分离，在相邻的第二导电类型圆形区间设有第一导电类型区；在终端区靠近有源区表面设置若干个第二导电类型阱区；本实用新型通过在终端区外延层内设置第二导电类型圆形区（或椭圆），且第二导电类型圆形区相邻接或分离，且在靠近有源区的表面设置若干个用于防止击穿的第二导电类型圆形区，使得器件在横向耐压时的耐压效率更高，耗尽更完全，进而可减小终端面积，使得整个芯片面积减小，降低生产成本，提高芯片的性价比。

Description

一种多次外延的超结终端结构

技术领域

本实用新型涉及一种半导体器件的终端结构，具体是一种多次外延的超结终端结构，属于半导体器件的制造技术领域。

背景技术

传统功率MOSFET器件的导通电阻主要由漂移区的长度和掺杂浓度决定，漂移区的长度越小，导通电阻越小，漂移区的掺杂浓度越高，导通电阻越小。然而这两方面的改变会导致器件的击穿电压降低，因此导通电阻和击穿电压是矛盾关系或者折中关系，即导通电阻的降低受击穿电压的限制。

超结结构的出现打破了这种限制。超结结构是由交替排列的P型硅柱和N型硅柱代替N型漂移区，器件的耐压主要由硅柱的长度决定，硅柱的长度越大，击穿电压越高。在保证P型硅柱和N型硅的电荷总量相等的前提下，通过减小硅柱的宽度，同时增加硅柱的掺杂浓度，可以减小器件的导通电阻而不会影响器件的击穿电压。因此硅柱的长度和宽度之比越大，器件的性能越好。

目前，一种常见的制备超结结构的方法是多次外延加光刻加注入技术，即先在N+型衬底材料上做一次N型外延，然后光刻P型硅柱区域并进行P型离子注入，接下来进行第二次N型外延，再次光刻P型硅柱区域并进行P型离子注入，根据器件击穿电压需求重复以上工序第三次、第四次甚至更多，但是，这种结构的终端区所占的面积偏大，且多次外延多次光刻多次注入的生产成本偏高。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种多次外延的超结终端结构及其制作方法，通过在终端区的外延层内设置若干个均匀规则分布呈环形的P型圆形区（或椭圆），且P型圆形区相邻接或分离，同时在靠近有源区的表面设置若干个用于防止击穿的P型阱区，使得器件在横向耐压时的耐压效率更高，耗尽更完全，进而可减小终端面积，使得整个芯片面积减小，降低生产成本，提高芯片的性价比。

为实现以上技术目的，本实用新型的技术方案是：一种多次外延的超结终端结构，包括漏极金属、位于漏极金属上的第一导电类型衬底及位于第一导电类型衬底上的第一导电类型外延层，在器件中心区设有有源区，在所述有源区外围设有终端区；其特征在于，在所述终端区内，所述第一导电类型外延层内设有若干个规则排布呈环形的第二导电类型圆形区，且相邻的第二导电类型圆形区可邻接或分离，在相邻的第二导电类型圆形区之间设有第一导电类型区；在终端区靠近有源区的表面设置有若干个第二导电类型阱区。

进一步地，在终端区内，在靠近有源区的第一导电类型外延层表面设有场氧层，在所述场氧层的上方设有栅极总线多晶硅，在栅极总线多晶硅的上方及终端区的表面均覆盖有绝缘介质层。

进一步地，在有源区内，所述第一导电类型外延层内设有均匀分布的第二导电类型柱，在相邻的第二导电类型柱之间设有第一导电类型柱，在所述的第二导电类型柱的顶部设有第二导电类型体区，在所述的第二导电类型体区的表面设有第一导电类型源区与第二导电类型源区，在第一导电类型柱的上方设有栅氧层，在所述栅氧层上方设有栅极多晶硅，在所述栅极多晶硅以及第二导电类型体区的上方设有绝缘介质层，源极金属覆盖在所述有源区的表面，并有一部分延伸进入终端区，所述源极金属通过通孔与第一导电类型源区、第二导电类型源区欧姆接触。

进一步地，在终端区靠近有源区的表面可设置有一个通孔，所述源极金属通过通孔可与最靠近有源区的第二导电类型阱区电连接，或也可以不设置通孔。

为了进一步实现以上技术目的，本实用新型还提出一种多次外延的超结终端结构的制作方法，其特征是，包括如下步骤

第一步：选取第一导电类型硅衬底，作为第一导电类型衬底，采用外延工艺，在第一导电类型衬底上表面生长一层第一第一导电类型外延层；

第二步：在第一第一导电类型外延层的表面选择性注入第二导电类型杂质，然后再普遍注入第一导电类型杂质；

第三步：在第一第一导电类型外延层上继续生长一层第二第一导电类型外延层，在第二第一导电类型外延层表面继续选择性注入第二导电类型杂质，再普遍注入第一导电类型杂质；

第四步：重复第三步若干次，最后再生长一层顶层第一导电类型外延层，完成了第一导电类型外延层的制作；

第五步：对外延层注入的杂质离子进行高温退火，在有源区的第一导电类型外延层内形成交替分布的第二导电类型柱和第一导电类型柱，在终端区的第一导电类型外延层内形成第二导电类型圆形区及位于第二导电类型圆形区间的第一导电类型区；

第六步：在终端区的第一导电类型外延层表面选择性注入第二导电类型杂质，形成若干个间隔分布的第二导电类型阱区；

第七步：在第一导电类型外延层表面淀积氧化层，形成场氧层，然后选择性刻蚀掉部分场氧层；

第八步：在第一导电类型外延层上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，在有源区得到栅氧化层及位于栅氧化层上的栅极多晶硅，在终端区位于场氧层上的栅极总线多晶硅；

第九步：在栅极多晶硅和栅极总线多晶硅的遮挡下，自对准注入第二导电类型杂质，并高温退火，在有源区形成第二导电类型体区，然后再选择性注入第一导电类型杂质，形成位于第二导电类型体区内的第一导电类型源区；

第十步：在器件表面淀积绝缘介质层，选择性刻蚀绝缘介质层，形成金属接触通孔；

第十一步：在金属接触通孔内注入第二导电类型杂质并激活形成第二导电类型源区，接着淀积金属，得到源极金属，然后选择性刻蚀源极金属，在第一导电类型衬底的下表面形成漏极金属。

进一步地，在所述第五步中，上下相邻和左右相邻的第二导电类型圆形区的边界是分离或相切的，但不相交。

进一步地，在所述第二步和第三步中，选择性注入第二导电类型杂质是在掩膜层的遮挡下进行的，所述掩膜层经刻蚀得到多个用于第二导电类型杂质注入的掩膜窗口，有源区掩膜窗口的宽度大于终端区掩膜窗口的宽度，且有源区掩膜窗口的间隔大于终端区掩膜窗口的间隔。

进一步地，所述终端结构包括N型功率半导体器件的终端结构和P型功率半导体器件的终端结构，对于N型功率半导体器件的终端结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的终端结构，第一导电类型为P型，第二导电类型为N型。

进一步地，所述多次外延的超结终端结构的器件包括IGBT器件和MOSFET器件。

本实用新型具有以下优点：

1）传统多次外延结构的终端区，由于P型柱和N型柱是交替分布的，因此，在P型柱顶部必须设置用于防止击穿的P型阱区，这样在终端耐压时，P型阱区无法完全耗尽，使得传统终端区的表面电场分布呈现多个三角形的形貌，如图14所示；与传统终端结构相比，本实用新型通过在终端区的外延层内设置若干个均匀规则分布呈环形的P型圆形区（或椭圆），且P型圆形区相邻接或分离，同时在靠近有源区的表面设置若干个用于防止击穿的P型阱区，在终端耐压时，本实用新型的终端结构在横向耐压的耐压效率更高，耗尽更完全，终端的表面电场呈现若干个三角形分布的形貌，以及一个大面积的梯形分布的形貌，如图13所示；在器件耐压相同的情况下，本实用新型的多次外延终端相比于传统终端结构能够节省约20%以上的面积，同时使得有源区所占面积增大，降低导通电阻；当有源区面积不变，终端面积减小，使得整个芯片面积减小，可降低生产成本，提高芯片的性价比；

2）本实用新型的制造方法与现有工艺兼容，不需要增加额外的开发成本。

附图说明

附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：

图1为传统终端结构的结构示意图。

图2为本实用新型实施例1多次外延的超结终端结构的结构示意图。

图3为本实用新型实施例2多次外延的超结终端结构的结构示意图。

图4为本实用新型实施例1在N型衬底上形成第一N型外延层的剖视结构示意图。

图5为本实用新型实施例1形成未扩散的P型区和N型层的剖视结构示意图。

图6为本实用新型实施例1在第一N型外延层上形成第二N型外延层的剖视结构示意图。

图7为本实用新型实施例1形成N型外延层的剖视结构示意图。

图8为本实用新型实施例1形成P型柱、N型柱、P型圆形区和N型区的剖视结构示意图。

图9为本实用新型实施例1形成P型阱区的剖视结构示意图。

图10为本实用新型实施例1形成场氧层的剖视结构示意图。

图11为本实用新型实施例1形成栅氧化层、栅极多晶硅和栅极总线多晶硅的剖视结构示意图。

图12为本实用新型实施例1形成P型体区、N型源区和P型源区的剖视结构示意图。

图13为本实用新型实施例1刻蚀绝缘介质层后的剖视结构示意图。

图14为传统超结终端结构耐压时的表面电场分布图（以650V产品为例）。

图15为本实用新型超结终端结构耐压时的表面电场分布图（以650V产品为例）。

附图标记说明：1、漏极金属；2、N型衬底；3、N型外延层；31、第一N型外延层；32、第二N型外延层、33、第三N型外延层；34、第四N型外延层；35、第五N型外延层；36、第六N型外延层；37、顶层N型外延层；4、P型柱；5、N型柱；6、P型圆形区；7、N型区；8、P型体区；9、N型源区；10、P型源区；11、P型阱区；12、栅极多晶硅；13、栅氧层；14、绝缘介质层；15、栅极总线多晶硅；16、场氧层；17、源极金属；18、P型区；19、N型层；001、有源区；002、终端区。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

本实用新型不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本实用新型的内容进行理解而设置的，即本实用新型不限于各图所举例的器件结构，既适用于IGBT器件，又适用于MOSFET器件。

为半导体器件的俯视结构示意图，所述半导体器件包括有源区001及包围所述有源区001的终端区002。

实施例1：如图2所示，以N型平面栅DMOS器件为例，所述第一导电类型为N型，第二导电类型为P型，一种多次外延的超结终端结构，在俯视平面上，所述半导体器件包括有源区001及包围所述有源区001的终端区002；

在剖视截面上，所述终端区002包括漏极金属1、位于漏极金属1上的N型衬底2及位于N型衬底2上的N型外延层3，所述N型外延层3内设有若干个规则排布呈环形的P型圆形区6，且相邻的P型圆形区6邻接，在相邻的P型圆形区6之间设有N型区7；在终端区002靠近有源区001的表面设置有三个P型阱区11；

在靠近有源区001的N型外延层3表面设有场氧层16，在所述场氧层16的上方设有栅极总线多晶硅15，在栅极总线多晶硅15的上方及终端区002的表面均覆盖有绝缘介质层14；在终端区002靠近有源区001的表面可设置通孔，所述源极金属17通过通孔可与最靠近有源区001的P型阱区11电连接，栅极金属通过通孔可与栅极总线多晶硅15电连接（这里栅极金属并未画出），或者也可以不设置通孔。

在剖视截面上，在有源区001内，所述N型外延层3内设有均匀分布的P型柱4，在相邻的P型柱4之间设有N型柱5，在所述的P型柱4的顶部设有P型体区8，在所述的P型体区8的表面设有N型源区9与P型源区10，在N型柱5的上方设有栅氧层13，在所述栅氧层13上方设有栅极多晶硅12，在所述栅极多晶硅12以及P型体区8的上方设有绝缘介质层14，源极金属17覆盖在所述有源区001的表面，并有一部分延伸进入终端区002，所述源极金属17通过通孔与N型源区9、P型源区10欧姆接触，还包括栅极金属，所述栅极金属通过通孔与栅极多晶硅12欧姆接触，此为本领域技术人员所熟知的，图中并未画出。

如上实施例1一种多次外延的超结终端结构的制作方法，包括如下步骤

如图4所示，第一步：选取N型硅衬底，作为N型衬底2，采用外延工艺，在N型衬底2上表面生长一层第一N型外延层31；

如图5所示，第二步：在第一N型外延层31的表面选择性注入P型杂质，然后再普遍注入N型杂质，分别形成未扩散的P型区18和N型层19；

如图6所示，第三步：在第一N型外延层31上继续生长一层第二N型外延层32，在第二N型外延层32表面继续选择性注入P型杂质，再普遍注入N型杂质，再次形成未扩散的P型区18和N型层19；

本实施例中，选择性注入P型杂质是在掩膜层的遮挡下进行的，所述掩膜层经刻蚀得到多个用于P型杂质注入的掩膜窗口，有源区001掩膜窗口的宽度大于终端区002掩膜窗口的宽度，且有源区001掩膜窗口的间隔大于终端区002掩膜窗口的间隔；

如图7所示，第四步：重复第三步四次，依次形成第三N型外延层33、第四N型外延层34、第五N型外延层35和第六N型外延层36，最后再生长一层顶层N型外延层37，完成了N型外延层3的制作；

如图8所示，第五步：对外延层注入的杂质离子进行高温退火，使得杂质离子扩散，在有源区001的N型外延层3内形成交替分布的P型柱4和N型柱5，在终端区002的N型外延层3内形成P型圆形区6及位于P型圆形区6间的N型区7；

本实施例中，上下相邻和左右相邻的P型圆形区6的边界是相切的，但不相交；通过控制杂质离子的注入剂量及退火的温度和时间，从而保证有源区001的P型区18扩散后能相交，并连成一片，而终端区002的P型区只相切不相交；

如图9所示，第六步：在终端区002的N型外延层3表面选择性注入P型杂质，形成三个间隔分布的P型阱区11；

三个P型阱区11间的间隔可相同也可不同；

如图10所示，第七步：在N型外延层3表面淀积氧化层，形成场氧层16，然后选择性刻蚀掉部分场氧层16；

如图11所示，第八步：在N型外延层3上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，在有源区001得到栅氧化层13及位于栅氧化层13上的栅极多晶硅12，在终端区002位于场氧层16上的栅极总线多晶硅15；

如图12所示，第九步：在栅极多晶硅12和栅极总线多晶硅15的遮挡下，自对准注入P型杂质，并高温退火，在有源区001形成P型体区8，然后再选择性注入N型杂质，形成位于P型体区8内的N型源区9；

如图13所示，第十步：在器件表面淀积绝缘介质层14，选择性刻蚀绝缘介质层14，形成金属接触通孔；

如图2所示，第十一步：在金属接触通孔内注入P型杂质并激活形成用于改善欧姆接触的P型源区10，接着淀积金属，得到源极金属17和栅极金属，然后选择性刻蚀源极金属17栅极金属，在N型衬底2的下表面形成漏极金属1。

实施例2：如图3所示，以N型平面栅DMOS器件为例，所述第一导电类型为N型，第二导电类型为P型，一种多次外延的超结终端结构，在剖视截面上，所述终端区002包括漏极金属1、位于漏极金属1上的N型衬底2及位于N型衬底2上的N型外延层3，所述N型外延层3内设有若干个规则排布呈环形的P型圆形区6，且相邻的P型圆形区6相间隔分离，在相邻的P型圆形区6之间设有N型区7；在终端区002靠近有源区001的表面设置有三个P型阱区11；

本实施例中，上下相邻和左右相邻的P型圆形区6的边界是相分离的，通过控制杂质离子的注入剂量及退火的温度和时间，从而保证有源区001的P型区18扩散后能相交，并连成一片，而终端区002的P型区18扩散后不相交，且不相切。

如图1所述，传统多次外延结构的终端区002，由于P型柱4和N型柱5是交替分布的，因此，在P型柱4顶部必须设置用于防止击穿的P型阱11区，这样在终端耐压时，P型阱区11无法完全耗尽，使得传统终端区的表面电场分布呈现多个三角形的形貌，以650V产品为例，表面电场分布如图14所示；与传统终端结构相比，本实用新型通过在终端区002的外延层内设置若干个均匀规则分布呈环形的P型圆形区6（或椭圆），且P型圆形区6相邻接或分离，同时在靠近有源区001的表面设置若干个用于防止击穿的P型阱区11，在终端耐压时，本实用新型的终端结构在横向耐压的耐压效率更高，耗尽更完全，终端的表面电场呈现若干个三角形分布的形貌，以及一个大面积的梯形分布的形貌，如图13所示；在器件耐压相同的情况下，本实用新型的多次外延终端相比于传统终端结构能够节省约20%以上的面积，同时使得有源区所占面积增大，降低导通电阻；当有源区面积不变，终端面积减小，使得整个芯片面积减小，可降低生产成本，提高芯片的性价比；同时本实用新型的制造方法与现有工艺兼容，不需要增加额外的开发成本。

以上对本实用新型及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本实用新型的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本实用新型创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本实用新型的保护范围。

Claims (6)

1.一种多次外延的超结终端结构，包括漏极金属（1）、位于漏极金属（1）上的第一导电类型衬底（2）及位于第一导电类型衬底（2）上的第一导电类型外延层（3），在器件中心区设有有源区（001），在所述有源区（001）外围设有终端区（002）；其特征在于，在所述终端区（002）内，所述第一导电类型外延层（3）内设有若干个规则排布呈环形的第二导电类型圆形区（6），且相邻的第二导电类型圆形区（6）可邻接或分离，在相邻的第二导电类型圆形区（6）之间设有第一导电类型区（7）；在终端区（002）靠近有源区（001）的表面设置有若干个第二导电类型阱区（11）。

2.根据权利要求1所述的一种多次外延的超结终端结构，其特征在于，在终端区（002）内，在靠近有源区（001）的第一导电类型外延层（3）表面设有场氧层（16），在所述场氧层（16）的上方设有栅极总线多晶硅（15），在栅极总线多晶硅（15）的上方及终端区（002）的表面均覆盖有绝缘介质层（14）。

3.根据权利要求1所述的一种多次外延的超结终端结构，其特征在于，在有源区（001）内，所述第一导电类型外延层（3）内设有均匀分布的第二导电类型柱（4），在相邻的第二导电类型柱（4）之间设有第一导电类型柱（5），在所述的第二导电类型柱（4）的顶部设有第二导电类型体区（8），在所述的第二导电类型体区（8）的表面设有第一导电类型源区（9）与第二导电类型源区（10），在第一导电类型柱（5）的上方设有栅氧层（13），在所述栅氧层（13）上方设有栅极多晶硅（12），在所述栅极多晶硅（12）以及第二导电类型体区（8）的上方设有绝缘介质层（14），源极金属（17）覆盖在所述有源区（001）的表面，并有一部分延伸进入终端区（002），所述源极金属（17）通过通孔与第一导电类型源区（9）、第二导电类型源区（10）欧姆接触。

4.根据权利要求3所述的一种多次外延的超结终端结构，其特征在于，在终端区（002）靠近有源区（001）的表面可设置有一个通孔，所述源极金属（17）通过通孔可与最靠近有源区（001）的第二导电类型阱区（11）电连接，或也可以不设置通孔。

5.根据权利要求1所述的一种多次外延的超结终端结构，其特征在于，所述终端结构包括N型功率半导体器件的终端结构和P型功率半导体器件的终端结构，对于N型功率半导体器件的终端结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的终端结构，第一导电类型为P型，第二导电类型为N型。

6.根据权利要求1所述的一种多次外延的超结终端结构，其特征在于，所述多次外延的超结终端结构的器件包括IGBT器件和MOSFET器件。